JPH04112259A - マルチプロセッサシステムの障害復旧方式 - Google Patents
マルチプロセッサシステムの障害復旧方式Info
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- JPH04112259A JPH04112259A JP2231507A JP23150790A JPH04112259A JP H04112259 A JPH04112259 A JP H04112259A JP 2231507 A JP2231507 A JP 2231507A JP 23150790 A JP23150790 A JP 23150790A JP H04112259 A JPH04112259 A JP H04112259A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
各ＣＰＵが独立のメモリを有し、夫々独立に動作すると
共に、各ＣＰ−Ｕ間を共通のメモリを介して通信可能と
し、且つマスク・スレーブ関係の成り立つマルチプロセ
ッサシステムの障害復旧方式障害発生に敏速、且つ信転
性の高い障害復旧処理を提供することを目的とし、 上位システムへのコマンド処理・状態処理を第１のメモ
リを介して行うマスタプロセッサと、下位システムとの
インターフェース処理を第２のメモリを介して行うスレ
ーブプロセッサから構成されるマルチプロセッサシステ
ムにおいて、前記第２のメモリのメモリアドレスを前記
第１のメモリのメモリアドレスに変換するアドレス変換
処理部と、前記スレーブプロセッサ側と前記マスタプロ
セッサ側のデータバスＤＢを接続状態にするゲート回路
とを設け、前記マスタプロセッサは前記スレーブプロセ
ッサからの障害検出信号を受信したとき、前記スレーブ
プロセッサの停止指示と、前記アドレス変換処理部及び
前記ゲート回路の起動指示を示す信号を出力し、前記マ
イクロプロセッサは前記ゲート回路を介して前記第２の
メモリの内容を直接アクセス可能とする構成とする。
共に、各ＣＰ−Ｕ間を共通のメモリを介して通信可能と
し、且つマスク・スレーブ関係の成り立つマルチプロセ
ッサシステムの障害復旧方式障害発生に敏速、且つ信転
性の高い障害復旧処理を提供することを目的とし、 上位システムへのコマンド処理・状態処理を第１のメモ
リを介して行うマスタプロセッサと、下位システムとの
インターフェース処理を第２のメモリを介して行うスレ
ーブプロセッサから構成されるマルチプロセッサシステ
ムにおいて、前記第２のメモリのメモリアドレスを前記
第１のメモリのメモリアドレスに変換するアドレス変換
処理部と、前記スレーブプロセッサ側と前記マスタプロ
セッサ側のデータバスＤＢを接続状態にするゲート回路
とを設け、前記マスタプロセッサは前記スレーブプロセ
ッサからの障害検出信号を受信したとき、前記スレーブ
プロセッサの停止指示と、前記アドレス変換処理部及び
前記ゲート回路の起動指示を示す信号を出力し、前記マ
イクロプロセッサは前記ゲート回路を介して前記第２の
メモリの内容を直接アクセス可能とする構成とする。
（産業上の利用分野〕
本発明は各ＣＰＵが独立のメモリを有し、夫々独立に動
作すると共に、各ＣＰＵ間を共通のメモリを介して通信
可能とし、且つマスク・スレーブ回路の成り立つマルチ
プロセッサシステムの障害復旧方式に関する。
作すると共に、各ＣＰＵ間を共通のメモリを介して通信
可能とし、且つマスク・スレーブ回路の成り立つマルチ
プロセッサシステムの障害復旧方式に関する。
近年、マルチプロセッサシステムとしては、各々独立し
て動作するＣＰＵとメモリから成るシステムをＤＰ（デ
ュアルポー１−）ＲＡＭからなる共有メモリを介して接
続し、この共通メモリを相互Ｃごアクセスしてデータの
交換を行なうシステムが最も多く用いられている。その
中でも一方のＣＰＵが他方のＣＰＵとの関係でマスクス
レーブ関係にあり、マスク回路は上位のシステムとのイ
ンターフェイス機能を、スレーブ回路は外部とのインタ
ーフェイス機能を持っているものがある。例えば、ｌ５
ＤＮに用いられるターミナルアダプタＴＡでは網側から
の信号（レイヤ１〜レイヤ３）を処理するスレーブＣＰ
Ｕ、その信号をターミナル端末ＴＥに伝達（レイヤ４〜
レイヤ７）するための処理をするマスタＣＰＵから構成
されている。
て動作するＣＰＵとメモリから成るシステムをＤＰ（デ
ュアルポー１−）ＲＡＭからなる共有メモリを介して接
続し、この共通メモリを相互Ｃごアクセスしてデータの
交換を行なうシステムが最も多く用いられている。その
中でも一方のＣＰＵが他方のＣＰＵとの関係でマスクス
レーブ関係にあり、マスク回路は上位のシステムとのイ
ンターフェイス機能を、スレーブ回路は外部とのインタ
ーフェイス機能を持っているものがある。例えば、ｌ５
ＤＮに用いられるターミナルアダプタＴＡでは網側から
の信号（レイヤ１〜レイヤ３）を処理するスレーブＣＰ
Ｕ、その信号をターミナル端末ＴＥに伝達（レイヤ４〜
レイヤ７）するための処理をするマスタＣＰＵから構成
されている。
第５図はマルチＣＰＵを用いた回路の一例として、ター
ミナルアダプタＴＡの構成概略図を示している。図中、
左側はマスク回路、右側はスレーブ回路であり、互いに
独立して動作する。
ミナルアダプタＴＡの構成概略図を示している。図中、
左側はマスク回路、右側はスレーブ回路であり、互いに
独立して動作する。
例えば、マスク回路のＣＰＵ６は共有メモリ５にデータ
転送処理の依願を示すコマンドを書き込むことで、スレ
ーブ回路に指示を出す。スレーブ回路ではこの書き込み
が一種の割り込みとなり、指示を認識する。一方、スレ
ーブ回路のＣＰＵＴは指示された処理を終了後、その正
常終了通知を共有メモリ５に書き込むことでマスク回路
のＣＰＵ６に一種の割り込みを上げていた。このため、
マスク回路は一旦スレープ回路に指示を出した後は、処
理状況を監視する手間はなく、割り込みを待つだけでよ
かった。
転送処理の依願を示すコマンドを書き込むことで、スレ
ーブ回路に指示を出す。スレーブ回路ではこの書き込み
が一種の割り込みとなり、指示を認識する。一方、スレ
ーブ回路のＣＰＵＴは指示された処理を終了後、その正
常終了通知を共有メモリ５に書き込むことでマスク回路
のＣＰＵ６に一種の割り込みを上げていた。このため、
マスク回路は一旦スレープ回路に指示を出した後は、処
理状況を監視する手間はなく、割り込みを待つだけでよ
かった。
スレニブ回路はＩ ＳＮＤ網の加入者回線を収容するＩ
１０処理回路４と、メモリ２、ＣＰＵ７がら構成されて
いる。このスレーブ回路は、電圧レベル等の物理的処理
を行うレイヤ１．隣接ノード間の伝送誤り制御等のデー
タリンク処理を行うレイヤ２．相手番号による回線の設
定等のネットワーク処理を行うレイヤ３の低位レイヤの
処理を行一方、マスク回路は端末回線とのインタフェー
スを有するＩ１０処理回路３、メモリ１、ＣＰＵ６から
構成されている。このマスク回路は、エンド・エンド間
の誤り制御等のトランスポート処理のレイヤ４．メツセ
ージの同期等のセシコン処理のレイヤ５２表現形式等の
プレゼーション処理のレイヤ６、ファイル転送等の応用
処理のレイヤ７の処理を行うものである。
１０処理回路４と、メモリ２、ＣＰＵ７がら構成されて
いる。このスレーブ回路は、電圧レベル等の物理的処理
を行うレイヤ１．隣接ノード間の伝送誤り制御等のデー
タリンク処理を行うレイヤ２．相手番号による回線の設
定等のネットワーク処理を行うレイヤ３の低位レイヤの
処理を行一方、マスク回路は端末回線とのインタフェー
スを有するＩ１０処理回路３、メモリ１、ＣＰＵ６から
構成されている。このマスク回路は、エンド・エンド間
の誤り制御等のトランスポート処理のレイヤ４．メツセ
ージの同期等のセシコン処理のレイヤ５２表現形式等の
プレゼーション処理のレイヤ６、ファイル転送等の応用
処理のレイヤ７の処理を行うものである。
網側からの信号はスレーブ回路でレイヤ１〜レイヤ３ま
での処理が行われた後に、マスク回路でレイヤ４〜レイ
ヤ７までの処理が行われて端末へ伝送される。
での処理が行われた後に、マスク回路でレイヤ４〜レイ
ヤ７までの処理が行われて端末へ伝送される。
第６図は従来の障害発生時の処理シーケンスを示す図で
ある□。スレーブ回路では壊れたデータ信号を網から受
信したときや、上述した割り込みが発生しないときに、
スレーブＣＰＵ７は障害が発生■′したと認識し■′、
共通メモリ５に障害検出の通知を書き込む■′。これで
、スレーブ回路はマスク回路からの確認待ち状態に入る
。
ある□。スレーブ回路では壊れたデータ信号を網から受
信したときや、上述した割り込みが発生しないときに、
スレーブＣＰＵ７は障害が発生■′したと認識し■′、
共通メモリ５に障害検出の通知を書き込む■′。これで
、スレーブ回路はマスク回路からの確認待ち状態に入る
。
マスク回路のＣＰＵ６は共通メモリ５から障害検出の通
知を受は取り■′、障害発生を認識すると確認信号と共
に障害の解析を要求する障害解析命令を共通メモリ５に
書き込む■′ スレーブ回路のＣＰＵ７は共通メモリ５から障害解析命
令を受は取る■′と今まで実行していた運用動作を停止
し、システムの解析作業を行なう■′。そして、得られ
た解析結果を共通メモリ５に書き込む■′ マスク回路のＣＰＵ６は共通メモリ５から解析結果を受
は取る■′ことでスレーブ回路の障害を認識し、それに
応じた復旧動作指示を共通メモリ５を介してスレーブ回
路のＣＰＵＴに指示を出す■′、■′。ＣＰＵ７は障害
復旧指示命令の実行を行う＠′ことで障害に対する復旧
動作を行っていた。
知を受は取り■′、障害発生を認識すると確認信号と共
に障害の解析を要求する障害解析命令を共通メモリ５に
書き込む■′ スレーブ回路のＣＰＵ７は共通メモリ５から障害解析命
令を受は取る■′と今まで実行していた運用動作を停止
し、システムの解析作業を行なう■′。そして、得られ
た解析結果を共通メモリ５に書き込む■′ マスク回路のＣＰＵ６は共通メモリ５から解析結果を受
は取る■′ことでスレーブ回路の障害を認識し、それに
応じた復旧動作指示を共通メモリ５を介してスレーブ回
路のＣＰＵＴに指示を出す■′、■′。ＣＰＵ７は障害
復旧指示命令の実行を行う＠′ことで障害に対する復旧
動作を行っていた。
〔発明が解決しようとする課題］
従来のような回路構成では、マスク回路とスレーブ回路
は共有メモリ５を介してのデータ通信であるために効率
的な監視処理が困難であり、スレーブ回路の何らかの障
害によりスレーブ回路からの共有メモリ５へのアクセス
が不可能となった場合には、マスク回路のＣＰＵ６から
スレーブ回路のステータスが全く見えない状態となり、
信頼性において問題があった。
は共有メモリ５を介してのデータ通信であるために効率
的な監視処理が困難であり、スレーブ回路の何らかの障
害によりスレーブ回路からの共有メモリ５へのアクセス
が不可能となった場合には、マスク回路のＣＰＵ６から
スレーブ回路のステータスが全く見えない状態となり、
信頼性において問題があった。
また、障害診断処理はスレーブ回路のＣＰＵＴが自己診
断するため、障害の原因を詳細な部分まで解明できない
という問題があった。
断するため、障害の原因を詳細な部分まで解明できない
という問題があった。
本発明はスレーブ回路の障害解析に敏速に対応でき、且
つ信頼性の高い障害解析を行うことを目的とする。
つ信頼性の高い障害解析を行うことを目的とする。
〔課題を解決するための手段］
第１図は本発明の原理説明図である。図中、マルチプロ
セッサシステムは上位システム５のコマンド処理・状態
処理を第１のメモリ１３を介して行うマスタプロセッサ
１１と、下位システムとのインターフェース処理を第２
のメモリ１４を介して行うスレーブプロセッサ１２がら
構成されている。
セッサシステムは上位システム５のコマンド処理・状態
処理を第１のメモリ１３を介して行うマスタプロセッサ
１１と、下位システムとのインターフェース処理を第２
のメモリ１４を介して行うスレーブプロセッサ１２がら
構成されている。
工５はアドレス変換処理部であり、第２のメモリ１４の
メモリアドレスを第１のメモリ１３のメモリアドレスに
変換する。
メモリアドレスを第１のメモリ１３のメモリアドレスに
変換する。
１６はゲート回路であり、スレーブプロセッサ１２側と
マスタプロセッサ１１側のデータバスＤＢを接続状態に
する。
マスタプロセッサ１１側のデータバスＤＢを接続状態に
する。
そして、マスタプロセッサ１１はスレーブプロセッサ１
２からの障害検出信号を受信したとき、スレーブプロセ
ッサ１２の停止指示と、アドレス変換処理部１５及びゲ
ート回路１６の起動指示を示す信号を出力し、マイクロ
プロセッサ１ｏはゲート回路１６を介して第２のメモリ
１４の内容を直接アクセス可能とする。
２からの障害検出信号を受信したとき、スレーブプロセ
ッサ１２の停止指示と、アドレス変換処理部１５及びゲ
ート回路１６の起動指示を示す信号を出力し、マイクロ
プロセッサ１ｏはゲート回路１６を介して第２のメモリ
１４の内容を直接アクセス可能とする。
本発明によればスレーブプロセッサ１２側の障害発生時
には、マスタプロセッサ１１の出力する信号によりアド
レス変換処理部１５とゲート回路１６が起動され、スレ
ーブプロセッサ１２側とマスタプロセッサ１１側のデー
タバスＤＢが接続される。このため、マスタプロセッサ
１１は直接にメモ１月３に基づいて下位システムの障害
解析をすることができる。
には、マスタプロセッサ１１の出力する信号によりアド
レス変換処理部１５とゲート回路１６が起動され、スレ
ーブプロセッサ１２側とマスタプロセッサ１１側のデー
タバスＤＢが接続される。このため、マスタプロセッサ
１１は直接にメモ１月３に基づいて下位システムの障害
解析をすることができる。
［実 施 例〕
第２図は本発明にょる一実施例構成図であり、マルチＣ
ＰＵを用いたターミナルアダプタＴＡの構成図を示して
いる。図中、第５図と同しものには同一符号が附しであ
る。共有メモリ５はデュアルポートラムＤＰ−ＲＡＭか
ら構成されている。
ＰＵを用いたターミナルアダプタＴＡの構成図を示して
いる。図中、第５図と同しものには同一符号が附しであ
る。共有メモリ５はデュアルポートラムＤＰ−ＲＡＭか
ら構成されている。
ｌａ、２ａはそれぞれＲＡＭＩ、２の管理用ＬＳＩであ
る。
る。
８はダイレクト・メモリ・アクセス・コントローラ（以
下ＤＭＡＣと称する）であり、ＣＰＵがらの起動指示に
よりレジスタからメモリへ、又はメモリ間のデータ転送
の処理制御を行うものである。
下ＤＭＡＣと称する）であり、ＣＰＵがらの起動指示に
よりレジスタからメモリへ、又はメモリ間のデータ転送
の処理制御を行うものである。
９はアドレス変換部であり、このアドレス変換部９がオ
ン状態となることでマスク回路とスレーブ回路とのアド
レスバスＡＢが接続される。これにより、スレーブ回路
のメモリ空間はアドレス変換なされ、マスク回路のメモ
リ空間の一部として擬似的に展開されることとなる。
ン状態となることでマスク回路とスレーブ回路とのアド
レスバスＡＢが接続される。これにより、スレーブ回路
のメモリ空間はアドレス変換なされ、マスク回路のメモ
リ空間の一部として擬似的に展開されることとなる。
１０はハスゲート回路（以下ＤＢ−ＢＵＦＦと称する）
であり、マスク、スレーブ回路のデータバスＤＢはこの
ＤＢ−ＢＵＦＦで遮断されている。
であり、マスク、スレーブ回路のデータバスＤＢはこの
ＤＢ−ＢＵＦＦで遮断されている。
このＤＢ−ＢＵＦＦ １０がオン状態となることでデー
タバスＤＢが接続され、マスク回路とスレーブ回路間の
データの転送がスルー状態となる。
タバスＤＢが接続され、マスク回路とスレーブ回路間の
データの転送がスルー状態となる。
第３図はＣＰＵのメモリ空間を示す図であり、左側はマ
スク回路のＣＰＵ５のメモリ空間、右側はスレーブ回路
のＣＰＵＴのメモリ空間である。
スク回路のＣＰＵ５のメモリ空間、右側はスレーブ回路
のＣＰＵＴのメモリ空間である。
通常の状態においては、ＣＰＵ６のメモリ空間はＦＦ−
ＥＯＯＯ番地からＦＦＥＦＦＦ番地まではＤＭＡＣＢ及
びＩ１０処理回路３のレジスタ内容、。
ＥＯＯＯ番地からＦＦＥＦＦＦ番地まではＤＭＡＣＢ及
びＩ１０処理回路３のレジスタ内容、。
ＦＦＦＯＯＯ番地からＦＦＦＦＦＥ番地までは管理用Ｌ
Ｓ１１ａのレジスタ内容がそれぞれ割り当てられている
。
Ｓ１１ａのレジスタ内容がそれぞれ割り当てられている
。
また、ＣＰＵ７のメモリ空間ではｏｏｏｏｏ。
番地から０ＦＦＦＦＦ番地までのＩＭＢにはＲＡＭ２の
メモリ内容、１０００００番地から１００ＦＦＦ番地ま
での４ＫＢには通信ＲＡＭ （図示してない）のメモリ
内容、ＦＯＯＯＯＯ番地からＦｏ ０ ＦＦＥ番地まで
はＤＭＡＣＢのレジスタ内容、ＦＦＥＯＯＯ番地からＦ
ＦｏＦＦＦ番地まではＩ１０処理回路４のレジスタ内容
、ＦＦＦ０００番地からＦＦＦＦＦＥ番地までは管理用
ＬＳＩ２ａのレジスタ内容が割り当てられる。
メモリ内容、１０００００番地から１００ＦＦＦ番地ま
での４ＫＢには通信ＲＡＭ （図示してない）のメモリ
内容、ＦＯＯＯＯＯ番地からＦｏ ０ ＦＦＥ番地まで
はＤＭＡＣＢのレジスタ内容、ＦＦＥＯＯＯ番地からＦ
ＦｏＦＦＦ番地まではＩ１０処理回路４のレジスタ内容
、ＦＦＦ０００番地からＦＦＦＦＦＥ番地までは管理用
ＬＳＩ２ａのレジスタ内容が割り当てられる。
通常では、ＣＰＵ６のメモリ空間のｏｏｏｏ。
Ｏ番地からＦＦＤＦＦＦ番地までは空きとなっている。
しかし、アドレス変換回路９はＣＰＵ６からのホルト信
号を受信することでオン状態となるため、アドレスバス
ＡＢがマスク回路、スレーブ回路間でスルー状態となり
、ＣＰＵ７の８０ｏ。
号を受信することでオン状態となるため、アドレスバス
ＡＢがマスク回路、スレーブ回路間でスルー状態となり
、ＣＰＵ７の８０ｏ。
００番地からＢＦＦＦＦＦ番地までの３ＭＢのメモ＋７
空間ニＣＰ Ｕ ７ ツメ−１１−１７空間（８００−
０００番から８０ＯＦＦＦ番地までの４ＫＢには通信Ｒ
ＡＭ、９０００００番地から９ＦＦＦＦＦ番地まではＩ
ＭＢのＲＡＭ、ＡＯＯＯＯＯ番地からＢＦＦＦＦＦ番地
までのＩＭＢにはＤＭＡＣ，Ｉ１０処理回路のレジスタ
内容、管理用ＬＳＩ２ａのレジスタ内容）が疑似的に展
開される。更に、ゲート回路１０はＣＰＵ６からのホル
ト信号を受信することでオン状態となるため、データバ
スＤＢがマスク回路、スレーブ回路間でスルー状態とな
り、ＲＡＭ２の内容がマスク回路側のＤＭＡＣＢにより
ＲＡＭＩのｏｏｏｏｏｏ番地から８０００００番地の８
ＭＢにコピーされることになる。
空間ニＣＰ Ｕ ７ ツメ−１１−１７空間（８００−
０００番から８０ＯＦＦＦ番地までの４ＫＢには通信Ｒ
ＡＭ、９０００００番地から９ＦＦＦＦＦ番地まではＩ
ＭＢのＲＡＭ、ＡＯＯＯＯＯ番地からＢＦＦＦＦＦ番地
までのＩＭＢにはＤＭＡＣ，Ｉ１０処理回路のレジスタ
内容、管理用ＬＳＩ２ａのレジスタ内容）が疑似的に展
開される。更に、ゲート回路１０はＣＰＵ６からのホル
ト信号を受信することでオン状態となるため、データバ
スＤＢがマスク回路、スレーブ回路間でスルー状態とな
り、ＲＡＭ２の内容がマスク回路側のＤＭＡＣＢにより
ＲＡＭＩのｏｏｏｏｏｏ番地から８０００００番地の８
ＭＢにコピーされることになる。
第４図は本発明によるスレーブ回路障害の復旧処理シー
ケンスを示す図である。スレーブ回路は必要な割り込み
が発生しなかったり、壊れたデータを受信したときには
障害が発生■したものとみなし、障害検出信号Ｒを上位
システムに送信する■。マスク回路は障害検出信号を受
は取り、スレーブ回路に障害が生じたことを認識すると
、現状の状態のままでの停止を指示する停止指示信号（
以下ボルト信号Ｈと称する）をスレーブ回路に送信する
■と共に、アドレス変換回路９とＤＢ−Ｂ Ｕ Ｆ Ｆ
ｔｏにも同様にボルト信号Ｈの送信を行う■、■。
ケンスを示す図である。スレーブ回路は必要な割り込み
が発生しなかったり、壊れたデータを受信したときには
障害が発生■したものとみなし、障害検出信号Ｒを上位
システムに送信する■。マスク回路は障害検出信号を受
は取り、スレーブ回路に障害が生じたことを認識すると
、現状の状態のままでの停止を指示する停止指示信号（
以下ボルト信号Ｈと称する）をスレーブ回路に送信する
■と共に、アドレス変換回路９とＤＢ−Ｂ Ｕ Ｆ Ｆ
ｔｏにも同様にボルト信号Ｈの送信を行う■、■。
スレーブ回路のＣＰＵ７はホルト信号Ｈを受信すると現
状の状態で停止する。アドレス変換回路９及びＤＢ−Ｂ
ＵＦＦ １０はホルト信号Ｈを受信するとアドレスバス
ＡＢ、データバスＤＢをスルー状態とすることで、第３
図に示す如くスレーブ回路ＣＰＵ７のメモリ空間をマス
ク回路ＣＰＵ６のメモリ空間の一部として擬似的に展開
することとなる。これにより、マスク回路のスレーブ回
路に対するアクセスは直接可能状態となる。
状の状態で停止する。アドレス変換回路９及びＤＢ−Ｂ
ＵＦＦ １０はホルト信号Ｈを受信するとアドレスバス
ＡＢ、データバスＤＢをスルー状態とすることで、第３
図に示す如くスレーブ回路ＣＰＵ７のメモリ空間をマス
ク回路ＣＰＵ６のメモリ空間の一部として擬似的に展開
することとなる。これにより、マスク回路のスレーブ回
路に対するアクセスは直接可能状態となる。
この後、ＣＰＵ６の指示によりＤＭＡＣ８はＣＰＵ６の
メモリ空間上でスレーブ回路のメモリ。
メモリ空間上でスレーブ回路のメモリ。
レジスタ内容（第３図の右側に示されるＣＰＵ７のメモ
リ空間で使用されているブロック）を００００００番地
から８０００００番地のＲＡＭＩの空部骨にコピーする
■。
リ空間で使用されているブロック）を００００００番地
から８０００００番地のＲＡＭＩの空部骨にコピーする
■。
そして、ＣＰＵ６は自分のメモリ空間の００００００番
地から８０００００番地にコピーされた内容をアクセス
することで障害原因を詳細に解明する■。
地から８０００００番地にコピーされた内容をアクセス
することで障害原因を詳細に解明する■。
障害解析後は、停止解除指示信号（以下ホルト解除信号
ＨＲ）をＣＰＵ７．アドレス変換回路９゜ＤＢ−ＢＵＦ
Ｆ １０に送信する■、■、［相］。スレとでスレーブ
回路は動作を再開する。一方、アドレス変換回路９及び
ＤＢ−ＢＵＦＦ １０はホルト解除信号ＨＲを受信する
ことで、アドレスバスＡＢ データバスＤＢを遮断状態
とする。
ＨＲ）をＣＰＵ７．アドレス変換回路９゜ＤＢ−ＢＵＦ
Ｆ １０に送信する■、■、［相］。スレとでスレーブ
回路は動作を再開する。一方、アドレス変換回路９及び
ＤＢ−ＢＵＦＦ １０はホルト解除信号ＨＲを受信する
ことで、アドレスバスＡＢ データバスＤＢを遮断状態
とする。
その後、マスク回路は共有メモリ５に障害復旧命令を書
き込む■。そして、スレーブ回路は共有メモリ５から上
記命令を読み取り■１．実行することで障害復旧処理を
行う。
き込む■。そして、スレーブ回路は共有メモリ５から上
記命令を読み取り■１．実行することで障害復旧処理を
行う。
［発明の効果］
以上説明した様に、本発明によればマスク回路とスレー
ブ回路間の障害発生から復旧動作までの一連の動作は共
有メモリを介さずに、直接にメモリ１４にアクセスする
ため、従来と比べて時間がかからない。更に、スレーブ
回路の障害解析を行うのは正常なマスク回路のＣＰＵ６
であるので詳細な部分まで正確に診断することが可能と
なり、信頼性が向上する。
ブ回路間の障害発生から復旧動作までの一連の動作は共
有メモリを介さずに、直接にメモリ１４にアクセスする
ため、従来と比べて時間がかからない。更に、スレーブ
回路の障害解析を行うのは正常なマスク回路のＣＰＵ６
であるので詳細な部分まで正確に診断することが可能と
なり、信頼性が向上する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例図、
第３図はＣＰＵのメモリ空間を示す図、第４図は本発明
によるスレーブ回路障害の復旧処理シーケンスを示す図
、 第５図はマルチＣＰｔＪを用いたターミナルアダプタの
構成概略図、 第６図は従来のスレーブ回路障害の復旧処理シーケンス
を示す図である。 第１図において主要部の符号は以下のとおりである。 １１ ・・・ マスタプロセッサ １２ ・・・ スレーブプロセッサ １３ ・・・ メモリ１ １４ ・・・ メモリ２ １６ ・ アドレス変換処理部 ゲート回路 ・ マスク回路 ・ スレーブ回路 本た明の原理説明図 第 １ 図 ロユ−１、ＬＴ、−１゜ 丁Ａの懸札−塔図 儒３ 「月 に＋ケ１ごし 従来の障害発生時の光理シーケレス
によるスレーブ回路障害の復旧処理シーケンスを示す図
、 第５図はマルチＣＰｔＪを用いたターミナルアダプタの
構成概略図、 第６図は従来のスレーブ回路障害の復旧処理シーケンス
を示す図である。 第１図において主要部の符号は以下のとおりである。 １１ ・・・ マスタプロセッサ １２ ・・・ スレーブプロセッサ １３ ・・・ メモリ１ １４ ・・・ メモリ２ １６ ・ アドレス変換処理部 ゲート回路 ・ マスク回路 ・ スレーブ回路 本た明の原理説明図 第 １ 図 ロユ−１、ＬＴ、−１゜ 丁Ａの懸札−塔図 儒３ 「月 に＋ケ１ごし 従来の障害発生時の光理シーケレス
Claims (1)
- 【特許請求の範囲】 １ 上位システムへのコマンド処理・状態処理を第１の
メモリ（１３）を介して行うマスタプロセッサ（１１）
と、下位システムとのインターフェース処理を第２のメ
モリ（１４）を介して行うスレーブプロセッサ（１２）
から構成されるマルチプロセッサシステムにおいて、 前記第２のメモリ（１４）のメモリアドレスを前記第１
のメモリ（１３）のメモリアドレスに変換するアドレス
変換処理部（１５）と、 前記スレーブプロセッサ（１２）側と前記マスタプロセ
ッサ（１１）側のデータバスＤＢを接続状態にするゲー
ト回路（１６）とを設け、 前記マスタプロセッサ（１１）は前記スレーブプロセッ
サ（１２）からの障害検出信号を受信したとき、前記ス
レーブプロセッサ（１２）の停止指示と、前記アドレス
変換処理部（１５）及び前記ゲート回路（１６）の起動
指示を示す信号を出力し、 前記マイクロプロセッサ（１０）は前記ゲート回路（１
６）を介して前記第２のメモリ（１４）の内容を直接ア
クセス可能とすることを特徴とするマルチプロセッサシ
ステムの障害復旧方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231507A JPH04112259A (ja) | 1990-08-31 | 1990-08-31 | マルチプロセッサシステムの障害復旧方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231507A JPH04112259A (ja) | 1990-08-31 | 1990-08-31 | マルチプロセッサシステムの障害復旧方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112259A true JPH04112259A (ja) | 1992-04-14 |
Family
ID=16924579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231507A Pending JPH04112259A (ja) | 1990-08-31 | 1990-08-31 | マルチプロセッサシステムの障害復旧方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112259A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162056A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Composite computer system |
| JPS60233757A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | マイクロ・コンピユ−タ |
| JPS61145673A (ja) * | 1984-12-19 | 1986-07-03 | Hitachi Ltd | 端局装置 |
-
1990
- 1990-08-31 JP JP2231507A patent/JPH04112259A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162056A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Composite computer system |
| JPS60233757A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | マイクロ・コンピユ−タ |
| JPS61145673A (ja) * | 1984-12-19 | 1986-07-03 | Hitachi Ltd | 端局装置 |
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