JPS5932809B2 - Ｄｍａチヤネルのバス使用権制御方法 - Google Patents
Ｄｍａチヤネルのバス使用権制御方法Info
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- JPS5932809B2 JPS5932809B2 JP125480A JP125480A JPS5932809B2 JP S5932809 B2 JPS5932809 B2 JP S5932809B2 JP 125480 A JP125480 A JP 125480A JP 125480 A JP125480 A JP 125480A JP S5932809 B2 JPS5932809 B2 JP S5932809B2
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- bus
- dma
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- dma channel
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はＤＭＡチャネルのバス使用権制御方法に関する
。
。
複数のＤＭＡチャネルのバス使用権制御方法は大別して
、専用のバスコントローラを用いバス使用要求を並列的
に受け入れそれを制御する方法と一本のバス使用要求ラ
イン及びバス使用許可ラインを用い、いもづる式にバス
使用権を制御するデイジーチェーン方式がある。
、専用のバスコントローラを用いバス使用要求を並列的
に受け入れそれを制御する方法と一本のバス使用要求ラ
イン及びバス使用許可ラインを用い、いもづる式にバス
使用権を制御するデイジーチェーン方式がある。
本発明は後者のデイジーチェーンに関するものである。
ここでは従来用いられていた方式について説明する。第
１図は１つのＣＰＵＩと複数のＤＭＡチャネル２、３、
４およびメモリ６０よりなるコンピュータシステムの一
部である。
１図は１つのＣＰＵＩと複数のＤＭＡチャネル２、３、
４およびメモリ６０よりなるコンピュータシステムの一
部である。
各ＤＭＡチャネルには入出力機器２１、２２、２３が接
続されており、ＤＭＡによりメモリ入出力機器間のデー
タ転送を行う。各ＤＭＡチャネルはＤＭＡコントローラ
１１、１３、１５および優先制御回路１０、１２、１４
よりなる。以下、各ＤＭＡチャネルの動作をＤＭＡチャ
ネル３を例にあげ説明する。
続されており、ＤＭＡによりメモリ入出力機器間のデー
タ転送を行う。各ＤＭＡチャネルはＤＭＡコントローラ
１１、１３、１５および優先制御回路１０、１２、１４
よりなる。以下、各ＤＭＡチャネルの動作をＤＭＡチャ
ネル３を例にあげ説明する。
まず、ＣＰＵＩは、ＤＭＡチャネル３に対し、入出力機
器のデータ転送番地、データ数および転送方向の指定を
行う。次に入出力機器２２に対しデータ転送開始指令を
発する。次に、人出力機器２２はデータ転送が可能とな
つた時点でＤＭＡチャネル３のＤＭＡコントローラ１３
に対してＤＭＡ転送要求信号１０１を発し、ＤＭＡコン
トローラ１３からＤＭＡ転送・ 許可信号１０２を受け
るとＤＭＡによる転送を開始する。このときのメモリ６
０に対する転送番地はＤＭＡコントローラ１３がアドレ
スバス５１上に送出する。次に第２図および第３図によ
りＤＭＡチャネル・３についてその動作を詳細に説明す
る。
器のデータ転送番地、データ数および転送方向の指定を
行う。次に入出力機器２２に対しデータ転送開始指令を
発する。次に、人出力機器２２はデータ転送が可能とな
つた時点でＤＭＡチャネル３のＤＭＡコントローラ１３
に対してＤＭＡ転送要求信号１０１を発し、ＤＭＡコン
トローラ１３からＤＭＡ転送・ 許可信号１０２を受け
るとＤＭＡによる転送を開始する。このときのメモリ６
０に対する転送番地はＤＭＡコントローラ１３がアドレ
スバス５１上に送出する。次に第２図および第３図によ
りＤＭＡチャネル・３についてその動作を詳細に説明す
る。
第２図はＤＭＡチャネル３の内部回路例であり第３図は
その動作を示すフローチャートである。第３図において
はＤＭＡチヤネル２、ＤＭＡチヤネル４をそれぞれ前段
、後段と呼ぶことにする。なお、他のＤＭＡチヤネル２
，４の内部についてもその構成、動作は第２図、第３図
と同様である。入出力機器２２からのＤＭＡ転送要求信
号１０１を受けたＤＭＡコントローラ１３はバス使用要
求信号１０３を優先制御回路１２に転送する。
その動作を示すフローチャートである。第３図において
はＤＭＡチヤネル２、ＤＭＡチヤネル４をそれぞれ前段
、後段と呼ぶことにする。なお、他のＤＭＡチヤネル２
，４の内部についてもその構成、動作は第２図、第３図
と同様である。入出力機器２２からのＤＭＡ転送要求信
号１０１を受けたＤＭＡコントローラ１３はバス使用要
求信号１０３を優先制御回路１２に転送する。
バス使用要求信号１０３はゲート２０１を通してＤＭＡ
チヤネル２に対するバス使用要求信号１０６として転送
される。バス使用要求信号はＤＭＡチヤネル２の優先制
御回路１０におけるゲート２０１と同機能のゲートを通
過し、ＣＰＵｌに対するバス使用要求信号１０９となる
。以上の経過をＤＭＡチヤネルを特定せずに説明したも
のが第３図におけるＦ５〜Ｆｌ５である。
チヤネル２に対するバス使用要求信号１０６として転送
される。バス使用要求信号はＤＭＡチヤネル２の優先制
御回路１０におけるゲート２０１と同機能のゲートを通
過し、ＣＰＵｌに対するバス使用要求信号１０９となる
。以上の経過をＤＭＡチヤネルを特定せずに説明したも
のが第３図におけるＦ５〜Ｆｌ５である。
もし、バス使用要求信号１０３が発せられた時点で、す
でにＤＭＡチヤネル４からバス使用要求信号１０５が発
せられていれば、ゲート２０２は禁止されているからフ
リツプフロツブ２０３は禁止状態にあり、ＤＭＡコント
ローラ１３に対するバス使用許可信号１０４は発せられ
ない。この状態はＤＭＡチヤネル４がＤＭＡ転送を終了
するまで続く。すなわちＤＭＡチヤネル４からのバス使
用要求信号１０５が解除されるまで継続する。次にバス
使用要求信号１０５が解除されるとゲート２０２は解放
されＤＭＡコントローラ１３からのバス使用要求信号１
０３によりフリツプフロツプ２０３がトリガされる。以
上の経過をＤＭＡチヤネルを特定せずに説明したものが
第３図におけるＦ２Ｏ〜Ｆ２５である。もし、ＤＭＡコ
ントローラ１３からのバス使用要求信号１０３が発せら
れたとき、ＤＭＡチヤネル４からのバス使用要求信号１
０５が発せられていなかつた場合には、先ずオアゲート
２０１を開放し、バス使用要求信号１０６をＣＰＵｌに
送る。
でにＤＭＡチヤネル４からバス使用要求信号１０５が発
せられていれば、ゲート２０２は禁止されているからフ
リツプフロツブ２０３は禁止状態にあり、ＤＭＡコント
ローラ１３に対するバス使用許可信号１０４は発せられ
ない。この状態はＤＭＡチヤネル４がＤＭＡ転送を終了
するまで続く。すなわちＤＭＡチヤネル４からのバス使
用要求信号１０５が解除されるまで継続する。次にバス
使用要求信号１０５が解除されるとゲート２０２は解放
されＤＭＡコントローラ１３からのバス使用要求信号１
０３によりフリツプフロツプ２０３がトリガされる。以
上の経過をＤＭＡチヤネルを特定せずに説明したものが
第３図におけるＦ２Ｏ〜Ｆ２５である。もし、ＤＭＡコ
ントローラ１３からのバス使用要求信号１０３が発せら
れたとき、ＤＭＡチヤネル４からのバス使用要求信号１
０５が発せられていなかつた場合には、先ずオアゲート
２０１を開放し、バス使用要求信号１０６をＣＰＵｌに
送る。
ＣＰＵｌは、バス使用要求信号１０６を受けとると、現
在実行中のバスサイクルを終了後、即ち一定の許可時間
内でのバスサイクルを終了後、バス使用許可信号１１０
を発生する。この信号１１０はすべてのＤＭＡ優先回路
１０，１２，１４に送出される。一方、ゲート２０２も
バス使用要求信号１０５がない場合にはバス使用要求信
号１０３がきた時点で開放となり、ただちにフリツプフ
ロツプ２０３をトリガする。一旦フリツプフロツプ２０
３はトリガを受けると、ＣＰＵｌからバス使用許可信号
１１０およびＤＭＡチヤネル２からのバス使用許可信号
１０７により、ゲート２０４が解放され、ＤＭＡコント
ローラ１３に対してバス使用許可信号１０４が発せられ
る。ここで、ゲート入力の他の１つであるバス使用許可
信号１１０は、優先制御回路１２が発生した前記バス使
用要求信号１０６を受入れたＣＰＵに応動して発生した
バス使用許可信号である。更にゲート入力の残りの１つ
であるバス使用許可信号１０７は、デイジチェーン化さ
れてなる前段のＤＭＡチヤネル２からの信号であり、前
段でのＤＭＡチヤネルがバス使用要求を発していない時
に生ずる。一方、アンドゲート２０５は、アンドゲート
２０４の出力の反転信号及び前段からの使用許可信号１
０７とを入力としている故に、バス使用許可信号１０４
がでると同時に遮断となる。
在実行中のバスサイクルを終了後、即ち一定の許可時間
内でのバスサイクルを終了後、バス使用許可信号１１０
を発生する。この信号１１０はすべてのＤＭＡ優先回路
１０，１２，１４に送出される。一方、ゲート２０２も
バス使用要求信号１０５がない場合にはバス使用要求信
号１０３がきた時点で開放となり、ただちにフリツプフ
ロツプ２０３をトリガする。一旦フリツプフロツプ２０
３はトリガを受けると、ＣＰＵｌからバス使用許可信号
１１０およびＤＭＡチヤネル２からのバス使用許可信号
１０７により、ゲート２０４が解放され、ＤＭＡコント
ローラ１３に対してバス使用許可信号１０４が発せられ
る。ここで、ゲート入力の他の１つであるバス使用許可
信号１１０は、優先制御回路１２が発生した前記バス使
用要求信号１０６を受入れたＣＰＵに応動して発生した
バス使用許可信号である。更にゲート入力の残りの１つ
であるバス使用許可信号１０７は、デイジチェーン化さ
れてなる前段のＤＭＡチヤネル２からの信号であり、前
段でのＤＭＡチヤネルがバス使用要求を発していない時
に生ずる。一方、アンドゲート２０５は、アンドゲート
２０４の出力の反転信号及び前段からの使用許可信号１
０７とを入力としている故に、バス使用許可信号１０４
がでると同時に遮断となる。
この結果、後段のＤＭＡチヤネル４への出力する信号１
０８は、バス使用許可信号でなくバス使用不許可信号と
なる。このバス使用不許可信号は、使用禁止信号となる
。以上の経過をＤＭＡチヤネルを特定せずに説明したも
のが、第３図におけるＦ３Ｏ〜Ｆ３５である。以上のよ
うにして、ＤＭＡコントローラ１３はバス使用権を得、
ＤＭＡ転送を開始する。
０８は、バス使用許可信号でなくバス使用不許可信号と
なる。このバス使用不許可信号は、使用禁止信号となる
。以上の経過をＤＭＡチヤネルを特定せずに説明したも
のが、第３図におけるＦ３Ｏ〜Ｆ３５である。以上のよ
うにして、ＤＭＡコントローラ１３はバス使用権を得、
ＤＭＡ転送を開始する。
この状．態はＤＭＡコントローラ１３がＤＭＡ転送を終
了し、バス使用要求信号１０３を解除することによりフ
リツプフロツプ２０３がりセツトされるまで続く。もし
、フリツプフロツプ２０３がトリガされたとき、ＤＭＡ
チヤネル２における同様のフリツプフロツプもトリガさ
れていたとすれば、ＤＭＡチヤネル２からのバス使用許
可信号１０７は上記説明と同じ理由にて禁止されている
から、ＤＭＡコントローラ１３は、ＤＭＡチヤネル２が
ＤＭＡ転送を終了するまでの間バスの占有を待たされる
ことになる。以上３個のＤＭＡチヤネルから成る例を述
べたが、ＤＭＡチヤネルの数が３以外の場合も同様であ
り、次に述べるようなりＭＡチヤネルのバス使用権制御
を実現している。
了し、バス使用要求信号１０３を解除することによりフ
リツプフロツプ２０３がりセツトされるまで続く。もし
、フリツプフロツプ２０３がトリガされたとき、ＤＭＡ
チヤネル２における同様のフリツプフロツプもトリガさ
れていたとすれば、ＤＭＡチヤネル２からのバス使用許
可信号１０７は上記説明と同じ理由にて禁止されている
から、ＤＭＡコントローラ１３は、ＤＭＡチヤネル２が
ＤＭＡ転送を終了するまでの間バスの占有を待たされる
ことになる。以上３個のＤＭＡチヤネルから成る例を述
べたが、ＤＭＡチヤネルの数が３以外の場合も同様であ
り、次に述べるようなりＭＡチヤネルのバス使用権制御
を実現している。
（１） １つのＤＭＡチヤネルがバスを使用する必要が
生じた場合、ただちにＣＰＵに対してバス使用要求を送
出するが、そのとき他のＤＭＡチヤネルが既にバスを使
用している場合は、それが終了するまでバスの使用は許
可されない。
生じた場合、ただちにＣＰＵに対してバス使用要求を送
出するが、そのとき他のＤＭＡチヤネルが既にバスを使
用している場合は、それが終了するまでバスの使用は許
可されない。
（２） ２つ以上のＤＭＡチヤネルが同時にバス使用要
求を発した場合には、ハード的にＣＰＵに近いＤＭＡチ
ヤネルがバス使用を許可され、ハード的にＣＰＵから遠
いＤＭＡチヤネルには前段のＤＭＡチヤネルがバス使用
を終了するまでバス使用許可はおりない。
求を発した場合には、ハード的にＣＰＵに近いＤＭＡチ
ヤネルがバス使用を許可され、ハード的にＣＰＵから遠
いＤＭＡチヤネルには前段のＤＭＡチヤネルがバス使用
を終了するまでバス使用許可はおりない。
この方式はいわゆる先着優先制御方式である。しかし次
のような欠点を有する。この方式では、ＤＭＡチヤネル
からのバス使用要求にてＣＰＵに対するバス使用要求が
直ちに出力される。もし、１つのＤＭＡチヤネルがバス
を使用中に、他のＤＭＡチヤネルがバス使用要求を出す
ということがくり返し行われると、ＣＰＵに対してバス
使用要求が出放しとなり、ＣＰＵはバスを使用できない
状態でストツプしてしまう。このような状態を避ける為
には、ＣＰＵはバス占有に関し高優先度を持たなければ
ならない。
のような欠点を有する。この方式では、ＤＭＡチヤネル
からのバス使用要求にてＣＰＵに対するバス使用要求が
直ちに出力される。もし、１つのＤＭＡチヤネルがバス
を使用中に、他のＤＭＡチヤネルがバス使用要求を出す
ということがくり返し行われると、ＣＰＵに対してバス
使用要求が出放しとなり、ＣＰＵはバスを使用できない
状態でストツプしてしまう。このような状態を避ける為
には、ＣＰＵはバス占有に関し高優先度を持たなければ
ならない。
一方、ＤＭＡチヤネルは一般に高速大容量転送を行うも
のであり、バス占有に関しても速応性が要求されるもの
が多くその意味ではＤＭＡチヤネルはＣＰＵよりもバス
占有に関して高優先度を持たなければならない。すなわ
ち、ＤＭＡチヤネルのバス占有制御に関しては、下記が
要求される。
のであり、バス占有に関しても速応性が要求されるもの
が多くその意味ではＤＭＡチヤネルはＣＰＵよりもバス
占有に関して高優先度を持たなければならない。すなわ
ち、ＤＭＡチヤネルのバス占有制御に関しては、下記が
要求される。
（１）正常動作時はＤＭＡチヤネルはＣＰＵよりも優先
度を高くしたい。
度を高くしたい。
（２） ＤＭＡチヤネルのバス負荷が増加した場合でも
ＣＰＵが完全にＳＴＯＰしてしまう状態は避けたい。
ＣＰＵが完全にＳＴＯＰしてしまう状態は避けたい。
従来の方式では（１）と（２）を両方満たすことができ
なかつた。
なかつた。
例えば、シリアル伝送等、単位時間あたりの転送語数が
一定であるような入出力機器に対するデータ転送を、複
数チヤネルのＤＭＡにて行う際、正常時は単位時間あた
りに要求される各ＤＭＡコントローラのバス占有時間の
和はその単位時間により小さくなるように設計される。
一定であるような入出力機器に対するデータ転送を、複
数チヤネルのＤＭＡにて行う際、正常時は単位時間あた
りに要求される各ＤＭＡコントローラのバス占有時間の
和はその単位時間により小さくなるように設計される。
従つてＣＰＵはその空時間を用いて各ＤＭＡコントロー
ラの起動、停市等の制御ができる。特に伝送装置等では
、データ転送はＤＭＡにて行いその間ＣＰＵは伝送部の
状態監視を行うということはよく用いられる手法である
。ところが、入出力機器等の異常により、単位時間あた
りに要求される各ＤＭＡチヤネルのバス占有時間の和が
その単位時間以上となると、複数のＤＭＡコントローラ
がバスを占有してしまい、ＣＰＵにバス使用権がかえら
なくなつてしまう。この場合ＣＰＵはその故障を発見で
きないしまた外部からの異常割込も受けつけないため異
常の回復は不可能となり、一部の故障が原因でシステム
ダウンにつながるという欠点を有している。本発明の目
的は単位時間あたりに要求される各ＤＭＡチヤネルのバ
ス占有時間の和がその単位時間以上になるような場合に
おいても、ＣＰＵがバスを使用でき、異常の検出および
その回復措置を可能ならしめる。
ラの起動、停市等の制御ができる。特に伝送装置等では
、データ転送はＤＭＡにて行いその間ＣＰＵは伝送部の
状態監視を行うということはよく用いられる手法である
。ところが、入出力機器等の異常により、単位時間あた
りに要求される各ＤＭＡチヤネルのバス占有時間の和が
その単位時間以上となると、複数のＤＭＡコントローラ
がバスを占有してしまい、ＣＰＵにバス使用権がかえら
なくなつてしまう。この場合ＣＰＵはその故障を発見で
きないしまた外部からの異常割込も受けつけないため異
常の回復は不可能となり、一部の故障が原因でシステム
ダウンにつながるという欠点を有している。本発明の目
的は単位時間あたりに要求される各ＤＭＡチヤネルのバ
ス占有時間の和がその単位時間以上になるような場合に
おいても、ＣＰＵがバスを使用でき、異常の検出および
その回復措置を可能ならしめる。
ＤＭＡチヤネルのバス使用権制御方法を提供することに
ある。本発明はＤＭＡコントローラからバス使用要求信
号が送出されても、それを直ちにＣＰＵへのバス使用要
求信号とはせずに、ＣＰＵがバスを使用していることを
確認したうえで、ＣＰＵへバス使用要求信号を発するよ
うにし、前記目的を達成するようにしたものである。
ある。本発明はＤＭＡコントローラからバス使用要求信
号が送出されても、それを直ちにＣＰＵへのバス使用要
求信号とはせずに、ＣＰＵがバスを使用していることを
確認したうえで、ＣＰＵへバス使用要求信号を発するよ
うにし、前記目的を達成するようにしたものである。
次に本発明の一実施例を図面により説明する。
第４図はバス使用要求人力とバス使用許可出力を備えた
ＣＰＵｌと複数のＤＭＡチヤネル、２，３，４および入
出力機器２１，２２，２３としてシリアル伝送用パラレ
ル−シリアル変換器又はパラレル−シリアル変換器を使
用したシリアル伝送装置の＝部である。受信の場合は、
１ワード受信毎にシリアル−パラレル変換を行い、デー
タをＤＭＡ転送にてメモリ６０に格納する。また送信で
はデータをパラレル−シリアル変換して伝送を行い、１
ワード送信毎にパラレルデータをＤＭＡにてメモリ６０
から読み出す。ＣＰＵｌはＤＭＡ転送と並行して、伝送
部の状態監視、制御およびＤＭＡチヤネル２，３，４の
起動、停市等の作業を行う。更にＣＰＵｌは、従来と同
じく、バス使用要求信号１０９を受付けた時には、許容
時間内にバス使用許可信号１１０を各ＤＭＡチヤネル２
，３，４に発生する機能を待つ。従つて、バス使用許可
信号１１０がない状態は、ＣＰＵはＤＭＡチヤネル全体
にバス使用許可を与えていないことを意味する。次に第
５図および第６図によりＤＭＡチヤネル３についてその
動作を説明する。第５図は第４図におけるＤＭＡチヤネ
ル３の内部回路であり、第６図はその動作を示すフロー
チヤートである。第６図においてはＤＭＡチヤネル２，
ＤＭＡチヤネル４をそれぞれ前段、後段と呼ぶことにす
る。なお、他のＤＭＡチヤネルの内部についても、その
構成、動作は第５図、第６図と同様である。入出力機器
２２からのＤＭＡ転送要求信号１０１を受けたＤＭＡコ
ントローラ１３はバス使用要求信号１０３を優先制御回
路３１に送出する。もしこの時、ＣＰＵに対してバス使
用要求信号１０９が他のＤＭＡチヤネルから送出されて
いれば、ゲート３０２は禁止さへフリツプーフロツプ３
０３はトリガされない。又、ＣＰＵからのバス使用許可
信号１１０が送出されている場合も、ゲート３０２は禁
市され、フリツプーフロツプ３０３はトリガされない。
この場合ＤＭＡチヤネル３からＣＰＵｌへのバス使用要
求信号１０９は送出されない。この状態は他のＤＭＡ転
送が終了し、すなわち他のＤＭＡチヤネルからのＣＰＵ
ｌに対するバス使用要求信号１０９が解除され、しかも
ＣＰＵｌがバス使用権を得たとき、すなわちＣＰＵｌか
らのバス使用許可信号１１０が解除されるまで継続し、
この条件が満たされるとフリツプーフロツプ３０３はト
リガされる。以上の説明は第６図におけるＦ５〜Ｆｌ５
に該当している。もし、ＤＭＡコントローラ１３からの
バス使用要求信号１０３が発せられた時、他のＤＭＡチ
ヤネルからのＣＰＵに対するバス使用要求信号１０９が
発せられておらず、かつＣＰＵｌからのバス使用許可信
号１１０が解除された状態にあつたならば、ゲート３０
２は解放されているからただちにフリツプフロツプ３０
３はトリガされる。
ＣＰＵｌと複数のＤＭＡチヤネル、２，３，４および入
出力機器２１，２２，２３としてシリアル伝送用パラレ
ル−シリアル変換器又はパラレル−シリアル変換器を使
用したシリアル伝送装置の＝部である。受信の場合は、
１ワード受信毎にシリアル−パラレル変換を行い、デー
タをＤＭＡ転送にてメモリ６０に格納する。また送信で
はデータをパラレル−シリアル変換して伝送を行い、１
ワード送信毎にパラレルデータをＤＭＡにてメモリ６０
から読み出す。ＣＰＵｌはＤＭＡ転送と並行して、伝送
部の状態監視、制御およびＤＭＡチヤネル２，３，４の
起動、停市等の作業を行う。更にＣＰＵｌは、従来と同
じく、バス使用要求信号１０９を受付けた時には、許容
時間内にバス使用許可信号１１０を各ＤＭＡチヤネル２
，３，４に発生する機能を待つ。従つて、バス使用許可
信号１１０がない状態は、ＣＰＵはＤＭＡチヤネル全体
にバス使用許可を与えていないことを意味する。次に第
５図および第６図によりＤＭＡチヤネル３についてその
動作を説明する。第５図は第４図におけるＤＭＡチヤネ
ル３の内部回路であり、第６図はその動作を示すフロー
チヤートである。第６図においてはＤＭＡチヤネル２，
ＤＭＡチヤネル４をそれぞれ前段、後段と呼ぶことにす
る。なお、他のＤＭＡチヤネルの内部についても、その
構成、動作は第５図、第６図と同様である。入出力機器
２２からのＤＭＡ転送要求信号１０１を受けたＤＭＡコ
ントローラ１３はバス使用要求信号１０３を優先制御回
路３１に送出する。もしこの時、ＣＰＵに対してバス使
用要求信号１０９が他のＤＭＡチヤネルから送出されて
いれば、ゲート３０２は禁止さへフリツプーフロツプ３
０３はトリガされない。又、ＣＰＵからのバス使用許可
信号１１０が送出されている場合も、ゲート３０２は禁
市され、フリツプーフロツプ３０３はトリガされない。
この場合ＤＭＡチヤネル３からＣＰＵｌへのバス使用要
求信号１０９は送出されない。この状態は他のＤＭＡ転
送が終了し、すなわち他のＤＭＡチヤネルからのＣＰＵ
ｌに対するバス使用要求信号１０９が解除され、しかも
ＣＰＵｌがバス使用権を得たとき、すなわちＣＰＵｌか
らのバス使用許可信号１１０が解除されるまで継続し、
この条件が満たされるとフリツプーフロツプ３０３はト
リガされる。以上の説明は第６図におけるＦ５〜Ｆｌ５
に該当している。もし、ＤＭＡコントローラ１３からの
バス使用要求信号１０３が発せられた時、他のＤＭＡチ
ヤネルからのＣＰＵに対するバス使用要求信号１０９が
発せられておらず、かつＣＰＵｌからのバス使用許可信
号１１０が解除された状態にあつたならば、ゲート３０
２は解放されているからただちにフリツプフロツプ３０
３はトリガされる。
一担フリツプーフロツプ３０３がトリガされると、ＤＭ
ＡチヤネルからＣＰＵｌへのバス使用要求信号１０９が
ワイアードオアゲート３０１を通して送出される。ＣＰ
Ｕｌはバス使用要求信号１０９を受けとると、現在実行
中のバスサイクルを終了後、バスを解放し、バス使用許
可信号１１０を送出する。もしこのときＤＭＡチヤネル
２からバス使用許可信号１０７が送出されていたならば
、即ち、上位のＤＭＡチヤネルがバス使用要求を出して
いなければ、ゲート３０４は解放され、ＤＭＡコントロ
ーラ１３に対してバス使用許可信号１０４が発せられる
。これと同時にゲート３０５は禁市されＤＭＡチヤネル
４へのバス使用許可信号１０８は禁市される。この状態
はＤＭＡチヤネル３がＤＭＡ転送を終了し、ＤＭＡコン
トローラ１３からのバス使用要求信号１０３が解除さへ
フリツプフロツプ３０３がりセツトされるまで継続す
る。もし、ＤＭＡチヤネル３のフリツプフロツプ３０３
がトリガされたとき、ＤＭＡチヤネル２の同様のフリツ
プフロツプもトリガされたならば、上記説明と同じ理由
でＤＭＡチヤネル３に対してバス使用許可１０７が発せ
られないため、ＤＭＡチヤネル２がＤＭＡ転送を終了す
るまで、ＤＭＡチヤネル３のバス使用は待たされる。以
上の説明が第６図におけるＦ２Ｏ〜Ｆ３Ｏに該当する。
上記の説明のうち第６図におけるＦｌＯ，Ｆｌ５が本発
明を実施する部分であり、この部分により複数のＤＭＡ
チヤネルが連続的にバスを使用することを防止しＣＰＵ
が各ＤＭＡチヤネルの切換時点にてＣＰＵがバスを使用
できる。このことによりＤＭＡコントローラ１１，１３
，１５および入出力機器２１，２２，２３の異常により
頻繁にＤＭＡ転送要求が起つても、ＣＰＵがストツプし
てしまうという事態には陥らない。このようにして本実
施例では伝送部レジスタ設定誤り、入出力機器の異常時
によりＤＭＡチヤネルのバス占有時間が増えた際にも、
ＣＰＵがストツプすることなく異常処理を行うことがで
きる。また本実施例では送受信時のアンダーラン、オー
バーラン等により発せられる割込も、ＣＰＵがバスを占
有する時間が与えられているために、受けつけることが
できるため、異常処理に関して非常に大きい効果が得ら
れている。本発明によれば単位時間あたりに要求される
各ＤＭＡチヤネルのバス占有時間の和がその単位時間以
上になるような場合においても、ＣＰＵがバスを使用で
き、異常の検出およびその回復措置が可能となる。
ＡチヤネルからＣＰＵｌへのバス使用要求信号１０９が
ワイアードオアゲート３０１を通して送出される。ＣＰ
Ｕｌはバス使用要求信号１０９を受けとると、現在実行
中のバスサイクルを終了後、バスを解放し、バス使用許
可信号１１０を送出する。もしこのときＤＭＡチヤネル
２からバス使用許可信号１０７が送出されていたならば
、即ち、上位のＤＭＡチヤネルがバス使用要求を出して
いなければ、ゲート３０４は解放され、ＤＭＡコントロ
ーラ１３に対してバス使用許可信号１０４が発せられる
。これと同時にゲート３０５は禁市されＤＭＡチヤネル
４へのバス使用許可信号１０８は禁市される。この状態
はＤＭＡチヤネル３がＤＭＡ転送を終了し、ＤＭＡコン
トローラ１３からのバス使用要求信号１０３が解除さへ
フリツプフロツプ３０３がりセツトされるまで継続す
る。もし、ＤＭＡチヤネル３のフリツプフロツプ３０３
がトリガされたとき、ＤＭＡチヤネル２の同様のフリツ
プフロツプもトリガされたならば、上記説明と同じ理由
でＤＭＡチヤネル３に対してバス使用許可１０７が発せ
られないため、ＤＭＡチヤネル２がＤＭＡ転送を終了す
るまで、ＤＭＡチヤネル３のバス使用は待たされる。以
上の説明が第６図におけるＦ２Ｏ〜Ｆ３Ｏに該当する。
上記の説明のうち第６図におけるＦｌＯ，Ｆｌ５が本発
明を実施する部分であり、この部分により複数のＤＭＡ
チヤネルが連続的にバスを使用することを防止しＣＰＵ
が各ＤＭＡチヤネルの切換時点にてＣＰＵがバスを使用
できる。このことによりＤＭＡコントローラ１１，１３
，１５および入出力機器２１，２２，２３の異常により
頻繁にＤＭＡ転送要求が起つても、ＣＰＵがストツプし
てしまうという事態には陥らない。このようにして本実
施例では伝送部レジスタ設定誤り、入出力機器の異常時
によりＤＭＡチヤネルのバス占有時間が増えた際にも、
ＣＰＵがストツプすることなく異常処理を行うことがで
きる。また本実施例では送受信時のアンダーラン、オー
バーラン等により発せられる割込も、ＣＰＵがバスを占
有する時間が与えられているために、受けつけることが
できるため、異常処理に関して非常に大きい効果が得ら
れている。本発明によれば単位時間あたりに要求される
各ＤＭＡチヤネルのバス占有時間の和がその単位時間以
上になるような場合においても、ＣＰＵがバスを使用で
き、異常の検出およびその回復措置が可能となる。
第１図は従来例を示すデイジーチェーン方式バス制御方
式を示す図、第２図はＤＭＡチヤネルの詳細図、第３図
は動作フロー図、第４図は本発明の一実施例を示す伝送
装置の一部を示す図、第５図はＤＭＡチヤネルの詳細図
、第６図は同じく動作フロー図である。 １・・・・・・ＣＰＵ、２，３，４・・・・・・ＤＭＡ
チヤネル、１０・・・・・・優先制御回路、１１・・・
・・・ＤＭＡコントローラ、２１，２２，２３・・・・
・・１０機器、６０・・・・・・メモリ。
式を示す図、第２図はＤＭＡチヤネルの詳細図、第３図
は動作フロー図、第４図は本発明の一実施例を示す伝送
装置の一部を示す図、第５図はＤＭＡチヤネルの詳細図
、第６図は同じく動作フロー図である。 １・・・・・・ＣＰＵ、２，３，４・・・・・・ＤＭＡ
チヤネル、１０・・・・・・優先制御回路、１１・・・
・・・ＤＭＡコントローラ、２１，２２，２３・・・・
・・１０機器、６０・・・・・・メモリ。
Claims (1)
- １ ＣＰＵにインターフェイスしているバス使用要求ラ
イン及びバス使用許可ラインと、複数のＤＭＡチャネル
とを備え、デイジチェイン方式によつてバス使用権を制
御してなるＤＭＡチャネルのバス使用権制御方法に於い
て、各ＤＭＡチャネル内にあつては、バス使用要求ライ
ンへのバス使用要求を発する際に、上記バス使用要求ラ
インでの使用要求及び上記バス使用許可ラインでのＣＰ
Ｕからの使用許可のいずれも発生していない条件時のみ
上記バス使用要求ラインに自己のＤＭＡチャネルからの
バス使用要求を乗せ、該バス使用要求ラインを介しての
バス使用要求を受けとつたＣＰＵは、所定時間内にバス
使用許可を上記バス使用許可ラインに乗せ、該バス使用
許可ラインを通してのバス使用許可を受けとつた各ＤＭ
Ａチャンネル中で前記バス使用要求を発生した該当ＤＭ
Ａチャネルは、デイジチェイン方式の上位のＤＭＡチャ
ネルからのバス使用許可の存在下でバス使用権を得てな
るＤＭＡチャネルのバス使用権制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125480A JPS5932809B2 (ja) | 1980-01-11 | 1980-01-11 | Ｄｍａチヤネルのバス使用権制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP125480A JPS5932809B2 (ja) | 1980-01-11 | 1980-01-11 | Ｄｍａチヤネルのバス使用権制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5699531A JPS5699531A (en) | 1981-08-10 |
| JPS5932809B2 true JPS5932809B2 (ja) | 1984-08-11 |
Family
ID=11496310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP125480A Expired JPS5932809B2 (ja) | 1980-01-11 | 1980-01-11 | Ｄｍａチヤネルのバス使用権制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932809B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10785756B2 (en) | 2010-10-11 | 2020-09-22 | Lg Electronics Inc. | Method for transmitting control information and apparatus for same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389030B1 (ko) * | 2001-06-21 | 2003-06-25 | 삼성전자주식회사 | 다중 채널을 가진 고속 직접 메모리 억세스 컨트롤러 |
-
1980
- 1980-01-11 JP JP125480A patent/JPS5932809B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10785756B2 (en) | 2010-10-11 | 2020-09-22 | Lg Electronics Inc. | Method for transmitting control information and apparatus for same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5699531A (en) | 1981-08-10 |
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