JPS6235150B2

JPS6235150B2 -

Info

Publication number: JPS6235150B2
Application number: JP55030005A
Authority: JP
Inventors: Nobumasa Mori; Koji Takada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-03-10
Filing date: 1980-03-10
Publication date: 1987-07-30
Also published as: JPS56127260A

Description

【発明の詳細な説明】本発明は、ボリユーム・シエア方式に関し、特
に複数台の処理装置が１台のボリユームを共用す
る場合に、ボリユーム使用率の平均化を図るボリ
ユーム・シエア方式に関するものである。

ユーザが電子計算機を用いてフアイルを処理す
るためには、先ず各ユーザのフアイルを入出力装
置（カード、紙テープ等）やボリユーム（磁気テ
ープ・リールや磁気デイスク・パツク等）に記憶
しなければならない。その場合、資源節約のた
め、１台の入出力装置あるいはボリユームに複数
のフアイルが蓄積される。

一方、電子計算機では、システムの信頼性、可
用性を向上させるため、構成要素を２重化、３重
化して冗長度をもたせる方法が用いられている。
この中には、平常時は一方が優先度の高いオンラ
インのジヨブ等の主要な仕事を行い、他方は優先
度の低いバツチ処理等の仕事をして、優先度の高
い仕事を行つている処理装置に障害が発生したと
きには、直ちに他方に切換えられるようなデユプ
レツクス（待機形）方式、あるいはシステムの主
要な構成要素を完全に２重化することにより、両
系統の中央処理装置が全く同一の仕事をしてその
結果を照合しながら処理を進めるデユアル（並列
形）方式等もあるが、さらにシステム全体の処理
能力を増大させ、かつシステムの資源の有効利用
を図るためには、複数の中央処理装置から共通の
ボリユームや入出力装置をアクセスできるフアイ
ル共用方式、あるいは共通の主記憶装置をアクセ
スできる主記憶共用方式等が主として用いられ
る。

第１図は、従来のボリユーム・シエア方式を示
すブロツク図である。

１台のボリユーム７内に複数のフアイル７１〜
７３が記憶されており、複数の中央処理装置１，
２はチヤネル１１，２１から入出力装置５のチヤ
ネル・スイツチ５１とストリング・スイツチ６を
経てこのボリユーム７をアクセスし、フアイル７
１〜７３にデータを書込み、あるいはフアイル７
１〜７３からデータを読出す。

ユーザ・プログラムがボリユーム７を使用する
ときには、オペレーテイング・システム（スーパ
バイザ・プログラム）に対して入出力要求を発行
することにより、スーパバイザ・プログラムはボ
リユーム７の状態を調べ、これが他のタスクによ
つて使用中であれば、この入出力要求を待たせ
る。ボリユーム７が使用可能であれば、入出力命
令（スタート・IO）を発行して入出力動作を起
動する。

入出力動作の終了時には、ボリユーム７から中
央処理装置１または２に割込み（ターミネート・
インテラプトおよびビジー・ツー・フリー）が通
知され、スーパーバイザ・プログラムが動作を再
開する。スーパーバイザ・プログラムは、入出力
データに誤りがあれば、誤り回復のため、再度入
出力命令を出したり、オペレータに通知するが、
誤りがなければ入出力要求が終了したことをユー
ザ・プログラムに通知する。ユーザ・プログラム
は、あるタスクがある事象（例えば、ボリユーム
７との入出力動作のための入出力命令の発行）の
発行を待つて処理を中断するときには、スーパー
バイザに対して事象待ち要求（ウエイト・リクエ
スト）を発行し、別のタスクがその事象の発生を
スーパーバイザに通知する要求（ポスト・リクエ
スト）を発行することにより、タスク間の同期と
連絡をとる。

ところで、従来、２台の中央処理装置１，２か
ら１台の共用ボリユーム７を各々独立してシエア
（使用）する場合、各中央処理装置１，２からの
ボリユーム使用要求受付が不均衡となり、一方の
中央処理装置からの入出力要求が沈み込んでしま
うという問題がある。

第２図は、第１図の動作タイム・チヤートであ
る。

第２図では、第１図に示す構成でボリユーム７
をシエアしている場合、中央処理装置１（以下
CPU１と記す）側からの入出力要求の頻度が高
く、中央処理装置２（以下CPU２と記す）側の
入出力要求が沈み込む状態を示している。

先ず、第２図ａにおいて、CPU１で入出力要
求のスタートＩ／Ｏ，SIOを発行し、これが成功
すると、ボリユーム７のフアイルをアクセスした
後、入出力要求に対するボリユーム７の入出力動
作が終了した時点で、CPU１側に終了割込み
（ターミネイテイング・インテラプトTI）がかけ
られる。スーパーバイザ・プログラムは、次のデ
バイス・キユー（待ち状態要求）を取出し、入出
力要求命令SIOを発行する。

一方、第２図ｂに示すように、CPU２におい
ても入出力要求SIOを発行するが、これが失敗し
て引続き待機している間に、CPU１との入出力
動作を完了したボリユーム７側からデバイス解放
の割込み（ビジー・ツー・フリーBTF）がかけ
られる。CPU２のスーパーバイザ・プログラム
は、前回デバイス・ビジーBSYで失敗した入出力
要求を取出し、SIOを発行するが、CPU１側の終
了割込みTIの方がCPU２側のデバイス解放割込
みBTTより早い時点で発行するので、その分だ
けスーパーバイザ・プログラムの動作開始時点も
早くなり、一般にCPU１側からの入出力要求SIO
の方が早く発行される。これにより、再度CPU
２側のSIOの起動は失敗する。

この動作の繰返しにより、CPU２側からの入
出力要求SIOは沈み込み、第２図ｃに示すよう
に、ボリユームＩ／Ｏ(A)との入出力動作はCPU
１のみが継続して行うことになる。

CPU２が例えばオンライン・システム等で、
処理の時間監視がなされているシステムの場合、
入出力要求の沈み込みによる異常終了が発生す
る。

このような入出力要求の沈み込みが起る原因
は、CPU１における終了割込みTI受付けから次
の入出力要求SIOの発行までの時間ｔ_aと、CPU
１における終了割込みTI受付けからCPU２がデ
バイス解放BTFの報告を受け入出力要求SIOを再
発行するまでの時間ｔ_bの関係が、一般にｔ_a＜ｔ
_bであるためである。

そこで、本件出願人は、これより先にボリユー
ム・シエアの改善方法を提案した。

この方法は、第３図に示すように、デバイス解
放BTFの報告を受けた後の入出力要求SIOの再起
動を、スーパーバイザ・プログラムによることな
く、チヤネルと入出力制御装置間を結合する方法
であ。すなわち、ソフトウエアを介することな
く、ハードウエアによつて結合することにより、
ｔ_a≫ｔ_bにして、一方の処理装置側の入出力要求
SIOの沈み込みを防止している。

すなわち、第３図ａに示すように、頻繁に入出
力要求SIOを発行するCPU１がボリユーム７と入
出力動作を行い、終了した時点でCPU１に終了
割込みTIが返されるので、CPU１はスーパーバ
イザ・プログラムにより次のデバイス・キユーを
取り出して入出力要求SIOを発行する。これに対
して、CPU２側では、第３図ｂに示すように、
最初入出力要求SIOが発行されたとき、デバイ
ス・ビジーBSYとなるがプログラムには受付けら
れたと報告し、チヤネル２１でデバイス解放
BTFの報告を待つ。報告が返されると、前回失
敗した入出力要求SIOがハードウエアで再起動さ
れるため、チヤネル２１と入出力制御装置５間で
高速に結合されCHC，CPU１からの入出力要求
SIOより早く起動される。同じようにして、次に
デバイスが解放されると、CPU１側がハードウ
エアによりチヤネル１１と入出力制御装置５を直
接結合するので、CPU２側からの入出力要求SIO
は、チヤネル１１で待合せとなる。

その結果として、第３図ｃに示すように、ボリ
ユーム７との入出力動作Ｉ／OAを、CPU１，
CPU２が交互に行うことになつて、一方のCPU
からの入出力要求SIOの沈み込みは生じない。

しかし、この方式では、２台のCPUがボリユ
ーム７をシエアしている場合にはよいが、３台以
上のCPUでボリユーム７をシエアするときには
やはり沈み込みが生ずる。

第４図は、３台のCPU１〜３で１台のボリユ
ーム７をシエアする場合の動作タイム・チヤート
である。

この場合には、CPU１，２，３と入出力制御
装置５間の各ケーブル長、CPU１，２，３の各
処理速度、あるいは入出力制御装置５のチヤネル
番号等の物理的な違いにより特定の１台のCPU
の入出力要求に沈み込みが生ずる。

第４図において、いま２台のCPU１，CPU２
からの入出力要求SIOの頻度が高い場合、先ず
CPU１がボリユーム７と入出力動作を行つた
後、終了割込みTIが返送され、CPU２とCPU３
に同時にデバイス解放BTFの報告が行われる
が、CPU２とCPU３では入出力要求SIOの再起動
がいずれもハードウエア的に行われるため、前述
のような物理的な違いにより一方のCPUの入出
力要求SIOが必ず成功することになる。CPU３の
方がCPU１またはCPU２に比べて物理的に有利
な場合には、ボリユーム７の使用要求受付けのバ
ランスをとることができるが、CPU１，CPU２
に比べてCPU３が物理的に不利な場合には、第
４図ｃに示すように、CPU３の入出力要求SIOは
常にチヤネルで待合せとなるので、処理の沈み込
みが発生し、その結果、第４図ｄに示すように、
CPU１とCPU２が交互にボリユーム７の使用要
求を受付けられることになる。

このように、第３図に示す方法では、２台の
CPUの間はボリユーム７の使用要求受付のバラ
ンスをとることができるが、３台目以降のCPU
については、チヤネルと入出力制御装置間での物
理的な動作速度の違いにより、デバイス解放
BTFの報告を受けて入出力要求SIOを再発行して
も、常に少差で遅れをとるため、処理の沈み込み
が発生してしまう。

本発明の目的は、このような従来の欠点を除去
し、３台以上のCPUから１台の共用ボリユーム
をシエアする場合に、各CPUからのボリユーム
使用要求受付けの平均化を図り、システム内のあ
るCPUの処理の沈み込みによつて発生するシス
テム上の異常状態を防止できるボリユーム・シエ
ア方式を提供することにある。

本発明のボリユーム・シエア方式は、１台以上
のCPUに対して、最初のボリユーム使用要求が
受付けられてから、各処理装置に備えられた第１
のタイマによりあらかじめ設定された第１の時間
Ｔの経過後、ボリユーム使用要求の発行を、各処
理装置に備えられた第２のタイマによりあらかじ
め設定された第２の時間ｔだけ抑止する手段を設
けることにより、他のCPUに共用ボリユームを
使用する機合を与え、複数CPU間のボリユーム
使用要求受付けを平均化することを特徴としてい
る。

以下、本発明の実施例を、図面により説明す
る。

第５図は、本発明のボリユーム・シエア方式を
示すブロツク図である。

第５図では、３台のCPU１′，２′，３′から１
台の共用ボリユーム７をシエアする場合を示して
いる。

本発明では、CPU１′，２′，３′のうちの１台
以上に、ボリユーム・シエア回路１７を設置す
る。ボリユーム・シエア回路１７は、CPU１′内
の主記憶MSに格納されたプログラム入出力待ち
キユー１６からボリユーム使用要求SIOが発行さ
れたとき、時間によつてこれを受付けたり、抑止
したりする。すなわち、ボリユーム使用要求発行
を受付ける時間Ｔを計数するタイマと、ボリユー
ム使用要求発行を抑止する時間ｔを計数するタイ
マが交互に動作しており、前者のタイマが動作中
に発行されたボリユーム使用要求SIOは受付けら
れ、後者のタイマが動作中に発行されたボリユー
ム使用要求SIOは抑止される。各タイマの時間
Ｔ，ｔは、各CPU１′，２′，３′ごとに任意に指
定され、CPUで扱うタスクの重要性を考慮して
設定されることにより、負荷のバランスがとられ
る。

CPU１′，２′，３′と入出力制御装置４，５間
の各ケーブル長、CPU１′，２′，３′の各処理速
度、および入出力制御装置４，５のチヤネル番号
等には、それぞれ物理的な差異があり、いま入出
力制御装置４，５がCPU１′，２′，３′に対して
同時にデバイス解放BTFの割込みを返送した場
合に、物理的にCPU１′，CPU２′，CPU３′の順
序で割込みが受付けられたとする。そして、
CPU１′，CPU２′は、ともにボリユーム７への
入出力要求の頻度が高い状態を想定する。このよ
うな場合には、CPU１′のみに、あるいはCPU
１′とCPU２′のみに、ボリユーム・シエア回路
１７を設けるか、あるいはCPU１′，２′，３′と
もにボリユーム・シエア回路１７を設けるが、入
出力要求SIOを受付ける時間ＴをCPU３′が最も
長くなるようにするとともに、入出力要求SIOを
抑止する時間ｔをCPU３′が最も短くなるように
設定すればよい。

第６図は、第５図のボリユーム・シエア回路の
構成図である。

入出力要求STOに対してCC＝Ｏ（コンデイシ
ヨン・コードが“０”）の信号、つまり入出力要
求STOが受付けられたことの報告が入力する
と、入出力要求STOの発行可能時間Ｔをカウン
トするタイマ８を動作する。タイマ８の動作中に
スーパーバイザ・プログラムから入出力命令
PG・SIOが発行されると、アンド・ゲート１４
が開いて通常時の入出力要求SIO(A)が送出され
る。

タイマ８がタイム・アウトになると、タイム・
アウト割込みのためにフリツプ・フロツプ１０を
セツトすると同時に、入出力要求STOを抑止す
る時間ｔをカウントするタイマ９を動作する。

このタイマ９の動作中に、プログラムからの入
出力命令PG・SIGが発行されると、アンド・ゲ
ート１５が開いて入出力要求待合せフリツプ・フ
ロツプ１２をセツトする。このフリツプ・フロツ
プ１２がリセツトされない限り、入出力要求SIO
は抑止され続ける。

タイマ９がタイム・アウトになると、タイム・
アウト割込み信号の立上りでフリツプ・フロツプ
１０をリセツトすると同時に、同じく立上りでタ
イミング・フリツプ・フロツプ１３にタイミング
入力を与えた後、立下りで待合せフリツプ・フロ
ツプ１２をリセツトする。これにより、タイミン
グ・フリツプ・フロツプ１３では、Ｄ入力“１”
のために待合せ中の入出力要求SIOがあることを
確認し、タイミング入力に同期して抑止後の入出
力要求SIO(B)を出力する。また、フリツプ・フロ
ツプ１０がリセツトされることによりアンド・ゲ
ート１４が付勢されるため、プログラムから入出
力命令PG・SIOが発行されると直ちに入出力要
求SIO(A)を出力する。

第７図は、第５図の動作タイム・チヤートであ
つて、前述のようにCPU１′，２′，３′の順序で
デバイス解放BTFの割込みが受付けられ、かつ
CPU１′，２′，３′ともにボリユーム・シエア回
路１７を内蔵する場合を示している。

先ず、第７図ａに示すように、入出力要求の頻
度の高いCPU１′がボリユーム７を使用している
間に、第７図ｂ，ｃに示すCPU２′，CPU３′か
らそれぞれ入出力要求SIOが発行されると、いず
れもデバイス・ビジーBSYになるが、第３図、第
４図と同じように、プログラムには入出力要求
SIOが受付けられたと報告し、チヤネル２１，３
１でデバイス解放BTFを待合せる。

入出力要求SIOが受付けられたという応答を受
けると（SIOに対するCC＝Ｏ）、各々のボリユー
ム・シエア回路１７のタイマ８が起動して、
CPU１′はT₁，CPU２′はT₂，CPU３′はT₃の入
出力要求発行可能時間の時間監視を開始する。

次に、CPU１′からの入出力要求処理が終了す
ると、CPU１′に終了割込みTIが返送された後、
CPU２′，CPU３′にデバイス解放BTFの割込み
が返送されるが、物理的な前提条件によりCPU
２′に早く割込みが届くため、CPU２′からの入
出力要求SIOが最初に受付けられる。一方、終了
割込みTIを受けたCPU１′が次の入出力要求SIO
を取出して、ボリユーム７に発行したときには、
すでにCPU２′がボリユーム７を使用しているの
で、デバイス・ビジーBSYとなり、チヤネルでデ
バイス解放BTFを待つ。

CPU２′からの入出力要求処理が終了すると、
CPU２′に終了割込みTIが返された後、CPU
１′，CPU３′にデバイス解放BTFの割込みが返
されるが、物理的な前提条件によりCPU１′に早
く割込みが届くため、CPU１′からの入出力要求
SIOが最初に受付けられる。

このようにして、T₁の時間中は以上の動作を
繰返す。

T₁の時間が経過すると、CPU１′ではボリユー
ム・シエア回路１７が働き、T₁時間終了時点か
らt₁の時間が経過するまで入出力要求の抑止状態
が続く。

t₁の時間中は、CPU２′からの入出力要求処理
が終了すると、CPU２′に終了割込みTIを返送し
た後、CPU３′にデバイス解放BTFの割込みを返
送する。CPU２′からの次の入出力要求SIOより
も、CPU３′のチヤネルからの入出力要求SIOの
方が早く発行されるため、CPU３′がボリユーム
７を使用する。

CPU１′は、t₁時間経過後、抑止していた入出
力要求SIOをボリユーム・シエア回路１７から発
行するが、すでにCPU３′からの入出力要求SIO
が受付けられているので、チヤネル１１で待合せ
る。

また、CPU３′の入出力動作中に、CPU２′で
はT₂の時間が経過するので、ボリユーム・シエ
ア回路１７が働いてt₂の時間だけ入出力要求の抑
止を行う。

CPU２′のt₂の時間中に、CPU３′の入出力動作
が終了し、終了割込みTIが返送された後、CPU
１′にデバイス解放BTFの割込みが返送される。
CPU１′のチヤネル１１からの入出力要求SIOの
方が早く発行されるので、CPU１′がボリユーム
７と入出力動作を行うことになる。

CPU３′も、T₃の時間後に入出力要求の抑止状
態となり、t₃の時間後に抑止状態を解除する。

第７図ｄに示すように、結局、T₁の時間中に
は、CPU１′とCPU２′とが交互にボリユーム
Ｉ／OAと入出力動作を行うが、t₁の時間になつ
てCPU３′の入出力要求SIOも受付けられること
になり、特定CPUの処理の沈み込みはなくな
る。

第８図は、本発明の入出力要求発行可能時間Ｔ
と発行抑止時間ｔの説明図である。

本発明においては、第８図ａに示すように、複
数台のCPUのうちの一部のCPUにボリユーム・
シエア回路１７を設けて、入出力要求発行可能時
間T₁と発行抑止時間t₁を設定するか、第８図ｂに
示すように、複数台のCPU全部にボリユーム・
シエア回路１７を設けて、それぞれ入出力要求発
行抑止時間t₁，t₂，t₃を設定することにより、す
べてのCPUに対して共用ボリユームを使用する
機会を与えるものである。

その場合に、抑止時間ｔをあまり長く設定すれ
ば、その時間中に他のCPUから入出力要求がな
いときには、システムの効率の低下を招く。一
方、抑止時間ｔをあまり短く設定すれば、その時
間中にデバイスが解放される機会が少くなり、本
発明の効果は低下する。したがつて、物理的な差
やタスクの重要度によつて、適切な抑止時間ｔを
設定することが必要となる。

また、発行可能時間Ｔと発行抑止時間ｔの比を
可変にできるようにして、ボリユーム使用状態監
視回路の制御により各タイマの時間を変化させる
こともできる。

なお、実施例では、磁気デイスク駆動装置に対
するボリユーム・シエアについて説明したが、そ
の他、磁気ドラム装置、磁気テープ装置、マス・
ストレージ・システムMSS等の各種外部記憶装
置の複数処理装置間におけるボリユーム・シエア
時の使用要求受付の平均化を図る場合にきわめて
有効である。

また、ここで述べたボリユームは、物理的に１
台の装置の場合は勿論のこと、１台の装置に複数
の論理的なボリユームが定義できるような装置で
よく、各論理ボリユーム単位のボリユーム・シエ
アに適用することができる。

以上説明したように、本発明によれば、１台以
上のCPUに対して入出力要求発行可能時間と発
行抑止時間を設定するので、複数台のCPUから
１台の共用ボリユームを独立してシエアする場合
に、各CPUからのボリユーム使用要求受付けを
ほぼ平均化することができ、特定CPUの処理の
沈み込みによるシステム上の異常状態の発生を防
止することができる。

【図面の簡単な説明】

第１図は従来のボリユーム・シエア方式を示す
ブロツク図、第２図は第１図の動作タイム・チヤ
ート、第３図および第４図はそれぞれ第２図を改
善するためのボリユーム・シエア方式の動作タイ
ム・チヤート、第５図は本発明の実施例を示すボ
リユーム・シエア方式のブロツク図、第６図は第
５図のボリユーム・シエア回路の構成図、第７図
は第５図の動作タイム・チヤート、第８図は本発
明の入出力要求発行可能時間と発行抑止時間の説
明図である。１，２，１′，２′，３′：中央処理装置、１
１，２１，３１：チヤネル、４，５：入出力制御
装置、４１，５１：チヤネル・スイツチ、６：ス
トリング・スイツチ、７：ボリユーム、７１，７
２，７３：フアイル、８，９：タイマ、１０：フ
リツプ・フロツプ、１２：入出力要求待合せフリ
ツプ・フロツプ、１３：タイミング・フリツプ・
フロツプ、SIO(A)：通常時入出力要求、SIO(B)：
抑止後の入出力要求、PG・SIO：プログラムか
らの入出力要求。

Claims

【特許請求の範囲】

１複数台の処理装置から１台の共用ボリユーム
をそれぞれ独立して使用する処理システムにおい
て、１台以上の処理装置に対して、最初のボリユ
ーム使用要求が受付けられてから、各処理装置に
備えられた第１のタイマによりあらかじめ設定さ
れた第１の時間の経過後、ボリユーム使用要求の
発行を、各処理装置に備えられた第２のタイマに
よりあらかじめ設定された第２の時間だけ抑止す
る手段を設け、抑止された第２の時間中は他の処
理装置からの共用ボリユーム使用要求が受付けら
れるようにすることを特徴とするボリユーム・シ
エア方式。