JPS6235150B2 - - Google Patents
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- JPS6235150B2 JPS6235150B2 JP55030005A JP3000580A JPS6235150B2 JP S6235150 B2 JPS6235150 B2 JP S6235150B2 JP 55030005 A JP55030005 A JP 55030005A JP 3000580 A JP3000580 A JP 3000580A JP S6235150 B2 JPS6235150 B2 JP S6235150B2
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- sio
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- 238000010586 diagram Methods 0.000 description 8
- 230000001629 suppression Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、ボリユーム・シエア方式に関し、特
に複数台の処理装置が1台のボリユームを共用す
る場合に、ボリユーム使用率の平均化を図るボリ
ユーム・シエア方式に関するものである。
に複数台の処理装置が1台のボリユームを共用す
る場合に、ボリユーム使用率の平均化を図るボリ
ユーム・シエア方式に関するものである。
ユーザが電子計算機を用いてフアイルを処理す
るためには、先ず各ユーザのフアイルを入出力装
置(カード、紙テープ等)やボリユーム(磁気テ
ープ・リールや磁気デイスク・パツク等)に記憶
しなければならない。その場合、資源節約のた
め、1台の入出力装置あるいはボリユームに複数
のフアイルが蓄積される。
るためには、先ず各ユーザのフアイルを入出力装
置(カード、紙テープ等)やボリユーム(磁気テ
ープ・リールや磁気デイスク・パツク等)に記憶
しなければならない。その場合、資源節約のた
め、1台の入出力装置あるいはボリユームに複数
のフアイルが蓄積される。
一方、電子計算機では、システムの信頼性、可
用性を向上させるため、構成要素を2重化、3重
化して冗長度をもたせる方法が用いられている。
この中には、平常時は一方が優先度の高いオンラ
インのジヨブ等の主要な仕事を行い、他方は優先
度の低いバツチ処理等の仕事をして、優先度の高
い仕事を行つている処理装置に障害が発生したと
きには、直ちに他方に切換えられるようなデユプ
レツクス(待機形)方式、あるいはシステムの主
要な構成要素を完全に2重化することにより、両
系統の中央処理装置が全く同一の仕事をしてその
結果を照合しながら処理を進めるデユアル(並列
形)方式等もあるが、さらにシステム全体の処理
能力を増大させ、かつシステムの資源の有効利用
を図るためには、複数の中央処理装置から共通の
ボリユームや入出力装置をアクセスできるフアイ
ル共用方式、あるいは共通の主記憶装置をアクセ
スできる主記憶共用方式等が主として用いられ
る。
用性を向上させるため、構成要素を2重化、3重
化して冗長度をもたせる方法が用いられている。
この中には、平常時は一方が優先度の高いオンラ
インのジヨブ等の主要な仕事を行い、他方は優先
度の低いバツチ処理等の仕事をして、優先度の高
い仕事を行つている処理装置に障害が発生したと
きには、直ちに他方に切換えられるようなデユプ
レツクス(待機形)方式、あるいはシステムの主
要な構成要素を完全に2重化することにより、両
系統の中央処理装置が全く同一の仕事をしてその
結果を照合しながら処理を進めるデユアル(並列
形)方式等もあるが、さらにシステム全体の処理
能力を増大させ、かつシステムの資源の有効利用
を図るためには、複数の中央処理装置から共通の
ボリユームや入出力装置をアクセスできるフアイ
ル共用方式、あるいは共通の主記憶装置をアクセ
スできる主記憶共用方式等が主として用いられ
る。
第1図は、従来のボリユーム・シエア方式を示
すブロツク図である。
すブロツク図である。
1台のボリユーム7内に複数のフアイル71〜
73が記憶されており、複数の中央処理装置1,
2はチヤネル11,21から入出力装置5のチヤ
ネル・スイツチ51とストリング・スイツチ6を
経てこのボリユーム7をアクセスし、フアイル7
1〜73にデータを書込み、あるいはフアイル7
1〜73からデータを読出す。
73が記憶されており、複数の中央処理装置1,
2はチヤネル11,21から入出力装置5のチヤ
ネル・スイツチ51とストリング・スイツチ6を
経てこのボリユーム7をアクセスし、フアイル7
1〜73にデータを書込み、あるいはフアイル7
1〜73からデータを読出す。
ユーザ・プログラムがボリユーム7を使用する
ときには、オペレーテイング・システム(スーパ
バイザ・プログラム)に対して入出力要求を発行
することにより、スーパバイザ・プログラムはボ
リユーム7の状態を調べ、これが他のタスクによ
つて使用中であれば、この入出力要求を待たせ
る。ボリユーム7が使用可能であれば、入出力命
令(スタート・IO)を発行して入出力動作を起
動する。
ときには、オペレーテイング・システム(スーパ
バイザ・プログラム)に対して入出力要求を発行
することにより、スーパバイザ・プログラムはボ
リユーム7の状態を調べ、これが他のタスクによ
つて使用中であれば、この入出力要求を待たせ
る。ボリユーム7が使用可能であれば、入出力命
令(スタート・IO)を発行して入出力動作を起
動する。
入出力動作の終了時には、ボリユーム7から中
央処理装置1または2に割込み(ターミネート・
インテラプトおよびビジー・ツー・フリー)が通
知され、スーパーバイザ・プログラムが動作を再
開する。スーパーバイザ・プログラムは、入出力
データに誤りがあれば、誤り回復のため、再度入
出力命令を出したり、オペレータに通知するが、
誤りがなければ入出力要求が終了したことをユー
ザ・プログラムに通知する。ユーザ・プログラム
は、あるタスクがある事象(例えば、ボリユーム
7との入出力動作のための入出力命令の発行)の
発行を待つて処理を中断するときには、スーパー
バイザに対して事象待ち要求(ウエイト・リクエ
スト)を発行し、別のタスクがその事象の発生を
スーパーバイザに通知する要求(ポスト・リクエ
スト)を発行することにより、タスク間の同期と
連絡をとる。
央処理装置1または2に割込み(ターミネート・
インテラプトおよびビジー・ツー・フリー)が通
知され、スーパーバイザ・プログラムが動作を再
開する。スーパーバイザ・プログラムは、入出力
データに誤りがあれば、誤り回復のため、再度入
出力命令を出したり、オペレータに通知するが、
誤りがなければ入出力要求が終了したことをユー
ザ・プログラムに通知する。ユーザ・プログラム
は、あるタスクがある事象(例えば、ボリユーム
7との入出力動作のための入出力命令の発行)の
発行を待つて処理を中断するときには、スーパー
バイザに対して事象待ち要求(ウエイト・リクエ
スト)を発行し、別のタスクがその事象の発生を
スーパーバイザに通知する要求(ポスト・リクエ
スト)を発行することにより、タスク間の同期と
連絡をとる。
ところで、従来、2台の中央処理装置1,2か
ら1台の共用ボリユーム7を各々独立してシエア
(使用)する場合、各中央処理装置1,2からの
ボリユーム使用要求受付が不均衡となり、一方の
中央処理装置からの入出力要求が沈み込んでしま
うという問題がある。
ら1台の共用ボリユーム7を各々独立してシエア
(使用)する場合、各中央処理装置1,2からの
ボリユーム使用要求受付が不均衡となり、一方の
中央処理装置からの入出力要求が沈み込んでしま
うという問題がある。
第2図は、第1図の動作タイム・チヤートであ
る。
る。
第2図では、第1図に示す構成でボリユーム7
をシエアしている場合、中央処理装置1(以下
CPU1と記す)側からの入出力要求の頻度が高
く、中央処理装置2(以下CPU2と記す)側の
入出力要求が沈み込む状態を示している。
をシエアしている場合、中央処理装置1(以下
CPU1と記す)側からの入出力要求の頻度が高
く、中央処理装置2(以下CPU2と記す)側の
入出力要求が沈み込む状態を示している。
先ず、第2図aにおいて、CPU1で入出力要
求のスタートI/O,SIOを発行し、これが成功
すると、ボリユーム7のフアイルをアクセスした
後、入出力要求に対するボリユーム7の入出力動
作が終了した時点で、CPU1側に終了割込み
(ターミネイテイング・インテラプトTI)がかけ
られる。スーパーバイザ・プログラムは、次のデ
バイス・キユー(待ち状態要求)を取出し、入出
力要求命令SIOを発行する。
求のスタートI/O,SIOを発行し、これが成功
すると、ボリユーム7のフアイルをアクセスした
後、入出力要求に対するボリユーム7の入出力動
作が終了した時点で、CPU1側に終了割込み
(ターミネイテイング・インテラプトTI)がかけ
られる。スーパーバイザ・プログラムは、次のデ
バイス・キユー(待ち状態要求)を取出し、入出
力要求命令SIOを発行する。
一方、第2図bに示すように、CPU2におい
ても入出力要求SIOを発行するが、これが失敗し
て引続き待機している間に、CPU1との入出力
動作を完了したボリユーム7側からデバイス解放
の割込み(ビジー・ツー・フリーBTF)がかけ
られる。CPU2のスーパーバイザ・プログラム
は、前回デバイス・ビジーBSYで失敗した入出力
要求を取出し、SIOを発行するが、CPU1側の終
了割込みTIの方がCPU2側のデバイス解放割込
みBTTより早い時点で発行するので、その分だ
けスーパーバイザ・プログラムの動作開始時点も
早くなり、一般にCPU1側からの入出力要求SIO
の方が早く発行される。これにより、再度CPU
2側のSIOの起動は失敗する。
ても入出力要求SIOを発行するが、これが失敗し
て引続き待機している間に、CPU1との入出力
動作を完了したボリユーム7側からデバイス解放
の割込み(ビジー・ツー・フリーBTF)がかけ
られる。CPU2のスーパーバイザ・プログラム
は、前回デバイス・ビジーBSYで失敗した入出力
要求を取出し、SIOを発行するが、CPU1側の終
了割込みTIの方がCPU2側のデバイス解放割込
みBTTより早い時点で発行するので、その分だ
けスーパーバイザ・プログラムの動作開始時点も
早くなり、一般にCPU1側からの入出力要求SIO
の方が早く発行される。これにより、再度CPU
2側のSIOの起動は失敗する。
この動作の繰返しにより、CPU2側からの入
出力要求SIOは沈み込み、第2図cに示すよう
に、ボリユームI/O(A)との入出力動作はCPU
1のみが継続して行うことになる。
出力要求SIOは沈み込み、第2図cに示すよう
に、ボリユームI/O(A)との入出力動作はCPU
1のみが継続して行うことになる。
CPU2が例えばオンライン・システム等で、
処理の時間監視がなされているシステムの場合、
入出力要求の沈み込みによる異常終了が発生す
る。
処理の時間監視がなされているシステムの場合、
入出力要求の沈み込みによる異常終了が発生す
る。
このような入出力要求の沈み込みが起る原因
は、CPU1における終了割込みTI受付けから次
の入出力要求SIOの発行までの時間taと、CPU
1における終了割込みTI受付けからCPU2がデ
バイス解放BTFの報告を受け入出力要求SIOを再
発行するまでの時間tbの関係が、一般にta<t
bであるためである。
は、CPU1における終了割込みTI受付けから次
の入出力要求SIOの発行までの時間taと、CPU
1における終了割込みTI受付けからCPU2がデ
バイス解放BTFの報告を受け入出力要求SIOを再
発行するまでの時間tbの関係が、一般にta<t
bであるためである。
そこで、本件出願人は、これより先にボリユー
ム・シエアの改善方法を提案した。
ム・シエアの改善方法を提案した。
この方法は、第3図に示すように、デバイス解
放BTFの報告を受けた後の入出力要求SIOの再起
動を、スーパーバイザ・プログラムによることな
く、チヤネルと入出力制御装置間を結合する方法
であ。すなわち、ソフトウエアを介することな
く、ハードウエアによつて結合することにより、
ta≫tbにして、一方の処理装置側の入出力要求
SIOの沈み込みを防止している。
放BTFの報告を受けた後の入出力要求SIOの再起
動を、スーパーバイザ・プログラムによることな
く、チヤネルと入出力制御装置間を結合する方法
であ。すなわち、ソフトウエアを介することな
く、ハードウエアによつて結合することにより、
ta≫tbにして、一方の処理装置側の入出力要求
SIOの沈み込みを防止している。
すなわち、第3図aに示すように、頻繁に入出
力要求SIOを発行するCPU1がボリユーム7と入
出力動作を行い、終了した時点でCPU1に終了
割込みTIが返されるので、CPU1はスーパーバ
イザ・プログラムにより次のデバイス・キユーを
取り出して入出力要求SIOを発行する。これに対
して、CPU2側では、第3図bに示すように、
最初入出力要求SIOが発行されたとき、デバイ
ス・ビジーBSYとなるがプログラムには受付けら
れたと報告し、チヤネル21でデバイス解放
BTFの報告を待つ。報告が返されると、前回失
敗した入出力要求SIOがハードウエアで再起動さ
れるため、チヤネル21と入出力制御装置5間で
高速に結合されCHC,CPU1からの入出力要求
SIOより早く起動される。同じようにして、次に
デバイスが解放されると、CPU1側がハードウ
エアによりチヤネル11と入出力制御装置5を直
接結合するので、CPU2側からの入出力要求SIO
は、チヤネル11で待合せとなる。
力要求SIOを発行するCPU1がボリユーム7と入
出力動作を行い、終了した時点でCPU1に終了
割込みTIが返されるので、CPU1はスーパーバ
イザ・プログラムにより次のデバイス・キユーを
取り出して入出力要求SIOを発行する。これに対
して、CPU2側では、第3図bに示すように、
最初入出力要求SIOが発行されたとき、デバイ
ス・ビジーBSYとなるがプログラムには受付けら
れたと報告し、チヤネル21でデバイス解放
BTFの報告を待つ。報告が返されると、前回失
敗した入出力要求SIOがハードウエアで再起動さ
れるため、チヤネル21と入出力制御装置5間で
高速に結合されCHC,CPU1からの入出力要求
SIOより早く起動される。同じようにして、次に
デバイスが解放されると、CPU1側がハードウ
エアによりチヤネル11と入出力制御装置5を直
接結合するので、CPU2側からの入出力要求SIO
は、チヤネル11で待合せとなる。
その結果として、第3図cに示すように、ボリ
ユーム7との入出力動作I/OAを、CPU1,
CPU2が交互に行うことになつて、一方のCPU
からの入出力要求SIOの沈み込みは生じない。
ユーム7との入出力動作I/OAを、CPU1,
CPU2が交互に行うことになつて、一方のCPU
からの入出力要求SIOの沈み込みは生じない。
しかし、この方式では、2台のCPUがボリユ
ーム7をシエアしている場合にはよいが、3台以
上のCPUでボリユーム7をシエアするときには
やはり沈み込みが生ずる。
ーム7をシエアしている場合にはよいが、3台以
上のCPUでボリユーム7をシエアするときには
やはり沈み込みが生ずる。
第4図は、3台のCPU1〜3で1台のボリユ
ーム7をシエアする場合の動作タイム・チヤート
である。
ーム7をシエアする場合の動作タイム・チヤート
である。
この場合には、CPU1,2,3と入出力制御
装置5間の各ケーブル長、CPU1,2,3の各
処理速度、あるいは入出力制御装置5のチヤネル
番号等の物理的な違いにより特定の1台のCPU
の入出力要求に沈み込みが生ずる。
装置5間の各ケーブル長、CPU1,2,3の各
処理速度、あるいは入出力制御装置5のチヤネル
番号等の物理的な違いにより特定の1台のCPU
の入出力要求に沈み込みが生ずる。
第4図において、いま2台のCPU1,CPU2
からの入出力要求SIOの頻度が高い場合、先ず
CPU1がボリユーム7と入出力動作を行つた
後、終了割込みTIが返送され、CPU2とCPU3
に同時にデバイス解放BTFの報告が行われる
が、CPU2とCPU3では入出力要求SIOの再起動
がいずれもハードウエア的に行われるため、前述
のような物理的な違いにより一方のCPUの入出
力要求SIOが必ず成功することになる。CPU3の
方がCPU1またはCPU2に比べて物理的に有利
な場合には、ボリユーム7の使用要求受付けのバ
ランスをとることができるが、CPU1,CPU2
に比べてCPU3が物理的に不利な場合には、第
4図cに示すように、CPU3の入出力要求SIOは
常にチヤネルで待合せとなるので、処理の沈み込
みが発生し、その結果、第4図dに示すように、
CPU1とCPU2が交互にボリユーム7の使用要
求を受付けられることになる。
からの入出力要求SIOの頻度が高い場合、先ず
CPU1がボリユーム7と入出力動作を行つた
後、終了割込みTIが返送され、CPU2とCPU3
に同時にデバイス解放BTFの報告が行われる
が、CPU2とCPU3では入出力要求SIOの再起動
がいずれもハードウエア的に行われるため、前述
のような物理的な違いにより一方のCPUの入出
力要求SIOが必ず成功することになる。CPU3の
方がCPU1またはCPU2に比べて物理的に有利
な場合には、ボリユーム7の使用要求受付けのバ
ランスをとることができるが、CPU1,CPU2
に比べてCPU3が物理的に不利な場合には、第
4図cに示すように、CPU3の入出力要求SIOは
常にチヤネルで待合せとなるので、処理の沈み込
みが発生し、その結果、第4図dに示すように、
CPU1とCPU2が交互にボリユーム7の使用要
求を受付けられることになる。
このように、第3図に示す方法では、2台の
CPUの間はボリユーム7の使用要求受付のバラ
ンスをとることができるが、3台目以降のCPU
については、チヤネルと入出力制御装置間での物
理的な動作速度の違いにより、デバイス解放
BTFの報告を受けて入出力要求SIOを再発行して
も、常に少差で遅れをとるため、処理の沈み込み
が発生してしまう。
CPUの間はボリユーム7の使用要求受付のバラ
ンスをとることができるが、3台目以降のCPU
については、チヤネルと入出力制御装置間での物
理的な動作速度の違いにより、デバイス解放
BTFの報告を受けて入出力要求SIOを再発行して
も、常に少差で遅れをとるため、処理の沈み込み
が発生してしまう。
本発明の目的は、このような従来の欠点を除去
し、3台以上のCPUから1台の共用ボリユーム
をシエアする場合に、各CPUからのボリユーム
使用要求受付けの平均化を図り、システム内のあ
るCPUの処理の沈み込みによつて発生するシス
テム上の異常状態を防止できるボリユーム・シエ
ア方式を提供することにある。
し、3台以上のCPUから1台の共用ボリユーム
をシエアする場合に、各CPUからのボリユーム
使用要求受付けの平均化を図り、システム内のあ
るCPUの処理の沈み込みによつて発生するシス
テム上の異常状態を防止できるボリユーム・シエ
ア方式を提供することにある。
本発明のボリユーム・シエア方式は、1台以上
のCPUに対して、最初のボリユーム使用要求が
受付けられてから、各処理装置に備えられた第1
のタイマによりあらかじめ設定された第1の時間
Tの経過後、ボリユーム使用要求の発行を、各処
理装置に備えられた第2のタイマによりあらかじ
め設定された第2の時間tだけ抑止する手段を設
けることにより、他のCPUに共用ボリユームを
使用する機合を与え、複数CPU間のボリユーム
使用要求受付けを平均化することを特徴としてい
る。
のCPUに対して、最初のボリユーム使用要求が
受付けられてから、各処理装置に備えられた第1
のタイマによりあらかじめ設定された第1の時間
Tの経過後、ボリユーム使用要求の発行を、各処
理装置に備えられた第2のタイマによりあらかじ
め設定された第2の時間tだけ抑止する手段を設
けることにより、他のCPUに共用ボリユームを
使用する機合を与え、複数CPU間のボリユーム
使用要求受付けを平均化することを特徴としてい
る。
以下、本発明の実施例を、図面により説明す
る。
る。
第5図は、本発明のボリユーム・シエア方式を
示すブロツク図である。
示すブロツク図である。
第5図では、3台のCPU1′,2′,3′から1
台の共用ボリユーム7をシエアする場合を示して
いる。
台の共用ボリユーム7をシエアする場合を示して
いる。
本発明では、CPU1′,2′,3′のうちの1台
以上に、ボリユーム・シエア回路17を設置す
る。ボリユーム・シエア回路17は、CPU1′内
の主記憶MSに格納されたプログラム入出力待ち
キユー16からボリユーム使用要求SIOが発行さ
れたとき、時間によつてこれを受付けたり、抑止
したりする。すなわち、ボリユーム使用要求発行
を受付ける時間Tを計数するタイマと、ボリユー
ム使用要求発行を抑止する時間tを計数するタイ
マが交互に動作しており、前者のタイマが動作中
に発行されたボリユーム使用要求SIOは受付けら
れ、後者のタイマが動作中に発行されたボリユー
ム使用要求SIOは抑止される。各タイマの時間
T,tは、各CPU1′,2′,3′ごとに任意に指
定され、CPUで扱うタスクの重要性を考慮して
設定されることにより、負荷のバランスがとられ
る。
以上に、ボリユーム・シエア回路17を設置す
る。ボリユーム・シエア回路17は、CPU1′内
の主記憶MSに格納されたプログラム入出力待ち
キユー16からボリユーム使用要求SIOが発行さ
れたとき、時間によつてこれを受付けたり、抑止
したりする。すなわち、ボリユーム使用要求発行
を受付ける時間Tを計数するタイマと、ボリユー
ム使用要求発行を抑止する時間tを計数するタイ
マが交互に動作しており、前者のタイマが動作中
に発行されたボリユーム使用要求SIOは受付けら
れ、後者のタイマが動作中に発行されたボリユー
ム使用要求SIOは抑止される。各タイマの時間
T,tは、各CPU1′,2′,3′ごとに任意に指
定され、CPUで扱うタスクの重要性を考慮して
設定されることにより、負荷のバランスがとられ
る。
CPU1′,2′,3′と入出力制御装置4,5間
の各ケーブル長、CPU1′,2′,3′の各処理速
度、および入出力制御装置4,5のチヤネル番号
等には、それぞれ物理的な差異があり、いま入出
力制御装置4,5がCPU1′,2′,3′に対して
同時にデバイス解放BTFの割込みを返送した場
合に、物理的にCPU1′,CPU2′,CPU3′の順
序で割込みが受付けられたとする。そして、
CPU1′,CPU2′は、ともにボリユーム7への
入出力要求の頻度が高い状態を想定する。このよ
うな場合には、CPU1′のみに、あるいはCPU
1′とCPU2′のみに、ボリユーム・シエア回路
17を設けるか、あるいはCPU1′,2′,3′と
もにボリユーム・シエア回路17を設けるが、入
出力要求SIOを受付ける時間TをCPU3′が最も
長くなるようにするとともに、入出力要求SIOを
抑止する時間tをCPU3′が最も短くなるように
設定すればよい。
の各ケーブル長、CPU1′,2′,3′の各処理速
度、および入出力制御装置4,5のチヤネル番号
等には、それぞれ物理的な差異があり、いま入出
力制御装置4,5がCPU1′,2′,3′に対して
同時にデバイス解放BTFの割込みを返送した場
合に、物理的にCPU1′,CPU2′,CPU3′の順
序で割込みが受付けられたとする。そして、
CPU1′,CPU2′は、ともにボリユーム7への
入出力要求の頻度が高い状態を想定する。このよ
うな場合には、CPU1′のみに、あるいはCPU
1′とCPU2′のみに、ボリユーム・シエア回路
17を設けるか、あるいはCPU1′,2′,3′と
もにボリユーム・シエア回路17を設けるが、入
出力要求SIOを受付ける時間TをCPU3′が最も
長くなるようにするとともに、入出力要求SIOを
抑止する時間tをCPU3′が最も短くなるように
設定すればよい。
第6図は、第5図のボリユーム・シエア回路の
構成図である。
構成図である。
入出力要求STOに対してCC=O(コンデイシ
ヨン・コードが“0”)の信号、つまり入出力要
求STOが受付けられたことの報告が入力する
と、入出力要求STOの発行可能時間Tをカウン
トするタイマ8を動作する。タイマ8の動作中に
スーパーバイザ・プログラムから入出力命令
PG・SIOが発行されると、アンド・ゲート14
が開いて通常時の入出力要求SIO(A)が送出され
る。
ヨン・コードが“0”)の信号、つまり入出力要
求STOが受付けられたことの報告が入力する
と、入出力要求STOの発行可能時間Tをカウン
トするタイマ8を動作する。タイマ8の動作中に
スーパーバイザ・プログラムから入出力命令
PG・SIOが発行されると、アンド・ゲート14
が開いて通常時の入出力要求SIO(A)が送出され
る。
タイマ8がタイム・アウトになると、タイム・
アウト割込みのためにフリツプ・フロツプ10を
セツトすると同時に、入出力要求STOを抑止す
る時間tをカウントするタイマ9を動作する。
アウト割込みのためにフリツプ・フロツプ10を
セツトすると同時に、入出力要求STOを抑止す
る時間tをカウントするタイマ9を動作する。
このタイマ9の動作中に、プログラムからの入
出力命令PG・SIGが発行されると、アンド・ゲ
ート15が開いて入出力要求待合せフリツプ・フ
ロツプ12をセツトする。このフリツプ・フロツ
プ12がリセツトされない限り、入出力要求SIO
は抑止され続ける。
出力命令PG・SIGが発行されると、アンド・ゲ
ート15が開いて入出力要求待合せフリツプ・フ
ロツプ12をセツトする。このフリツプ・フロツ
プ12がリセツトされない限り、入出力要求SIO
は抑止され続ける。
タイマ9がタイム・アウトになると、タイム・
アウト割込み信号の立上りでフリツプ・フロツプ
10をリセツトすると同時に、同じく立上りでタ
イミング・フリツプ・フロツプ13にタイミング
入力を与えた後、立下りで待合せフリツプ・フロ
ツプ12をリセツトする。これにより、タイミン
グ・フリツプ・フロツプ13では、D入力“1”
のために待合せ中の入出力要求SIOがあることを
確認し、タイミング入力に同期して抑止後の入出
力要求SIO(B)を出力する。また、フリツプ・フロ
ツプ10がリセツトされることによりアンド・ゲ
ート14が付勢されるため、プログラムから入出
力命令PG・SIOが発行されると直ちに入出力要
求SIO(A)を出力する。
アウト割込み信号の立上りでフリツプ・フロツプ
10をリセツトすると同時に、同じく立上りでタ
イミング・フリツプ・フロツプ13にタイミング
入力を与えた後、立下りで待合せフリツプ・フロ
ツプ12をリセツトする。これにより、タイミン
グ・フリツプ・フロツプ13では、D入力“1”
のために待合せ中の入出力要求SIOがあることを
確認し、タイミング入力に同期して抑止後の入出
力要求SIO(B)を出力する。また、フリツプ・フロ
ツプ10がリセツトされることによりアンド・ゲ
ート14が付勢されるため、プログラムから入出
力命令PG・SIOが発行されると直ちに入出力要
求SIO(A)を出力する。
第7図は、第5図の動作タイム・チヤートであ
つて、前述のようにCPU1′,2′,3′の順序で
デバイス解放BTFの割込みが受付けられ、かつ
CPU1′,2′,3′ともにボリユーム・シエア回
路17を内蔵する場合を示している。
つて、前述のようにCPU1′,2′,3′の順序で
デバイス解放BTFの割込みが受付けられ、かつ
CPU1′,2′,3′ともにボリユーム・シエア回
路17を内蔵する場合を示している。
先ず、第7図aに示すように、入出力要求の頻
度の高いCPU1′がボリユーム7を使用している
間に、第7図b,cに示すCPU2′,CPU3′か
らそれぞれ入出力要求SIOが発行されると、いず
れもデバイス・ビジーBSYになるが、第3図、第
4図と同じように、プログラムには入出力要求
SIOが受付けられたと報告し、チヤネル21,3
1でデバイス解放BTFを待合せる。
度の高いCPU1′がボリユーム7を使用している
間に、第7図b,cに示すCPU2′,CPU3′か
らそれぞれ入出力要求SIOが発行されると、いず
れもデバイス・ビジーBSYになるが、第3図、第
4図と同じように、プログラムには入出力要求
SIOが受付けられたと報告し、チヤネル21,3
1でデバイス解放BTFを待合せる。
入出力要求SIOが受付けられたという応答を受
けると(SIOに対するCC=O)、各々のボリユー
ム・シエア回路17のタイマ8が起動して、
CPU1′はT1,CPU2′はT2,CPU3′はT3の入
出力要求発行可能時間の時間監視を開始する。
けると(SIOに対するCC=O)、各々のボリユー
ム・シエア回路17のタイマ8が起動して、
CPU1′はT1,CPU2′はT2,CPU3′はT3の入
出力要求発行可能時間の時間監視を開始する。
次に、CPU1′からの入出力要求処理が終了す
ると、CPU1′に終了割込みTIが返送された後、
CPU2′,CPU3′にデバイス解放BTFの割込み
が返送されるが、物理的な前提条件によりCPU
2′に早く割込みが届くため、CPU2′からの入
出力要求SIOが最初に受付けられる。一方、終了
割込みTIを受けたCPU1′が次の入出力要求SIO
を取出して、ボリユーム7に発行したときには、
すでにCPU2′がボリユーム7を使用しているの
で、デバイス・ビジーBSYとなり、チヤネルでデ
バイス解放BTFを待つ。
ると、CPU1′に終了割込みTIが返送された後、
CPU2′,CPU3′にデバイス解放BTFの割込み
が返送されるが、物理的な前提条件によりCPU
2′に早く割込みが届くため、CPU2′からの入
出力要求SIOが最初に受付けられる。一方、終了
割込みTIを受けたCPU1′が次の入出力要求SIO
を取出して、ボリユーム7に発行したときには、
すでにCPU2′がボリユーム7を使用しているの
で、デバイス・ビジーBSYとなり、チヤネルでデ
バイス解放BTFを待つ。
CPU2′からの入出力要求処理が終了すると、
CPU2′に終了割込みTIが返された後、CPU
1′,CPU3′にデバイス解放BTFの割込みが返
されるが、物理的な前提条件によりCPU1′に早
く割込みが届くため、CPU1′からの入出力要求
SIOが最初に受付けられる。
CPU2′に終了割込みTIが返された後、CPU
1′,CPU3′にデバイス解放BTFの割込みが返
されるが、物理的な前提条件によりCPU1′に早
く割込みが届くため、CPU1′からの入出力要求
SIOが最初に受付けられる。
このようにして、T1の時間中は以上の動作を
繰返す。
繰返す。
T1の時間が経過すると、CPU1′ではボリユー
ム・シエア回路17が働き、T1時間終了時点か
らt1の時間が経過するまで入出力要求の抑止状態
が続く。
ム・シエア回路17が働き、T1時間終了時点か
らt1の時間が経過するまで入出力要求の抑止状態
が続く。
t1の時間中は、CPU2′からの入出力要求処理
が終了すると、CPU2′に終了割込みTIを返送し
た後、CPU3′にデバイス解放BTFの割込みを返
送する。CPU2′からの次の入出力要求SIOより
も、CPU3′のチヤネルからの入出力要求SIOの
方が早く発行されるため、CPU3′がボリユーム
7を使用する。
が終了すると、CPU2′に終了割込みTIを返送し
た後、CPU3′にデバイス解放BTFの割込みを返
送する。CPU2′からの次の入出力要求SIOより
も、CPU3′のチヤネルからの入出力要求SIOの
方が早く発行されるため、CPU3′がボリユーム
7を使用する。
CPU1′は、t1時間経過後、抑止していた入出
力要求SIOをボリユーム・シエア回路17から発
行するが、すでにCPU3′からの入出力要求SIO
が受付けられているので、チヤネル11で待合せ
る。
力要求SIOをボリユーム・シエア回路17から発
行するが、すでにCPU3′からの入出力要求SIO
が受付けられているので、チヤネル11で待合せ
る。
また、CPU3′の入出力動作中に、CPU2′で
はT2の時間が経過するので、ボリユーム・シエ
ア回路17が働いてt2の時間だけ入出力要求の抑
止を行う。
はT2の時間が経過するので、ボリユーム・シエ
ア回路17が働いてt2の時間だけ入出力要求の抑
止を行う。
CPU2′のt2の時間中に、CPU3′の入出力動作
が終了し、終了割込みTIが返送された後、CPU
1′にデバイス解放BTFの割込みが返送される。
CPU1′のチヤネル11からの入出力要求SIOの
方が早く発行されるので、CPU1′がボリユーム
7と入出力動作を行うことになる。
が終了し、終了割込みTIが返送された後、CPU
1′にデバイス解放BTFの割込みが返送される。
CPU1′のチヤネル11からの入出力要求SIOの
方が早く発行されるので、CPU1′がボリユーム
7と入出力動作を行うことになる。
CPU3′も、T3の時間後に入出力要求の抑止状
態となり、t3の時間後に抑止状態を解除する。
態となり、t3の時間後に抑止状態を解除する。
第7図dに示すように、結局、T1の時間中に
は、CPU1′とCPU2′とが交互にボリユーム
I/OAと入出力動作を行うが、t1の時間になつ
てCPU3′の入出力要求SIOも受付けられること
になり、特定CPUの処理の沈み込みはなくな
る。
は、CPU1′とCPU2′とが交互にボリユーム
I/OAと入出力動作を行うが、t1の時間になつ
てCPU3′の入出力要求SIOも受付けられること
になり、特定CPUの処理の沈み込みはなくな
る。
第8図は、本発明の入出力要求発行可能時間T
と発行抑止時間tの説明図である。
と発行抑止時間tの説明図である。
本発明においては、第8図aに示すように、複
数台のCPUのうちの一部のCPUにボリユーム・
シエア回路17を設けて、入出力要求発行可能時
間T1と発行抑止時間t1を設定するか、第8図bに
示すように、複数台のCPU全部にボリユーム・
シエア回路17を設けて、それぞれ入出力要求発
行抑止時間t1,t2,t3を設定することにより、す
べてのCPUに対して共用ボリユームを使用する
機会を与えるものである。
数台のCPUのうちの一部のCPUにボリユーム・
シエア回路17を設けて、入出力要求発行可能時
間T1と発行抑止時間t1を設定するか、第8図bに
示すように、複数台のCPU全部にボリユーム・
シエア回路17を設けて、それぞれ入出力要求発
行抑止時間t1,t2,t3を設定することにより、す
べてのCPUに対して共用ボリユームを使用する
機会を与えるものである。
その場合に、抑止時間tをあまり長く設定すれ
ば、その時間中に他のCPUから入出力要求がな
いときには、システムの効率の低下を招く。一
方、抑止時間tをあまり短く設定すれば、その時
間中にデバイスが解放される機会が少くなり、本
発明の効果は低下する。したがつて、物理的な差
やタスクの重要度によつて、適切な抑止時間tを
設定することが必要となる。
ば、その時間中に他のCPUから入出力要求がな
いときには、システムの効率の低下を招く。一
方、抑止時間tをあまり短く設定すれば、その時
間中にデバイスが解放される機会が少くなり、本
発明の効果は低下する。したがつて、物理的な差
やタスクの重要度によつて、適切な抑止時間tを
設定することが必要となる。
また、発行可能時間Tと発行抑止時間tの比を
可変にできるようにして、ボリユーム使用状態監
視回路の制御により各タイマの時間を変化させる
こともできる。
可変にできるようにして、ボリユーム使用状態監
視回路の制御により各タイマの時間を変化させる
こともできる。
なお、実施例では、磁気デイスク駆動装置に対
するボリユーム・シエアについて説明したが、そ
の他、磁気ドラム装置、磁気テープ装置、マス・
ストレージ・システムMSS等の各種外部記憶装
置の複数処理装置間におけるボリユーム・シエア
時の使用要求受付の平均化を図る場合にきわめて
有効である。
するボリユーム・シエアについて説明したが、そ
の他、磁気ドラム装置、磁気テープ装置、マス・
ストレージ・システムMSS等の各種外部記憶装
置の複数処理装置間におけるボリユーム・シエア
時の使用要求受付の平均化を図る場合にきわめて
有効である。
また、ここで述べたボリユームは、物理的に1
台の装置の場合は勿論のこと、1台の装置に複数
の論理的なボリユームが定義できるような装置で
よく、各論理ボリユーム単位のボリユーム・シエ
アに適用することができる。
台の装置の場合は勿論のこと、1台の装置に複数
の論理的なボリユームが定義できるような装置で
よく、各論理ボリユーム単位のボリユーム・シエ
アに適用することができる。
以上説明したように、本発明によれば、1台以
上のCPUに対して入出力要求発行可能時間と発
行抑止時間を設定するので、複数台のCPUから
1台の共用ボリユームを独立してシエアする場合
に、各CPUからのボリユーム使用要求受付けを
ほぼ平均化することができ、特定CPUの処理の
沈み込みによるシステム上の異常状態の発生を防
止することができる。
上のCPUに対して入出力要求発行可能時間と発
行抑止時間を設定するので、複数台のCPUから
1台の共用ボリユームを独立してシエアする場合
に、各CPUからのボリユーム使用要求受付けを
ほぼ平均化することができ、特定CPUの処理の
沈み込みによるシステム上の異常状態の発生を防
止することができる。
第1図は従来のボリユーム・シエア方式を示す
ブロツク図、第2図は第1図の動作タイム・チヤ
ート、第3図および第4図はそれぞれ第2図を改
善するためのボリユーム・シエア方式の動作タイ
ム・チヤート、第5図は本発明の実施例を示すボ
リユーム・シエア方式のブロツク図、第6図は第
5図のボリユーム・シエア回路の構成図、第7図
は第5図の動作タイム・チヤート、第8図は本発
明の入出力要求発行可能時間と発行抑止時間の説
明図である。 1,2,1′,2′,3′:中央処理装置、1
1,21,31:チヤネル、4,5:入出力制御
装置、41,51:チヤネル・スイツチ、6:ス
トリング・スイツチ、7:ボリユーム、71,7
2,73:フアイル、8,9:タイマ、10:フ
リツプ・フロツプ、12:入出力要求待合せフリ
ツプ・フロツプ、13:タイミング・フリツプ・
フロツプ、SIO(A):通常時入出力要求、SIO(B):
抑止後の入出力要求、PG・SIO:プログラムか
らの入出力要求。
ブロツク図、第2図は第1図の動作タイム・チヤ
ート、第3図および第4図はそれぞれ第2図を改
善するためのボリユーム・シエア方式の動作タイ
ム・チヤート、第5図は本発明の実施例を示すボ
リユーム・シエア方式のブロツク図、第6図は第
5図のボリユーム・シエア回路の構成図、第7図
は第5図の動作タイム・チヤート、第8図は本発
明の入出力要求発行可能時間と発行抑止時間の説
明図である。 1,2,1′,2′,3′:中央処理装置、1
1,21,31:チヤネル、4,5:入出力制御
装置、41,51:チヤネル・スイツチ、6:ス
トリング・スイツチ、7:ボリユーム、71,7
2,73:フアイル、8,9:タイマ、10:フ
リツプ・フロツプ、12:入出力要求待合せフリ
ツプ・フロツプ、13:タイミング・フリツプ・
フロツプ、SIO(A):通常時入出力要求、SIO(B):
抑止後の入出力要求、PG・SIO:プログラムか
らの入出力要求。
Claims (1)
- 1 複数台の処理装置から1台の共用ボリユーム
をそれぞれ独立して使用する処理システムにおい
て、1台以上の処理装置に対して、最初のボリユ
ーム使用要求が受付けられてから、各処理装置に
備えられた第1のタイマによりあらかじめ設定さ
れた第1の時間の経過後、ボリユーム使用要求の
発行を、各処理装置に備えられた第2のタイマに
よりあらかじめ設定された第2の時間だけ抑止す
る手段を設け、抑止された第2の時間中は他の処
理装置からの共用ボリユーム使用要求が受付けら
れるようにすることを特徴とするボリユーム・シ
エア方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3000580A JPS56127260A (en) | 1980-03-10 | 1980-03-10 | Volume sharing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3000580A JPS56127260A (en) | 1980-03-10 | 1980-03-10 | Volume sharing system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56127260A JPS56127260A (en) | 1981-10-05 |
JPS6235150B2 true JPS6235150B2 (ja) | 1987-07-30 |
Family
ID=12291768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3000580A Granted JPS56127260A (en) | 1980-03-10 | 1980-03-10 | Volume sharing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56127260A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178517A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | 割込制御回路 |
JPH0721747B2 (ja) * | 1983-03-31 | 1995-03-08 | 富士通株式会社 | 磁気ディスク制御装置におけるスキャン方式 |
JPS61202258A (ja) * | 1985-03-06 | 1986-09-08 | Fujitsu Ltd | チャネル処理装置 |
JPS63113751A (ja) * | 1986-10-31 | 1988-05-18 | Yaskawa Electric Mfg Co Ltd | マルチプロセツサシステム |
JPS63163662A (ja) * | 1986-12-26 | 1988-07-07 | Yaskawa Electric Mfg Co Ltd | マルチcpuシステム |
JP6861591B2 (ja) * | 2017-07-13 | 2021-04-21 | 日立Astemo株式会社 | 車両制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5541039A (en) * | 1978-09-16 | 1980-03-22 | Nippon Telegr & Teleph Corp <Ntt> | Competition arrangement system |
-
1980
- 1980-03-10 JP JP3000580A patent/JPS56127260A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5541039A (en) * | 1978-09-16 | 1980-03-22 | Nippon Telegr & Teleph Corp <Ntt> | Competition arrangement system |
Also Published As
Publication number | Publication date |
---|---|
JPS56127260A (en) | 1981-10-05 |
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