JPS63113751A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は共有するマルチボートメモリを介してプロセッ
サ相互間のデータ授受を行なうマルチプロセッサシステ
ムに関する。

〔従来の技術〕

第３図はこの種のマルチプロセッサシステムの従来例に
ついて、２個のプロセッサｃｐｕ、、　ｃｐｕ２間のデ
ータ交換のための回路構成を示す図である。プロセッサ
ｃｐｕ、　　（不図示）はデータバスＤへＴへ■　とア
ドレスバス八Ｄ！のＩゴ方に、またプロセッサＣＰＵｙ
　　（不図示）はデータバスＤＡＴＡ、とアドレスバス
ＡＤ、の左方に、それぞれ接続されていてマルチボート
メモリ１を共有しており、プロセッサｃｐｕ、は双方向
性パストランシーバ２゜（ｌＩｃ２４５）と該メモリ１
に人力する方向のみの一方向性バスドライバ３．　（ｌ
Ｉｃ２４４）を介して、また、プロセッサｃｐｕ２は同
様の双方向性パストランシーバ２２（ＩＨＩ：２４５）
と一方向性バスドライバ３２（ｌＩｃ２４４）を介して
、それぞれマルチボートメモリ１をアクセスする。メモ
リアクセスのためのコントローラ４は、２個のナンド回
路”ｌ＋５２とＪｋフリップ６　（ｌｌｃ＋０９）と２
個のデコーダ７、、７２（１１（：１３９）を有し、一
方のプロセッサｃｐｕ、またはＣＰＩＩ、がマルチボー
トメモリ１をアクセスするときは、そのチップセレクト
信号Ｃ５１またはＣ５２を“Ｌ゛レベルしてコントロー
ラ４によりパストランシーバ２１　または２２とバスド
ライバ３Ｉ　または３２をイネーブルとし、他方のプロ
セッサｃｐｕ２またはｃｐｕ、のアクセスを一時停止さ
せている。このようにして両プロセッサＣＰＩＪ、、　
ＣＰＵ２間のデータ授受はすべてマルチボートメモリ１
を介して行なわれている（特開昭６０−１２３９５８号
参照）。

（発明が解決しようとする問題点〕 上述した従来のマルチプロセッサシステムにおいては、
これらの回路に８０８６７８８等のマイクロプロセッサ
が用いられた場合、メモリアクセスをしたプロセッサが
アドレス修飾を行なったりするとアイドルステートとな
り、該プロセッサが処理を完了するまで他のプロセッサ
はメモリアクセスが不可能となるので、システム全体の
パフォーマンスが低下するという欠点がある。

〔問題点を解決するための手段〕

本発明のマルチプロセッサシステムは、各プロセッサが
それぞれのチップセレクト信号を発生し前記メモリに入
力させてメモリアクセスを行なうのに必要な時間を設定
され、チップセレクト信号の発生から該設定時間の経過
後にチップセレクト信号による該メモリのアクセスを停
止させるチップセレクト停ｔｈ＋段を、プロセッサ毎に
有している。

（作用） したがって、いまメモリアクセスを行ったプロセッサが
アドレス修飾を行なってアイドルステートを発生したと
しても、アクセスに必要な時間を経過した後はその出力
するチップセレクト信号が解除されるので、以後、他の
プロセッサは自由にメモリをアクセスすることが可能と
なり、システム全体のパフォーマンスが向上できる。

〔実ｈ’ｆｓ例〕

本発明の実施例を図面を参照して説明する。

第１図は本発明のマルチプロセッサシステムの一実施例
のデータ授受のための回路構成を示す図、第２図は本実
施例の動作タイミング図である。

本実施例の構成は、上述した第３図の従来例の回路に各
プロセッサ毎にチップセレクト停止回路ｌＯが付加さ、
れたもので、第１図においてはプロセッサｃｐｕ、のメ
モリアクセス回路に付加されたチップセレクト停止回路
ｌＯが二点鎖線の括弧内に示され、プロセッサ（：ＰＩ
Ｊ２の有する同様のチップセレクト停止回路は省略され
ている。チップセレクト信号Ｃ５１はインバータ１２に
入力され、プリセッタブル同期４ビツトカウンタ１１は
、リセット端％ＲＥＳに電源を、ロード端７’ＬＤにイ
ンバータ１２を介してチップセレクト信号Ｃ５１の反転
信号を、また、イネーブル端ｆＰには一時停止信号ＷＡ
ＩＴ。

をそれぞれ人力し、データ入力端子Ａ、Ｃ，Ｄには“Ｈ
”レベル、データ入力端子Ｂには“し”レベルの入力が
人力され、したが）てデータ入力端ｆＡ、Ｂ、Ｃ，Ｄに
はＤＨが設定されていることになる。出力端７−　Ｑ３
の出力はイネーブル端子Ｔと２人力アンド回路１３の一
入力端子に人力され、アンド回路１３の他の入力端ｒに
はインバータ１２の出力が分岐人力される。アンド回路
１３からはチップセレクト信号Ｃ５１によるメモリアク
セスを解除するチップセレクト停ｓＬ信号ＧＳｓがバス
ドライバ３□のチップセレクト端ｔに入力される。

次に、本実力へ例の動作を第２図を参Ｈ＜＠、　Ｌ、て
説明する。

プロセッサＣＰＵ、がマルチボートメモリ１にｃｐｕ、
により書き込まれたデータを読み出す場合、時刻ｔ０に
おいてアドレスラッチイネーブル信号へＬＥが“°Ｈ′
°レベルとされて、所要のアドレスか出力されラッチさ
れる。時刻ｔ１においてチップセレクト信号Ｃ５，が゛
°Ｌ°゛レベルに反転して、チップセレクト停止回路ｌ
Ｏにおいてインバータ１２を介して反転された“Ｈ”レ
ベル信号がロード端子ＬＤに人力されるためカウンタ１
１は設定値ＤＨからカウントを開始する。そこで、時刻
ｔ２で読み出し１３号ｌＩＯが人力されるべきところ、
アドレス修飾演算のためＴｉ　サイクルのアイドルステ
ートが発生したとすると読み出しは行なわれず処理が長
び〈。したがって、カウンタ１１がＦＭでカウントし、
本来、読み出しを完了する時刻ｔ３を超過して時刻ｔ４
でＯＨに戻ったとき、出力端子ＱＤは“Ｈ”レベルから
“Ｌ”レベルに反転するのでカウンタ１１はカウントを
停止し、かつ、アンド回路１３を介してチップセレクト
停止信号Ｃ５＆を“Ｈ”レベルとする。したがって、マ
ルチポートメモリ１はそのチップセレクト信号Ｃ５を“
Ｈ″レベルされてプロセッサｃｐｕ、からのアクセスが
停止され、他のプロセッサｃｐｕ２からのアクセスが可
能となる。ｃｐｕ、はアドレス修飾を終ったとき、元の
状態に復帰する。なお、チップセレクト停止回路に入力
される一時停止信号ＷＡＩＴ、は、プロセッサｃｐｕ、
がアクセスできず、該信号が出力されているとき、カウ
ンタ１１のカウントを停止するためのものである。

〔発明の効果〕

以上説明したように本発明は、各プロセッサがそれぞれ
のチップセレクト信号を発生し前記メモリに入力させて
メモリアクセスを行なうのに必要な時間を設定され、チ
ップセレクト信号の発生がら該設定時間の経過後にチッ
プセレクト信号の該メモリへの人力を停止させるチップ
セレクト停止手段を、プロセッサ毎に有しており、プロ
セッサがチップセレクト信号でメモリのアクセスを開始
した時点から時間のカウントを開始して、予め設定され
たメモリアクセス所要時間を経過した後は、該プロセッ
サからのアクセス処理が未完了でもそのメモリアクセス
を停止するので、システム全体のパフォーマンスを向ト
させることができる効果がある。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステムの−実＆ｉ
例の有するプロセッサ間データ授受のための回路構成を
示す図、第２図は同実施例の動作タイミングを示す図、
第３図は従来の同様の回路構成例を示す図である。 ■・・・マルチボートメモリ、 ＤＡＴ人、、ＤＡＴＡ２　・・・データへ′ス、＾Ｄ１
．八Ｄ２へ・・アドレスバス、 ２１＋２２・・・パストランシーバ、 ３１．３２・・・バスドライバ、 ４・・・コントローラ、 ５、．５２・・・ナンド回路、 ６・・・Ｊｋフリップフロップ、 ７１＋７．・・・デコーダ、 １０・・・チップセレクト停止回路、 １１・・・カウンタ、 １２・・・インバータ、 １３・・・アンド回路、 Ｃ５５・・・チップセレクト停止信号、Ｔ１　・・・ア
イドルステートサイクル。

Claims (1)

1. 【特許請求の範囲】 共有するマルチボートメモリを介してプロセッサ相互間
   のデータ授受を行なうマルチプロセッサシステムにおい
   て、 各プロセッサがそれぞれのチップセレクト信号を発生し
   前記メモリに入力させてメモリアクセスを行なうのに必
   要な時間を設定され、チップセレクト信号の発生から該
   設定時間の経過後にチップセレクト信号による該メモリ
   のアクセスを停止させるチップセレクト停止手段を、プ
   ロセッサ毎に有することを特徴とするマルチプロセッサ
   システム。