JPS62210564A

JPS62210564A - プロセツサ

Info

Publication number: JPS62210564A
Application number: JP5244886A
Authority: JP
Inventors: Masatsugu Kametani; 亀谷　雅嗣
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-12
Filing date: 1986-03-12
Publication date: 1987-09-16
Anticipated expiration: 2009-07-20
Also published as: JPH0654488B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、シングル・プロセッサまたはマルチ・プロセ
ッサを構成するのに好適なプロセッサに関する。

〔従来の技術〕

従来、マルチ・プロセッサ・システムは、例えば特開昭
５９−２０８６６６号公報に示されるように、１つのＣ
ＰＵとメモリ、他のプロセッサエレメントとマスク・ス
レーブ動作する共通バス・スイッチ等から成る。このよ
うな単一〇ＰＵによるプロセッサ・エレメントで構成さ
れるマルチ・ブロセツ理等システムに要求される処理内
容が高級化してくると、データベースやシステムステー
タスの管理、データベースやセンサ情報に基づく知識処
理系の構成、多重割込み処理、マルチ・ジョブ機能等バ
ック・グラウンド的な処理系サポートが必須となり、リ
アルタイムマルチ・タスキング、マルチ・ジョブをサポ
ートできる高級なオペレーティングシステム上で高級言
語によりそれらの処理を記述し、実行するのが一般的で
ある。

〔発明が解決しようとする問題点〕

上述した従来のマルチ・プロセッサ・システムにおいて
、高速化のメインとなるリアルタイム制御処理もマルチ
・タスキングでサポートされるタスクの１つとして位置
付けられるため、タスク・スイッチ・オーバーヘッドや
並列処理スケジュールの乱れ等からきめ細かな密結合並
列処理を行えないのが現状である。そのため、スーパー
バイザ・システムとしてスーパーミニコン等により知能
処理系を並列処理による制御処理系から分離する方式を
採ることが多いが、並列処理系と知能処理系の通信が疎
になりがちである、各プロセッサのローカルな内部ステ
ータスを管理するのにオペレ、−ティングシステムオー
バーヘッドを要する知能処理の分散化、システム管理の
分散化などの特性が生かされず、実質的な価格性能比の
低下をもたらす、制御処理系の処理性能の拡張に応じて
それに見合った知能処理系の処理性能の拡張及び２系間
の通信スルーブツト向上が図り難い等の問題がある。し
たがって、特に制御処理系の制御ループが高速化した場
合、知能処理系と制御処理系とで比較的大きなデータが
高速に授受される必要があり、ハードウェア構成上上記
の問題が大きなネックとなって価格性能比を著しく低下
させることになる。

本発明の目的は、汎用的な処理に適したマルチ・プロセ
ッサ・システム又は単一プロセッサ・システムの実質的
な処理性能をバランス良く効率的に向上させることが可
能なプロセッサを提供することにある。

〔問題点を解決するための手段〕

本発明の上記の目的は、シングル・プロセッサ又はマル
チ・プロセッサを構成するためのプロセッサにおいて、
そのプロセッサを構成するベース・プロセッサ・エレメ
ント内にそれぞれローカルメモリを有する２つのＣＰＵ
と、それらのフックのＣＰＵからアクセスできるデュア
ル・ポートＲＡＭ　（ＤＰＲ）と、２つのＣＰＵが共に
利用可能な共通バスへいずれか一方のＣＰＵを接続する
共通バス・スイッチ回路とを備えることにより達成され
る。

〔作用〕

本発明のプロセッサはベース・プロセッサ・エレメント
に設けた２つのＣＰＵを１つのプロセッサのごとく動作
させるハードウェア・アーキテクチュアを提供する。ま
た、制御処理系とデータベースやセンサ情報に基づく知
能処理系の高い独立性に注目して、メインＣＰＵのメイ
ン処理系に制御処理系を割り当てて制御演算等を他めベ
ース・プロセッサ・エレメントとの密結合並列処理によ
り実行させ、割込み処理やシステム管理、知識処理等、
バックグラウンド的要素の強い処理を知能処理系として
メインＣＰＵのバックグラウンド処理系及びバックグラ
ウンドＣＰＵに割り当てて、メインＣＰＵの制御処理系
をバックアップする。

それによって、タスク・スイッチ・オーバーヘッドや並
列処理を乱す割込み要因をできるだけ取り除き、独立性
の強い２つの処理系を高効率で並列に運用することがで
きるため、２台のＣＰＵの処理性能を加算して実質的に
ベース・プロセッサ・エレメントの処理性能を２倍に向
上させるとともに、ベース・プロセッサ・エレメントを
複数結合するマルチ・プロセッサ・システムにおいても
、従来の２倍の総合処理性能と、ベース・プロセッサ・
エレメントの増設に対応して制御処理系と知能処理系の
バランスのとれた処理性能拡張とを実現することができ
る。

以下、本発明の実施例を図面を参照して説明する。

第１図は本発明のプロセッサの構成を示すもので、この
図において、マルチ・プロセッサ・システムを構成する
ベース・プロセッサ・エレメント、（ＢＰＥ）１の内部
構成は、２つのＣＰＵ１５゜１６・“（ＣＰＵθとＣＰ
ＵＩ）から成り、この２つのＣＰＵ１５，１６間専用の
通信機構としてデュアルポートＲＡＭ　（ＤＰＲ）１７
と、他のベース・プロセッサ・エレメント（ＢＰＥ）と
の通信を行うためにいずれかのＣＰＵを２つのＣＰＵ間
の共通バスであるＢＰＥローカルバス１２へ接続スるた
めに、共通バス・スイッチ制御回路２２によって矛盾な
くスイッチ制御されるマルチ・プレクス・バスバッファ
２３とからなる共通バス・スイッチ２４を設けてＣＰＵ
１５，１６間、およびベース・プロセッサ・エレメント
（ＢＰＥ）間の通信処理を行う構造を採っている。また
、２つのＣＰＵ１５，１６は、それぞれにローカルメモ
リ１８．２０や０−Ｊルｌ１０１９，２１等を有し、通
常は独立して動作可能になっている。また、ＣＰＵ間の
通信をサポートするデュアル・ボート・ＲＡＭ　（ＤＰ
Ｒ）１７の特徴として、互いのＣＰｔ１１５，１Ｂへの
通信用割込みライン３２゜３３を持っており、それを利
用したオバーヘッドの小さいＣＰＵ１５，１６間間通様
能を挙げることができる。ベース・プロセッサ・エレメ
ント１のローカルバス１２上にはベース・プロセッサ・
エレメントのローカルメモリ６やローカルｌ１０７が接
続される・と共に、他のベース・プロセッサ・エレメン
トとの共通のパスラインを構成し、しかもシステム共有
メモリ９やシステム共有ｌ１０１０が接続されるシステ
ムバス１４に接続するためのシステムバス・スイッチ８
が設けられている。

このシステムバス・スイッチ８はアービテーションライ
ン１３によってシステムバス１４へのアクセスに関する
バス調停処理を行い、矛盾なくシステムバス１４上の共
有資源を利用したり、他のベース・プロセッサ・エレメ
ントとの通信処理を行ってベース・プロセッサ・エレメ
ント間で並列処理を実行できるようになっている。

第５図は、デュアルポートＲＡＭ　（ＤＰＲ）１７のハ
ードウェアブロック図を示すもので、この図においてデ
ュアルポートＲＡＭ　（ＤＰＲ）１７は２つのＣＰＵ１
５，１６間で共有される共有メモリとみなすことができ
、２つのＣＰＵ１５゜１６のデュアルポートＲＡＭ　（
ＤＰＲ）へのアクセスを符号７７〜８０で示す各プロセ
ッサのアクセス要求信号、アクセス許可信号使って調停
するアービタ６０と、アービタ６０からのイネーブル信
号７５，７６に従ってＣＰＵからのバス６４゜６５を内
部バス６６へスイッチするバス・スイッチ６１．６２と
、内部バス６６のアドレス、制御線をデコードしメモリ
・イネーブル信号８１や割込み制御信号７３．７４を発
生するデコーダ６７と、これに加えて各ＣＰＵへの割込
み信号３２゜３３をセット、リセットするためにデコー
ダ６７の発生する割込み制御信号７３．７４によって動
作するフリップ・フロップ６８．６９等から成つている
。特徴的なデュアルポートＲＡＭ　（ＤＰＲ）のＣＰＵ
間通信用割込み機能は、デュアルポートＲＡＭ　（ＤＰ
Ｒ）の特定の番地にＣＰＵθへ割込みを発生するレジス
タとＣＰＵＩへ割込みを発生するレジスタをそれぞれ設
けて、同時にそれらをお互いのＣＰＵへの命令レジスタ
と定義して、命令の授受と割込みの発生とを同時に行う
。ＣＰＵ１がＣＰＵθへ命令を伝達する場合を例にとる
と、まずＣＰＵＩが・ＣＰＵθに実行させたい命令属性
を自身のレジスタ等にセットしてそれをデュアルポート
ＲＡＭ　（ＤＰＲ）上のＣＰＵθへの命令レジスタ（割
込み発生用レジスタ）にストアすると、デコーダ６７が
ＣＰＵθへの命令レジスタがアクセスされたことをデュ
アルポートＲＡＭ　（ＤＰＲ）の内部バス６７を監視し
デコードすることによって知りＣＰＵθへの命令レジス
タ・アクセス信号パルスをアクセス信号７３を使って送
出してフリップ・プロップ６８にて信号７０の値をラッ
チする。なお、初期状態はＲＨ３ＨＴ信号７２によって
ＱがＨＩ、ＱがＬＯにセットされているため、上記の動
作でＱにＬＯ，ＱにＨＩが出力され、Ｌ○アクティブで
あるＣＰＵθへの割込み信号３０がＣＰＵθに対してア
クティブになる。

次に割込みを受付けたＣＰＵθは、自身の割込みサービ
スルーチンの中で、実行すべき命令を得るために再びＣ
ＰＵθへの命令レジスタを参照し。

指示されている命令を設み出すと、同様にしてデコーダ
６７はそのアクセス状況を監視しておりＣＰｔＪθへの
命令レジスタ・アクセス信号パルスをアクセス信号７３
を使いフリップ・フロップ６８に対して出力して、ＨＩ
である一Ｑ７０をラッチしＱにＨＩを出力する。すなわ
ち、ＣＰＵθへの割込み発生ライン３２を非アクティブ
にする。

上述のシーケンスにより一連の割込み発生から受付けに
至る動作とソフトウェア的な命令授受に関する動作を同
時にかつ最小のオーバーヘッドで実行することができる
。

第１図に戻り、ベース・プロセッサ・エレメント（ＢＰ
Ｅ）ｌ内のＣＰＵθ又はＣＰＵＩのバス２８又は２９の
うちいずれか一つを選択し、ＣＰＵθとＣＰＵＩの共有
バスとみなせるＢＰＥローカルバス１２として出力する
ためのバス切換制御（バス・スイッチ）を行う共通バス
・スイッチ２４は、前述したように共有バス゛・スイッ
チ制御回路２２とそれによって制御されるマルチ・プレ
クス・バスバッファ２３とから構成される。そのバス・
スイッチ制御は、ＣＰＵθをマスタ、ＣＰＵＩをスレー
ブとした場合に簡単には第４図に示すＮＯＲ回路８３．
ＮＡＮＤ回路８４を備える共有バス・スイッチ・ロジッ
クにより行わ九る。

その特徴的なバス・スイッチ制御シーケンスを第２図の
タイム・チャートとともに説明する。まず２つのＣＰＵ
のローカルバス２８，２９の獲得権は、常にそれぞれの
ＣＰＵ側にあり他のバス上のデバイスから侵害を受ける
ことはない（■。

■）。ＣＰＵθの共有バス（ＢＰＥローカルバス１２）
アクセス要求は■に示すように常にアクティブになって
おり、ＣＰＵＩの共有バスアクセス要求は■に示す常に
必要に応じてアクティブになる６すなわち、ＣＰＵ１が
共有バスを獲得している時、以外は、常にＣＰＵｅ側が
共有バスを獲得としている。第２図に示す例では■ａで
ＣＰＵＩが共有バスアクセス要求８７を出力し、それを
受けてＣＰＵθがその時点で実行している命令処理を終
え共有バス権を放棄できる状態になったら直ちに＠ａで
ホールド・アクノリツヂ８２を出力して、ＣＢでＣＰＵ
θ共有パス・アクセス許可信号８５（ゲート８３でドラ
イブされる）を非アクティブにするとともに■ａに示す
様に共有バスを放棄する。また、＠ａでＣＰＵθ自身は
ホールド状態にはいり、同時に■ａでＣＰＵＩの共有バ
ス・アクセス許可信号８６（ゲート８４によってドライ
ブされる）がアクティブになって■ａに示すようにバス
・スイッチ・バッファ２３のＣＰＵＩ側が選択され、Ｃ
ＰＵＩに共有バスの使用権が移る。ＣＰＵＩが共有バス
の使用を終えて共有バスを放棄しても良い時刻になった
ら、ＣＰＵＩ共有バス・アクセス要求８７をＯｂに示す
ように非アクティブにする。すると直チにＯｂでＣＰＵ
θ共有バス・アクセス許可信号８５がアクティブになっ
てバス・スイッチ・バッファ２３のＣＰＵｏ側が選択さ
れ、ＣＰＵθに共有バスの使用権が移った後、ＯｂでＣ
ＰＵθのホールド・アクノリツヂが解除され、ＯｂでＣ
ＰＵθはホールド状態から実動状態へ移行する。Ｏ及び
ＯはＣＰＵθ及びＣＰＵＩそれぞれの実動状態を示して
いる。上述したようなマスタ（ＣＰＵθ）、スレーブ（
ｃｐＵｌ）動作を行うため、ＣＰＵθはＣＰＵＩに共有
バスの使用権が移っている間（■ａ　−（ｉ）　ｂ　）
と、バススイッチを行いかつバスの電気的、タイミング
的特性を矛盾なく調整するわずかの間（Ｏｂ−Ｏｂ）と
の合、計時間ホールド状態となり実動しない、すなわち
、実動権から言えば、ＣＰＵ１の方がマスタ的に動作す
ることになる。ホールド時間が長くなりすぎてＣＰＵθ
の動作がさまたげられないように、１データ転送ごとに
共有バスの使用権をＣＰＵθへ移すモードを設けている
。しかし、後述するように、ＣＰＵθをメインＣＰＵと
して。

ＣＰＵＩを知能処理等を行うバック・グラウンドＣＰＵ
としてＣＰＵθを支援する形で使用し、かつマルチ・プ
ロセッサ構成を採った場合にベース・プロセッサ・エレ
メント（ＢＰＥ）単位で機能分散構造の分散知識ベース
形態を採用することによって多くの必要データは自身の
近くから入手可能となり、大半のデータ通信はデュアル
ポートＲＡＭ（ＤＰＲ）を利用して行うことができる。

そのため、ベース・プロセッサ・エレメント（ＢＰＥ）
間で知識情報の交信を行う率は、ＣＰＵθが密結合並列
処理のため他のベース・プロセッサ・エレメント（ＢＰ
Ｅ）と情報の交信を行う率に比べて十分小さく、本発明
によるＣＰＵθの処理能力損失はごくわずかであるとみ
なすことができる。また、ＣＰＵθのバック・アップや
システム管理を行うものとしてＣＰＵＩの役割を固定し
た場合は、ＣＰＵθの動作制御権をＣＰＵＩに持たせる
方が管理面等で有効であり、本発明の共有バス制御は。

上述したようなローカル分散処理に適したものであると
言える。

次に上述した本発明のプロセッサの一般動作を第２図に
より詳述する。

第３図はＣＰＵθがメインの制御演算を行い。

ＣＰＵＩが知識ベース（分散型）やセンサ情報等に基づ
く知能処理やシステム管理を行いＣＰＵθをバックグラ
ウンドでバックアップするものとし、ローカル分散処理
を行うと仮定している。また、マルチ・プロセラ、す構
成を採っている場合は、各ベース・プロセッサ・エレメ
ント（ＢＰＥ）は他のベース・プロセッサ・エレメント
（ＢＰＥ）とともにメインでは密結合並列処理、バック
グラウンドでは疎結合並列処理を行うものと仮定してい
る。３５は時間軸に沿ったＣＰＵ１の処理の流れを示し
ており、３６，３７．３８は同様にＣＰＵθの処理の流
れを示している。共有資源としては、ベース・プロセッ
サ・エレメント（ＢＰＥ）内のＣＰＵθ、ＣＰＵ１間の
ローカルな共有メモリであるデュアルポートＲＡＭ　（
ＤＰＲ）と、マルチ・プロセッサ構成の場合すべてのベ
ース・プロセッサ・エレメント（ＢＰＥ）からアクセス
可能なシステムバス１４上のシステム共有資源とがある
。

４７．４８，５４，５９がＣＰＵθとＤＰＲとの通信を
示し、４６，５３，５６．５８がＣＰＵＩとＤＰＲとの
通信を示している。同様に、５７がＣＰＵθとシステム
共有資源、５１がＣＰＵＩとシステム共有資源との通信
を示しており、システム共有資源側から観測すればいず
れも、ベース・プロセッサ・エレメント（ＢＰＥ）から
のアクセスとみなされる。また、５０がデュアルポート
ＲＡＭ　（ＤＰＲ）上の割込み機能を利用したＣＰＵθ
への割込みを示し、５５が同様にＣＰＵＩへの割込みを
示している。４９はＣＰＵＩからＣＰＵθへ共有バス・
アクセス要求信号と、それに対応するＣＰＵθからの共
有バス・アクセス許可信号とのハンドシェークの状況を
示しており、５２は一旦ＣＰＵＩによって獲得された共
有バスが放棄されその使用権が再びＣＰＵθへ移る様子
を示している。８８．８９は他のＢＰＥからのシステム
共有資源へのアクセスを示している。９０．９１は知識
の一部分としてＣＰＵＩの処理中に外界情報であるロー
カルなセンサ情報が取り込まれている様子を示しており
、同様に、９２．９３は他のＢＰＥにも共有されている
共有センサ情報がＣＰＵθ、ＣＰＵＩに取り込まれてい
る様子を示している。ＣＰＵθ及びＣＰＵＩの処理内容
については、ＣＰＵθはメイン処理系で、他のベース・
プロセッサ・エレメント（ＢＰＥ）のＣＰＵθとともに
。

知能機械システムの一部分、例えば人間型知能ロボット
の腕の部分の制御を行うために必要な数多くの制御演算
タスクをできるだけ並列度が向上するように分担し合い
高効率の密結合並列処理３６ｂ、３８ｂを実行している
ものとし、演算プロセッサ等の補助プロセッサへ処理を
依頼した後の空き時間や、他のベース・プロセッサ・エ
レメント（ＢＰＥ）との同期処理時に生ずる空き時間及
び、他のベース・プロセッサ・エレメントＢＰＥやＣＰ
ＵＩ及び共有資源からの割込みによる処理依頼時にバッ
クグラウンド処理系としてＣＰＵＩと共同で３６ａ、３
８ａに示す知能処理、システム管理等を行い、ＣＰＵＩ
の処理３５と合わせて知能処理系を構成する。このベー
ス・プロセッサ・エレメント（ＢＰＥ）で実行される知
能処理系は。

腕部分のうちのさらに一部分１例えば筋肉部分に関する
情報群がデータ・ベースとして保持されており、ローカ
ル・センサ情報もそれに関連の深いものが知覚情報とし
て取り込まれ、それらによって構成されるローカルな機
能分散データベースを基本にして筋肉部分に関する知能
処理を実行し。

メイン処理系で実行されている制御演算全体をバックア
ップするものとしている。

以上のような仮定に基づくシステムにおいて、第３図に
示すＣＰＵθ及びＣＰＵＩの処理の流れを簡単に追って
みる。まずＣＰＵθ及びＣＰＵＩはそれぞれ第３図に示
す処理３６．３５を実行しており、ＣＰＵＩは早急にＣ
ＰＵθとの通信の必要が生じて３９の時点でデュアルポ
ートＲＡＭ（Ｄ　Ｐ　Ｒ）に通信メツセージを書き込み
１通信内容を命令としてＣＰＵθへの命令レジスタへ書
き込む操作４６を行う、それに対応して、ＣＰＵθへの
割込み５０が生じ、ＣＰＵθのバックグラウンド処理系
でデュアルポートＲＡＭ　（ＤＰＲ）がアクセスされ必
要な情報の通信４７が行われる。

４０の時点では、ＣＰＵθが、ハンドシェークする必要
のないＣＰＵ間の共有データをたれ流し的にデュアルポ
ートＲＡＭ　（ＤＰＲ）へ書き込んだり、デュアルポー
トＲＡＭ　（ＤＰＲ）から続み出したりしている６種々
のセンサ情報も、センサ側が主体となって割込みにより
逐次処理されたり。

必要に応じてプログラム中で参照されたりして知識の一
部として取り込まれる０次にＣＰＵＩが他のベース・プ
ロセッサ・エレメント（ＢＰＥ）との交信を行うためシ
ステム共有資源との通信の必要が生じ、４９で共通バス
（ＢＰＥローカルバス）１２の使用権を獲得し、４１の
時点でシステム共有メモリとの通信５１を行い、完了し
たら５２で共通バスの使用権を再びＣＰＵθへ移してい
る。

その間ＣＰＵθはホールド状態３７に保たれ、５２によ
りホールド状態が解除されると処理３６の続きである処
理３８を続行する。以後、４２の時点ではＣＰＵＩとデ
ュアルポートＲＡＭと（Ｄ　Ｐ　Ｒ）でＣＰＵ間共有デ
ータのたれ流し通信が行われ、４３の時点ではＣＰＵθ
からＣＰＵＩへ命令付きのハンドシェーク・データの通
信が３９と同様に実行されている。４４ではＣＰＵθと
システム共有資源との通信５７が行われており、通信内
容は、バックグラウンド処理３８ａにおいては知能処理
に関する通信、メイン処理３８ｂにおいては、制御演算
等に関する密結合並列処理データの通信が行われ、その
際ＣＰＵＩの処理や動作への影響はまったく無い、４５
は、ＣＰＵθ及びＣＰＵ１のデュアルポートＲＡＭ　（
ＤＰＲ）とのたれ流し通信がほぼ同時刻に行われている
様子を示しているが、アービタ６０による適切なアービ
テーション・コントロールによってお互いの処理や動作
に何の支障もなく通信処理が実行されている。

以上の様な、ローカルな分散データベースによる知能処
理系及びそれにバックアップされた制御処理系を本発明
のプロセッサにより実現する場合、大半の知能処理はデ
ュアルポートＲＡＭ　（ＤＰＲ）を介してベース・プロ
セッサ・エレメント（ＢＰＥ）内のＣＰＵ間で実行すれ
ば良く、たまにその処理結果や他のベース・プロセッサ
・エレメント（ＢＰＥ）による知能処理結果をやりとり
するためにシステム共有資源をアクセスすれば良いため
、システム内の通信ノード間でごく自然に最良の通信ス
ループットを実現できるとともに、それによって制御処
理系と知能処理系がほぼ完全に独立して並列動作できる
ため処理性能を確実に２倍化することが可能となる。ま
た、ＢＰＥを増設することで、知能処理系の処理性能と
、制御処理系の処理性能が比例して増加し、常に両者の
バランスのとれた処理性能を提供することができる。

本発明の実施例によれば、マルチ・プロセッサ・システ
ム又は単一プロセッサ・システムの基本となるプロセッ
サ・エレメント（ベース・プロセッサ・エレメント：Ｂ
ＰＥ）を２つのＣＰＵで構成し、それらを割込み機能付
のデュアルポートＲＡＭ　（ＤＰＲ）と、マスク・スレ
ーブ動作により外部からａ測した場合、単一〇ＰＵのご
とく見える双方のＣＰＵから共通に利用可能な共通バス
とで接続し、独立性の高いメイン処理系とバックグラウ
ンド処理系とを分離して２つのＣＰＵにそれぞれ受は持
たせ、２つのＣＰＵ間でのローカルな情報交換はデュア
ルポートＲＡＭ　（ＤＰＲ）を介して行い、マルチ・プ
ロセッサ構成の場合の他のベース・プロセッサ・エレメ
ント（ＢＰＥ）との通信は共通バス（ＢＰＥローカルバ
ス）を通してシステムバス上のシステム共有資源を介し
て行うことによりＢＰＥの性能を実質的に２倍化してい
る。また、本発明のプロセッサを使用してマルチ・プロ
セッサ・システムを構成する場合、バックグラウンド処
理系のデータベースを機能分散化して各ＢＰＥ単位で持
つことにより、バックグラウンド処理系においては大半
がプロセッサ内のローカルな通信でクローズし他のプロ
セッサと頻繁に通信を行う必要がなく、それにより通信
ノード間での通信スループットが最適化されるためメイ
ンで実行されている密結合並列処理に大きな影響を与え
ることなくメイン処理系及びバックグラウンド処理系の
双方でごく自然に高効率な並列処理を行うことができる
。さらに、本発明のプロセッサの増設により、常にメイ
ン処理及びバックグラウンド処理系双方でバランスのと
れた処理能力向上が図れる。

〔発明の効果〕以上述べたように、本発明に上れば、汎用的な処理に適
したマルチ・プロセッサ・システム又は単一プロセッサ
・システムの実質的な処理性能をバランス良く効率的に
向上させることができる。

【図面の簡単な説明】

第１図は本発明のプロセッサにおけるベース・プロセッ
サ・エレメントの内部構成とそれによるマルチ・プロセ
ッサ・システムの一部分を示す図、第２図は本発明を構
成するベース・プロセッサ・エレメント内の２つのＣＰ
ｔ１間での共通バス（ＢＰＥローカルバス）スイッチ・
シーケンスを示す図、第３図はベース・プロセッサ・エ
レメント内の２ＣＰＵ間での処理の流れを示す図、第４
図は本発明を構成する共有バス・スイッチの基本ロジッ
ク図、第５図は本発明を構成するデュアル・ボートＲＡ
Ｍのロジック・ブロック図である。１・・・ベース・プロセッサ、エレメント（ＢＰＥ）。８・・・システム・バス・スイッチ、１４・・・システ
ム・バス、１５・・・ＣＰＵθ（マスタ）、１６・・・
ＣＰＵＩ（スレーブ）、１７・・・ＤＰＲロジック、２
４・・・共通バス・スイッチ、３２・・・ＣＰＵθへの
命令割込みライン、３３・・・ＣＰＵＩへの命令割込み
ライン、７３・・・ＣＰＵθへの割込み発生用フリップ
・フロップ、７４・・・ＣＰＵＩへの割込み発生用フリ
ップ・フロップ、８５・・・ＣＰＵθ共通バスアクセス
許可信号、８６・・・ＣＰＵＩ共通バスアクセス許可信
号。

Claims

【特許請求の範囲】１、シングル・プロセッサ又はマルチ・プロセッサを構
成するためのプロセッサにおいて、そのプロセッサを構
成するベース・プロセッサ・エレメント内にそれぞれに
ローカルメモリを有する２つのＣＰＵと、それら２つの
ＣＰＵからアクセスできるデュアル・ポート・ＲＡＭ（
ＤＰＲ）と、２つのＣＰＵが共に利用可能な共通バスへ
いずれかの一方のＣＰＵを接続する共通バス・スイッチ
回路とを備えたことを特徴とするプロセッサ。２、特許請求の範囲第１項記載のプロセッサにおいて、
ベース・プロセッサ・エレメント内の２つのＣＰＵから
アクセス可能なデュアル・ポート・ＲＡＭ上に特定の情
報伝達領域を設け、そこをいずれかのＣＰＵがアクセス
すれば、相手側ＣＰＵもしくはアクセスしたＣＰＵ自身
に対し自動的にハードウェア割込みが発生する機能を持
たせたことを特徴とするプロセッサ。３、特許請求の範囲第１項記載のプロセッサにおいて、
ベース・プロセッサ内の２つのＣＰＵからアクセス可能
な共通バスを制御する共通バス・スイッチは、２つのＣ
ＰＵをメインＣＰＵとバックグラウンドＣＰＵとに分け
、通常はメインＣＰＵが共通バスアクセス権を獲得して
おり、バックグラウンドＣＰＵが共通バスにアクセスす
る必要が生じた場合にはメインＣＰＵに対してアクセス
要求信号を出力し、メインＣＰＵがそれを認識するとバ
ックグラウンドＣＰＵがアクセス可能な状態になつた時
点でメインＣＰＵはホールド状態になり同時にバックグ
ラウンドＣＰＵに対してアクセス許可信号を出力してバ
ックグラウンドＣＰＵのアクセスを許可し、バックグラ
ウンドＣＰＵがアクセスを完了してアクセス要求信号を
取り除くと、メインＣＰＵのホールド状態も解除されて
メインＣＰＵに共通バスのアクセス権が戻るマスタ・ス
レーブ方式の共通バスアクセス制御することを特徴とす
るプロセッサ。４、特許請求の範囲第１項または第２項記載のプロセッ
サにおいて、デュアルポートＲＡＭはその特定の情報伝
達領域に、ベース・プロセッサ・エレメントを構成する
２つのＣＰＵそれぞれに対して割込みを発生するための
割込発生用レジスタと割込み発生用フリップフロップを
設け、あるＣＰＵが命令処理を実行させたいＣＰＵに対
応する割込み発生用レジスタに命令を書き込んだときそ
れがハードウェア的にデコードされ、対応する割込み発
生用フリップ・フロップがセットされて割込み線がアク
ティブに転じ、目的とするＣＰＵへの割込みが発生し、
割込みを受けたＣＰＵが割込みサービス・ルーチンの中
で命令の書き込まれた自身に対応する割込み発生用レジ
スタを参照してそこに示された命令を続み出した時、そ
れがハードウェア的にデコードされて上記フリップ・フ
ロップがクリアされ、自身への割込み線を非アクティブ
に転じて割込みの受付けを完了することを特徴とするプ
ロセッサ。５、特許請求の範囲第１項、ないし第３項のいずれかに
記載のプロセッサにおいて、メインＣＰＵがメイン処理
系で制御演算を行い、メインＣＰＵのバックグラウンド
処理系及びバックグラウンドＣＰＵがお互い通信を行い
ながらデータベースやセンサ情報に基づく知能処理を行
つてメインＣＰＵの行う制御演算をバックアップする方
式の制御処理系及び知能処理系を構成することを特徴と
するプロセッサ。