JP2965133B2 - プロセッサシステム - Google Patents
プロセッサシステムInfo
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- JP2965133B2 JP2965133B2 JP7203530A JP20353095A JP2965133B2 JP 2965133 B2 JP2965133 B2 JP 2965133B2 JP 7203530 A JP7203530 A JP 7203530A JP 20353095 A JP20353095 A JP 20353095A JP 2965133 B2 JP2965133 B2 JP 2965133B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シングル・プロセ
ッサまたはマルチ・プロセッサを構成するのに好適なプ
ロセッサに関する。 【０００２】 【従来の技術】従来、マルチ・プロセッサ・システム
は、例えば特開昭５９−２０８６６６号公報に示される
ように、１つのＣＰＵとメモリ、他のプロセッサエレメ
ントとマスタ・スレーブ動作するバス・スイッチ等から
成る。このような単一ＣＰＵによるプロセッサ・エレメ
ントで構成されるマルチ・プロセッサ・システムでは、
外乱の少ない専用タスク処理に関する限り問題はない
が、知能化された制御処理等システムに要求される処理
内容が高級化してくると、データベースやシステムステ
ータスの管理、データベースやセンサ情報に基づく知識
処理系の構成、多重割り込み処理、マルチ・ジョブ機能
等がバック・グラウンド的な処理系サポートが必須とな
り、リアルタイムマルチ・タスキング、マルチ・ジョブ
をサポートできる高級なオペレーティングシステム上で
高級言語によりそれらの処理を記述し、実行するのが一
般的である。 【０００３】 【発明が解決しようとする課題】上述した従来のマルチ
・プロセッサ・システムにおいて、高速化のメインとな
るリアルタイム制御処理もマルチ・タスキングでサポー
トされるタスクの１つとして位置付けられるため、タス
ク・スイッチ・オーバーヘッドや並列処理スケジュール
の乱れ等からきめ細かな密結合並列処理を行えないのが
現状である。そのため、スーパーバイザ・システムとし
てスーパーミニコン等により知能処理系を並列処理によ
る制御処理系から分離する方式を採ることが多いが、並
列処理系と知能処理系の通信が疎になりがちであるこ
と、各プロセッサのローカルな内部ステータスを管理す
るのにオペレーティングシステムオーバーヘッドを要す
る知能処理の分散化、システム管理の分散化などの特性
が生かされず、実質的な価格性能比の低下をもたらすこ
と、制御処理系の処理性能の拡張に応じてそれに見合っ
た知能処理系の処理性能の拡張及び２系間の通信スルー
プット向上が図り難い等の問題がある。従って、特に制
御処理系の制御ループが高速化した場合、知能処理系と
制御処理系とで比較的大きなデータが高速に授受される
必要があり、ハードウェア構成上上記の問題が大きなネ
ックとなって価格性能比を著しく低下させることにな
る。 【０００４】本発明の目的は、汎用的な処理に適したマ
ルチ・プロセッサ・システム又は単一プロセッサ・シス
テムの実質的な処理性能をバランス良く効率的に向上さ
せることが可能なプロセッサを提供することにある。 【０００５】 【課題を解決するための手段】本発明は、複数のプロセ
ッサエレメントを共通バスに並列に且つ選択的につな
ぎ、共通バスにつながる資源を制御するためのプロセッ
サシステムにおいて、上記各プロセッサエレメントは、
上記資源の制御演算を行うマスタＣＰＵと、上記制御演
算以外のバックグラウンド処理を行うスレーブＣＰＵ
と、マスタＣＰＵとスレーブＣＰＵとの間に設けられ
て、マスタＣＰＵの制御演算に必要な情報及びスレーブ
ＣＰＵのバックグラウンド処理に必要な情報を格納する
メモリと、自分のＣＰＵの必要とする情報を読み出すよ
うな制御を受けて、当該ＣＰＵを上記メモリに接続する
バススイッチと、を有するデュアルポートメモリと、資
源につながる共通バスを、常時はマスタＣＰＵに接続
し、接続されていない前記マスタＣＰＵ又はスレーブＣ
ＰＵの要求に応じて当該マスタＣＰＵ又はスレーブＣＰ
Ｕに接続するスイッチと、を含む構成とし、マスタＣＰ
ＵとスレーブＣＰＵとの通信は上記メモリを介して行
い、異なるプロセッサエレメント間の通信及び資源との
間の通信は上記スイッチを介して行うプロセッサシステ
ムを開示する。更に本発明は、複数のプロセッサエレメ
ントを共通バスに並列に且つ選択的につなぎ、共通バス
につながる資源を制御するためのプロセッサシステムに
おいて、上記各プロセッサエレメントは、上記資源の制
御演算を行うマスタＣＰＵと、上記制御演算以外のバッ
クグラウンド処理を行うスレーブＣＰＵと、マスタＣＰ
ＵとスレーブＣＰＵとの間に設けられて、マスタＣＰＵ
の制御演算に必要な情報及びスレーブＣＰＵのバックグ
ラウンド処理に必要な情報を格納するメモリと、自分の
ＣＰＵの必要とする情報を読み出すような制御を受け
て、当該ＣＰＵを上記メモリに接続するバススイッチ
と、を有するデュアルポートメモリと、資源につながる
共通バスを、常時はマスタＣＰＵにつなげ、スレーブＣ
ＰＵの要求に応じてスレーブＣＰＵにつなげるスイッチ
と、を含む構成とし、マスタＣＰＵとスレーブＣＰＵと
の通信は上記メモリを介して行い、異なるプロセッサエ
レメント間の通信及び資源との間の通信は上記スイッチ
を介して行うプロセッサシステムを開示する。更に本発
明は、複数のプロセッサエレメントを共通バスに並列に
且つ選択的につなぎ、共通バスにつながる資源を制御す
るためのプロセッサシステムにおいて、上記各プロセッ
サエレメントは、常時は上記資源の制御演算を行い、空
き時間時には制御演算に関連しそれをバックアップする
バックグラウンド処理を行うマスタＣＰＵと、上記制御
演算以外のバックグラウンド処理を行うスレーブＣＰＵ
と、マスタＣＰＵとスレーブＣＰＵとの間に設けられ
て、マスタＣＰＵの制御演算に必要な情報及びスレーブ
ＣＰＵのバックグラウンド処理に必要な情報を格納する
メモリと、自分のＣＰＵの必要とする情報を読み出すよ
うな制御を受けて、当該ＣＰＵを上記メモリに接続する
バススイッチと、を有するデュアルポートメモリと、資
源につながる共通バスを、通常はマスタＣＰＵに接続
し、スレーブＣＰＵの要求に応じてスレーブＣＰＵにつ
なげるスイッチと、を含み、マスタＣＰＵとスレーブＣ
ＰＵとの通信は上記メモリを介して行い、異なるプロセ
ッサエレメント間の通信及び資源との間の通信は上記ス
イッチを介して行うプロセッサシステムを開示する。更
に本発明は、複数のプロセッサエレメントを共通バスに
並列に且つ選択的につなぎ、共通バスにつながる資源を
制御するためのプロセッサシステムにおいて、上記各プ
ロセッサエレメントは、常時は上記資源の制御演算を行
い、空き時間時には制御演算に関連しそれをバックアッ
プするバックグラウンド処理を行うマスタＣＰＵと、上
記制御演算以外のバックグラウンド処理を行うスレーブ
ＣＰＵと、マスタＣＰＵとスレーブＣＰＵとの間に設け
られて、マスタＣＰＵの制御演算に必要な情報及びスレ
ーブＣＰＵのバックグラウンド処理に必要な情報を格納
するメモリと、自分のＣＰＵの必要とする情報を読み出
すような制御を受けて、当該ＣＰＵを上記メモリに接続
するバススイッチと、を有するデュアルポートメモリ
と、資源につながる共通バスを、常時はマスタＣＰＵに
つなげ、スレーブＣＰＵの要求に応じてスレーブＣＰＵ
につなげるスイッチと、を含み、マスタＣＰＵとスレー
ブＣＰＵとの通信は上記メモリを介して行い、異なるプ
ロセッサエレメント間の通信及び資源との間の通信は上
記スイッチを介して行うプロセッサシステムを開示す
る。 【０００６】 【発明の実施の形態】本発明のプロセッサはベース・プ
ロセッサ・エレメントに設けた２つのＣＰＵを１つのプ
ロセッサのごとく動作させるハードウェア・アーキテク
チュアを提供する。また、制御処理系とデータベースや
センサ情報に基づく知能処理系の高い独立性に注目し
て、メインＣＰＵのメイン処理系に制御処理系を割り当
てて制御演算等を他のベース・プロセッサ・エレメント
との密結合並列処理により実行させ、割り込み処理やシ
ステム管理、知識処理等、バックグラウンド的要素の強
い処理を知能処理系としてメインＣＰＵのバックグラウ
ンド処理系及びバックグラウンドＣＰＵに割り当てて、
メインＣＰＵの制御処理系をバックアップする。それに
よって、タスク・スイッチ・オーバーヘッドや並列処理
を乱す割り込み要因をできるだけ取り除き、独立性の強
い２つの処理系を高効率で並列に運用することができる
ため、２台の処理性能を加算して実質的にベース・プロ
セッサ・エレメントの処理性能を２倍に向上させるとと
もに、ベース・プロセッサ・エレメントを複数結合する
マルチ・プロセッサ・システムにおいても、従来の２倍
の総合処理性能と、ベース・プロセッサ・エレメントの
増設に対応して制御処理系と知能処理系のバランスのと
れた処理性能拡張とを実現することができる。 【０００７】以下、本発明の実施例を図面を参照して説
明する。図１は本発明のプロセッサの構成を示すもの
で、この図において、マルチ・プロセッサ・システムを
構成するベース・プロセッサ・エレメント（ＢＰＥ）１
の内部構成は、２つのＣＰＵ１５、１６（ＣＰＵ０とＣ
ＰＵ１）から成り、この２つのＣＰＵ１５、１６間専用
の通信機構としてデュアルポートＲＡＭ（ＤＰＲ）１７
と、他のベース・プロセッサ・エレメント（ＢＰＥ）と
の通信を行うためにいずれかのＣＰＵを２つのＣＰＵ間
の共通バスであるＢＰＥローカルバス１２へ接続するた
めに、共通バス・スイッチ制御回路２２によって矛盾な
くスイッチ制御されるマルチ・プレクス・バスバッファ
２３とからなる共通バス・スイッチ２４を設けてＣＰＵ
１５、１６間、およびベース・プロセッサ・エレメント
（ＢＰＥ）間の通信処理を行う構造を採っている。ま
た、２つのＣＰＵ１５、１６は、それぞれにローカルメ
モリ１８、２０やローカルＩ／Ｏ１９、２１等を有し、
通常は独立して動作可能になっている。また、ＣＰＵ間
の通信をサポートするデュアルポートＲＡＭ（ＤＰＲ）
１７の特徴として、互いのＣＰＵ１５、１６への通信用
割り込みライン３２、３３を持っており、それを利用し
たオーバーヘッドの小さいＣＰＵ１５、１６間通信機能
を挙げることができる。ベース・プロセッサ・エレメン
ト１のローカルバス１２上にはベース・プロセッサ・エ
レメントのローカルメモリ６やローカルＩ／Ｏ７が接続
されると共に、他のベース・プロセッサ・エレメントと
の共通のバスラインを構成し、しかもシステム共有メモ
リ９やシステム共有Ｉ／Ｏ１０が接続されるシステムバ
ス１４に接続するためのシステムバス・スイッチ８が設
けられている。このシステムバス・スイッチ８はアービ
テーションライン１３によってシステムバス１４へのア
クセスに関するバス調停処理を行い、矛盾なくシステム
バス１４上の共有資源を利用したり、他のベース・プロ
セッサ・エレメントとの通信処理を行ってベース・プロ
セッサ・エレメント間で並列処理を実行できるようにな
っている。 【０００８】図５は、デュアルポートＲＡＭ（ＤＰＲ）
１７のハードウェアブロック図を示すもので、この図に
おいてデュアルポートＲＡＭ（ＤＰＲ）１７は２つのＣ
ＰＵ１５、１６間の共有される共有メモリとみなすこと
ができ、２つのＣＰＵ１５、１６のデュアルポートＲＡ
Ｍ（ＤＰＲ）へのアクセスを符号７７〜８０で示す各プ
ロセッサのアクセス要求信号、アクセス許可信号を使っ
て調停するアービタ６０と、アービタ６０からのイネー
ブル信号７５、７６に従ってＣＰＵからのバス６４、６
５を内部バス６６へスイッチするバス・スイッチ６１、
６２と、内部バス６６のアドレス、制御線をデコードし
メモリ・イネーブル信号８１や割り込み制御信号７３、
７４を発生するデコーダ６７と、これに加えて各ＣＰＵ
への割り込み信号３２、３３をセット、リセットするた
めにデコータ６７の発生する割り込み制御信号７３、７
４によって動作するフリップ・フロップ６８、６９等か
ら成っている。特徴的なデュアルポートＲＡＭ（ＤＰ
Ｒ）のＣＰＵ間通信用割り込み機能は、デュアルポート
ＲＡＭ（ＤＰＲ）の特定の番地にＣＰＵ０へ割り込みを
発生するレジスタとＣＰＵ１へ割り込みを発生するレジ
スタをそれぞれ設けて、同時にそれらをお互いのＣＰＵ
への命令レジスタと定義して、命令の授受と割り込みの
発生とを同時に行う。ＣＰＵ１がＣＰＵ０へ命令を伝達
する場合を例にとると、まずＣＰＵ１がＣＰＵ０に実行
させたい命令属性を自身のレジスタ等にセットしてそれ
をデュアルポートＲＡＭ（ＤＰＲ）上のＣＰＵ０への命
令レジスタ（割り込み発生用レジスタ）にストアする
と、デコーダ６７がＣＰＵ０への命令レジスタがアクセ
スされたことをデュアルポートＲＡＭ（ＤＰＲ）の内部
バス６７を監視しデコードすることによって知りＣＰＵ
０への命令レジスタ・アクセス信号パルスをアクセス信
号７３を使って送出してフリップ・フロップ６８にＱの
反転出力（即ちＱのバー。以下同じ）信号７０の値をラ
ッチする。なお、初期状態はＲＥＳＥＴ信号７２によっ
てＱがＨＩ、Ｑの反転出力がＬＯにセットされているた
め、上記の動作でＱにＬＯ、Ｑの反転出力にＨＩが出力
され、ＬＯアクティブであるＣＰＵ０への割り込み信号
３０がＣＰＵ０に対してアクティブになる。 【０００９】次に割り込みを受け付けたＣＰＵ０は、自
身の割り込みサービスルーチンの中で、実行すべき命令
を得るために再びＣＰＵ０への命令レジスタを参照し、
指示されている命令を読み出すと、同様にしてデコーダ
６７はそのアクセス状況を監視しておりＣＰＵ０への命
令レジスタ・アクセス信号パルスをアクセス信号７３を
使いフリップ・フロップ６８に対して出力して、ＨＩで
あるＱの反転出力７０をラッチしＱにＨＩを出力する。
即ち、ＣＰＵ０への割り込み発生ライン３２を非アクテ
ィブにする。上述のシーケンスにより一連の割り込み発
生から受け付けに至る動作とソフトウエア的な命令授受
に関する動作を同時にかつ最小のオーバーヘッドで実行
することができる。 【００１０】図１に戻り、ベース・プロセッサ・エレメ
ント（ＢＰＥ）１内のＣＰＵ０又はＣＰＵ１のバス２８
又は２９のうちいずれか１つを選択し、ＣＰＵ０とＣＰ
Ｕ１の共有バスとみなせるＢＰＥローカルバス１２とし
て出力するためのバス切換制御（バス・スイッチ）を行
う共通バス・スイッチ２４は、前述したように共有バス
・スイッチ制御回路２２とそれによって制御されるマル
チ・プレクス・バスバッファ２３とから構成される。そ
のバス・スイッチ制御は、ＣＰＵ０をマスタ、ＣＰＵ１
をスレーブとした場合に簡単には図４に示すＮＯＲ回路
８３、ＮＡＮＤ回路８４を備える共有バス・スイッチ・
ロジックにより行われる。その特徴的なバス・スイッチ
制御シーケンスを図２のタイムチャートとともに説明す
る。 【００１１】まず２つのＣＰＵのローカルバス２８、２
９の獲得権は、常にそれぞれのＣＰＵ側にあり他のバス
の上のデハイスから侵害を受けることはない（図２の
Ａ、Ｈ）。ＣＰＵ０の共有バス（ＢＰＥローカルバス１
２）アクセス要求は図２のＢに示すように常にアクティ
ブになっており、ＣＰＵ１の共有バスアクセス要求は図
２のＩに示すように常に必要に応じてアクティブにな
る。即ち、ＣＰＵ１が共有バスを獲得している時以外
は、常にＣＰＵ０側が共有バスを獲得している。図２に
示す例ではＩのａでＣＰＵ１が共有バスアクセス要求８
７を出力し、それを受けてＣＰＵ０がその時点で実行し
ている命令処理を終え共有バス権を放棄できる状態にな
ったら直ちに図２のＤのａでホールト・アクノリッジ８
２を出力して、図２のＥのａでＣＰＵ０共有バス・アク
セス許可信号８５（ゲート８３でドライブされる）を非
アクティブにするとともに図２のＦのａに示すように共
有バスを放棄する。また、図２のＣのａでＣＰＵ０自身
はホールト状態に入り、同時に図２のＪのａでＣＰＵ１
の共有バス・アクセス許可信号８６（ゲート８４によっ
てドライブされる）がアクティブになって図２のＫのａ
に示すようにバス・スイッチ・バッファ２３のＣＰＵ１
側が選択され、ＣＰＵ１に共有バスの使用権が移る。Ｃ
ＰＵ１が共有バスの使用を終えて共有バスを放棄しても
よい時刻になったら、ＣＰＵ１共有バス・アクセス要求
８７を図２のＩのｂに示すように非アクティブにする。
すると直ちに図２のＥのｂでＣＰＵ０共有バス・アクセ
ス許可信号８５がアクティブになってバス・スイッチ・
バッファ２３のＣＰＵ０側が選択され、ＣＰＵ０に共有
バスの使用権が移った後、図２のＤのｂでＣＰＵ０のホ
ールト・アクノリッジが解除され、図２のＣのｂでＣＰ
Ｕ０はホールト状態から実働状態へ移行する。図２のＧ
及びＬはＣＰＵ０及びＣＰＵ１それぞれの実働状態を示
している。上述したようなマスタ（ＣＰＵ０）、スレー
ブ（ＣＰＵ１）動作を行うため、ＣＰＵ０はＣＰＵ１に
共有バスの使用権が移っている間（図２のＦのａ−Ｆの
ｂ）と、バススイッチを行いかつバスの電気的、タイミ
ング的特性を矛盾なく調整するわずかの間（図２のＦの
ｂ−Ｂのｂ）との合計時間ホールト状態となり実働しな
い。即ち、実働権から云えば、ＣＰＵ１の方がマスタ的
に動作することになる。ホールト時間が長くなりすぎて
ＣＰＵ０の動作が妨げられないように、１データ転送ご
とに共有バスの使用権をＣＰＵ０へ移すモードを設けて
いる。しかし、後述するように、ＣＰＵ０をメインＣＰ
Ｕとして、ＣＰＵ１を知能処理等を行うバック・グラウ
ンドＣＰＵとしてＣＰＵ０を支援する形で使用し、かつ
マルチ・プロセッサ構成を採った場合にベース・プロセ
ッサ・エレメント（ＢＰＥ）単位で機能分散構造の分散
知識ベース形態を採用することによって多くの必要デー
タは自身の近くから入手可能となり、大半のデータ通信
はデュアルポートＲＡＭ（ＤＰＲ）を利用して行うこと
ができる。そのため、ベース・プロセッサ・エレメント
（ＢＰＥ）間で知識情報の交信を行う率は、ＣＰＵ０が
密結合並列処理のため他のベース・プロセッサ・エレメ
ント（ＢＰＥ）と情報の交信を行う率に比べて十分小さ
く、本発明によるＣＰＵ０の処理能力損失はごくわずか
であるとみなすことができる。また、ＣＰＵ処理のバッ
クアップやシステム管理を行うものとしてＣＰＵ１の役
割を固定した場合は、ＣＰＵ０の動作制御権をＣＰＵ１
に持たせる方が管理面等で有効であり、本発明の共有バ
ス制御は、上述したようなローカル分散処理に適したも
のであるといえる。次に上述した本発明のプロセッサの
一般動作を図２により詳述する。 【００１２】図３はＣＰＵ０がメインの制御演算を行
い、ＣＰＵ１が知識ベース（分散型）センサ情報等に基
づく知能処理やシステム管理を行いＣＰＵ０をバックグ
ラウンドでバックアップするものとし、ローカル分散処
理を行うと仮定している。また、マルチ・プロセッサ構
成を採っている場合は、各ベース・プロセッサ・エレメ
ント（ＢＰＥ）は他のベース・プロセッサ・エレメント
（ＢＰＥ）とともにメインでは密結合並列処理、バック
グラウンドでは疎結合並列処理を行うものと仮定してい
る。３５は時間軸に沿ったＣＰＵ１の処理の流れを示し
ており、３６、３７、３８は同様にＣＰＵ０の処理の流
れを示している。共有資源としては、ベース・プロセッ
サ・エレメント（ＢＰＥ）内のＣＰＵ０、ＣＰＵ１間の
ローカルな共有メモリであるデュアルポートＲＡＭ（Ｄ
ＰＲ）と、マルチ・プロセッサ構成の場合すべてのベー
ス・プロセッサ・エレメント（ＢＰＥ）からアクセス可
能なシステムバス１４上のシステム共有資源とがある。
４７、４８、５４、５９がＣＰＵ０とＤＰＲとの通信を
示し、４６、５３、５６、５８がＣＰＵ１とＤＰＲとの
通信を示している。同様に、５７がＣＰＵ０とシステム
共有資源、５１がＣＰＵ１とシステム共有資源との通信
を示しており、システム共有資源側から観測すればいず
れも、ベース・プロセッサ・エレメント（ＢＰＥ）から
のアクセスとみなされる。また、５０がデュアルポート
ＲＡＭ（ＤＰＲ）上の割り込み機能を利用したＣＰＵ０
への割り込みを示し、５５が同様にＣＰＵ１への割り込
みを示している。４９はＣＰＵ１からＣＰＵ０へ共有バ
ス・アクセス要求信号と、それに対応するＣＰＵ０から
の共有バス・アクセス許可信号とのハンドシェークの状
況を示しており、５２は一旦ＣＰＵ１によって獲得され
た共有バスが放棄されその使用権が再びＣＰＵ０へ移る
様子を示している。８８、８９は他のＢＰＥからのシス
テム共有資源へのアクセスを示している。９０、９１は
知識の一部分としてＣＰＵ１の処理中に外界情報である
ローカルなセンサ情報が取り込まれている様子を示して
おり、同様に、９２、９３は他のＢＰＥにも共有されて
いる共有センサ情報がＣＰＵ０、ＣＰＵ１に取り込まれ
ている様子を示している。ＣＰＵ０及びＣＰＵ１の処理
内容については、ＣＰＵ０はメイン処理系で、他のベー
ス・プロセッサ・エレメント（ＢＰＥ）のＣＰＵ０とと
もに知能機械システムの一部分、例えば人間形知能ロボ
ットの腕の部分の制御を行うために必要な数多くの制御
演算タスクをできるだけ並列度が向上するように分担し
合い高効率の密結合並列処理３６ｂ、３８ｂを実行して
いるものとし、演算プロセッサ等の補助プロセッサへ処
理を依頼した後の空き時間や、他のベース・プロセッサ
・エレメント（ＢＰＥ）との同期処理時に生ずる空き時
間及び、他のベース・プロセッサ・エレメントＢＰＥや
ＣＰＵ１及び共有資源からの割り込みによる処理依頼時
にバックグラウンド処理系としてＣＰＵ１と共同で３６
ａ、３８ａに示す知能処理、システム管理等を行い、Ｃ
ＰＵ１の処理３５と合わせて知能処理系を構成する。こ
のベース・プロセッサ・エレメント（ＢＰＥ）で実行さ
れる知能処理系は、腕部分のうちのさらに一部分、例え
ば筋肉部分に関する情報群がデータベースとして保持さ
れており、ローカル・センサ情報もそれに関連の深いも
のが知覚情報として取り込まれ、それらによって構成さ
れるローカル機能分散データベースを基本にして筋肉部
分に関する知能処理を実行し、メイン処理系で実行され
ている制御演算全体をバックアップするものとしてい
る。 【００１３】以上のような仮定に基づくシステムにおい
て、図３に示すＣＰＵ０及びＣＰＵ１の処理の流れを簡
単に追ってみる。まずＣＰＵ０及びＣＰＵ１はそれぞれ
図３に示す処理３６、３５を実行しており、ＣＰＵ１は
早急にＣＰＵ０との通信の必要が生じて３９の時点でデ
ュアルポートＲＡＭ（ＤＰＲ）に通信メッセージを書き
込み、通信内容を命令としてＣＰＵ０への命令レジスタ
へ書き込む操作４６を行う。それに対応して、ＣＰＵ０
への割り込み５０が生じ、ＣＰＵ０のバックグラウンド
処理系でデュアルポートＲＡＭ（ＤＰＲ）がアクセスさ
れ必要な情報の通信４７が行われる。４０の時点では、
ＣＰＵ０が、ハンドシェークする必要のないＣＰＵ間の
共有データをたれ流し的にデュアルポートＲＡＭ（ＤＰ
Ｒ）へ書き込んだり、デュアルポートＲＡＭ（ＤＰＲ）
から読み出したりしている。種々のセンサ情報も、セン
サ側が主体となって割り込みにより逐次処理されたり、
必要に応じてプログラム中で参照されたりして知識の一
部として取り込まれる。次にＣＰＵ１が他のベース・プ
ロセッサ・エレメント（ＢＰＥ）との交信を行うためシ
ステム共有資源との通信の必要が生じ、４９で共有バス
（ＢＰＥローカルバス）１２の使用権を獲得し、４１の
時点でシステム共有メモリとの通信５１を行い、完了し
たら５２で共通バスの使用権を再びＣＰＵ０へ移してい
る。その間ＣＰＵ０はホールト状態３７に保たれ、５２
によりホールト状態が解除されると処理３６の続きであ
る処理３８を続行する。以後、４２の時点ではＣＰＵ１
とデュアルポートＲＡＭ（ＤＰＲ）でＣＰＵ間共有デー
タのたれ流し通信が行われ、４３の時点ではＣＰＵ０か
らＣＰＵ１へ命令付きのハンドシェーク・データの通信
が３９と同様に実行されている。４４ではＣＰＵ０とシ
ステム共有資源との通信５７が行われており、通信内容
は、バックグラウンド処理３８ａにおいては知能処理に
関する通信、メイン処理３８ｂにおいては、制御演算等
に関する密結合並列処理データの通信が行われ、その際
ＣＰＵ１の処理や動作への影響は全くない。４５は、Ｃ
ＰＵ０及びＣＰＵ１のデュアルポートＲＡＭ（ＤＰＲ）
とのたれ流し通信がほぼ同時刻に行われている様子を示
しているが、アービタ６０による適切なアービテーショ
ン・コントロールによってお互いの処理や動作に何の支
障もなく通信処理が実行されている。 【００１４】以上のような、ローカルな分散データベー
スにより知能処理系及びそれにバックアップされた制御
処理系を本発明のプロセッサにより実現する場合、大半
の知能処理はデュアルポートＲＡＭ（ＤＰＲ）を介して
ベース・プロセッサ・エレメント（ＢＰＥ）内のＣＰＵ
間で実行すればよく、たまにその処理結果や他のベース
・プロセッサ・エレメント（ＢＰＥ）による知能処理結
果をやりとりするためにシステム共有資源をアクセスす
ればよいため、システム内の通信ノード間でごく自然に
最良の通信スループットを実現できるとともに、それに
よって制御処理系と知能処理系がほぼ完全に独立して並
列動作できるため処理性能を確実に２倍化することが可
能となる。また、ＢＰＥを増設することで、知能処理系
の処理性能と、制御処理系の処理性能が比例して増加
し、常に両者のバランスのとれた処理性能を提供するこ
とができる。 【００１５】本発明の実施例によれば、マルチ・プロセ
ッサ・システム又は単一プロセッサ・システムの基本と
なるプロセッサ・エレメント（ベース・プロセッサ・エ
レメント：ＢＰＥ）を２つのＣＰＵで構成し、それらを
割り込み機能付のデュアルポートＲＡＭ（ＤＰＲ）と、
マスタ・スレーブ動作により外部から観測した場合、単
一のＣＰＵのごとく見える双方のＣＰＵから共通に利用
可能な共通バスとで接続し、独立性の高いメイン処理系
とバックグラウンド処理系とを分離して２つのＣＰＵに
それぞれ受け持たせ、２つのＣＰＵ間でのローカルな情
報交換はデュアルポートＲＡＭ（ＤＰＲ）を介して行
い、マルチ・プロセッサ構成の場合の他のベース・プロ
セッサ・エレメント（ＢＰＥ）との通信は共通バス（Ｂ
ＰＥローカルバス）を通してシステムバス上のシステム
共有資源を介して行うことによりＢＰＥの性能を実質的
に２倍化している。 【００１６】また、本発明のプロセッサを使用してマル
チ・プロセッサ・システムを構成する場合、バックグラ
ウンド処理系のデータベースを機能分散化して各ＢＰＥ
単位で持つことにより、バックグラウンド処理系におい
ては大半がプロセッサ内のローカルな通信でクローズし
他のプロセッサと頻繁に通信を行う必要がなく、それに
より通信ノード間での通信スループットが最適化される
ためメインで実行されている密結合並列処理に大きな影
響を与えることなくメイン処理系及びバックグラウンド
処理系の双方でごく自然に高効率な並列処理を行うこと
ができる。さらに、本発明のプロセッサの増設により、
常にメイン処理及びバックグラウンド処理系双方でバラ
ンスのとれた処理能力向上が図れる。 【００１７】 【発明の効果】以上述べたように、本発明によれば、汎
用的な処理に適したマルチ・プロセッサ・システム又は
単一プロセッサシステムの実質的な処理性能をバランス
良く効率的に向上させることができる。
ッサまたはマルチ・プロセッサを構成するのに好適なプ
ロセッサに関する。 【０００２】 【従来の技術】従来、マルチ・プロセッサ・システム
は、例えば特開昭５９−２０８６６６号公報に示される
ように、１つのＣＰＵとメモリ、他のプロセッサエレメ
ントとマスタ・スレーブ動作するバス・スイッチ等から
成る。このような単一ＣＰＵによるプロセッサ・エレメ
ントで構成されるマルチ・プロセッサ・システムでは、
外乱の少ない専用タスク処理に関する限り問題はない
が、知能化された制御処理等システムに要求される処理
内容が高級化してくると、データベースやシステムステ
ータスの管理、データベースやセンサ情報に基づく知識
処理系の構成、多重割り込み処理、マルチ・ジョブ機能
等がバック・グラウンド的な処理系サポートが必須とな
り、リアルタイムマルチ・タスキング、マルチ・ジョブ
をサポートできる高級なオペレーティングシステム上で
高級言語によりそれらの処理を記述し、実行するのが一
般的である。 【０００３】 【発明が解決しようとする課題】上述した従来のマルチ
・プロセッサ・システムにおいて、高速化のメインとな
るリアルタイム制御処理もマルチ・タスキングでサポー
トされるタスクの１つとして位置付けられるため、タス
ク・スイッチ・オーバーヘッドや並列処理スケジュール
の乱れ等からきめ細かな密結合並列処理を行えないのが
現状である。そのため、スーパーバイザ・システムとし
てスーパーミニコン等により知能処理系を並列処理によ
る制御処理系から分離する方式を採ることが多いが、並
列処理系と知能処理系の通信が疎になりがちであるこ
と、各プロセッサのローカルな内部ステータスを管理す
るのにオペレーティングシステムオーバーヘッドを要す
る知能処理の分散化、システム管理の分散化などの特性
が生かされず、実質的な価格性能比の低下をもたらすこ
と、制御処理系の処理性能の拡張に応じてそれに見合っ
た知能処理系の処理性能の拡張及び２系間の通信スルー
プット向上が図り難い等の問題がある。従って、特に制
御処理系の制御ループが高速化した場合、知能処理系と
制御処理系とで比較的大きなデータが高速に授受される
必要があり、ハードウェア構成上上記の問題が大きなネ
ックとなって価格性能比を著しく低下させることにな
る。 【０００４】本発明の目的は、汎用的な処理に適したマ
ルチ・プロセッサ・システム又は単一プロセッサ・シス
テムの実質的な処理性能をバランス良く効率的に向上さ
せることが可能なプロセッサを提供することにある。 【０００５】 【課題を解決するための手段】本発明は、複数のプロセ
ッサエレメントを共通バスに並列に且つ選択的につな
ぎ、共通バスにつながる資源を制御するためのプロセッ
サシステムにおいて、上記各プロセッサエレメントは、
上記資源の制御演算を行うマスタＣＰＵと、上記制御演
算以外のバックグラウンド処理を行うスレーブＣＰＵ
と、マスタＣＰＵとスレーブＣＰＵとの間に設けられ
て、マスタＣＰＵの制御演算に必要な情報及びスレーブ
ＣＰＵのバックグラウンド処理に必要な情報を格納する
メモリと、自分のＣＰＵの必要とする情報を読み出すよ
うな制御を受けて、当該ＣＰＵを上記メモリに接続する
バススイッチと、を有するデュアルポートメモリと、資
源につながる共通バスを、常時はマスタＣＰＵに接続
し、接続されていない前記マスタＣＰＵ又はスレーブＣ
ＰＵの要求に応じて当該マスタＣＰＵ又はスレーブＣＰ
Ｕに接続するスイッチと、を含む構成とし、マスタＣＰ
ＵとスレーブＣＰＵとの通信は上記メモリを介して行
い、異なるプロセッサエレメント間の通信及び資源との
間の通信は上記スイッチを介して行うプロセッサシステ
ムを開示する。更に本発明は、複数のプロセッサエレメ
ントを共通バスに並列に且つ選択的につなぎ、共通バス
につながる資源を制御するためのプロセッサシステムに
おいて、上記各プロセッサエレメントは、上記資源の制
御演算を行うマスタＣＰＵと、上記制御演算以外のバッ
クグラウンド処理を行うスレーブＣＰＵと、マスタＣＰ
ＵとスレーブＣＰＵとの間に設けられて、マスタＣＰＵ
の制御演算に必要な情報及びスレーブＣＰＵのバックグ
ラウンド処理に必要な情報を格納するメモリと、自分の
ＣＰＵの必要とする情報を読み出すような制御を受け
て、当該ＣＰＵを上記メモリに接続するバススイッチ
と、を有するデュアルポートメモリと、資源につながる
共通バスを、常時はマスタＣＰＵにつなげ、スレーブＣ
ＰＵの要求に応じてスレーブＣＰＵにつなげるスイッチ
と、を含む構成とし、マスタＣＰＵとスレーブＣＰＵと
の通信は上記メモリを介して行い、異なるプロセッサエ
レメント間の通信及び資源との間の通信は上記スイッチ
を介して行うプロセッサシステムを開示する。更に本発
明は、複数のプロセッサエレメントを共通バスに並列に
且つ選択的につなぎ、共通バスにつながる資源を制御す
るためのプロセッサシステムにおいて、上記各プロセッ
サエレメントは、常時は上記資源の制御演算を行い、空
き時間時には制御演算に関連しそれをバックアップする
バックグラウンド処理を行うマスタＣＰＵと、上記制御
演算以外のバックグラウンド処理を行うスレーブＣＰＵ
と、マスタＣＰＵとスレーブＣＰＵとの間に設けられ
て、マスタＣＰＵの制御演算に必要な情報及びスレーブ
ＣＰＵのバックグラウンド処理に必要な情報を格納する
メモリと、自分のＣＰＵの必要とする情報を読み出すよ
うな制御を受けて、当該ＣＰＵを上記メモリに接続する
バススイッチと、を有するデュアルポートメモリと、資
源につながる共通バスを、通常はマスタＣＰＵに接続
し、スレーブＣＰＵの要求に応じてスレーブＣＰＵにつ
なげるスイッチと、を含み、マスタＣＰＵとスレーブＣ
ＰＵとの通信は上記メモリを介して行い、異なるプロセ
ッサエレメント間の通信及び資源との間の通信は上記ス
イッチを介して行うプロセッサシステムを開示する。更
に本発明は、複数のプロセッサエレメントを共通バスに
並列に且つ選択的につなぎ、共通バスにつながる資源を
制御するためのプロセッサシステムにおいて、上記各プ
ロセッサエレメントは、常時は上記資源の制御演算を行
い、空き時間時には制御演算に関連しそれをバックアッ
プするバックグラウンド処理を行うマスタＣＰＵと、上
記制御演算以外のバックグラウンド処理を行うスレーブ
ＣＰＵと、マスタＣＰＵとスレーブＣＰＵとの間に設け
られて、マスタＣＰＵの制御演算に必要な情報及びスレ
ーブＣＰＵのバックグラウンド処理に必要な情報を格納
するメモリと、自分のＣＰＵの必要とする情報を読み出
すような制御を受けて、当該ＣＰＵを上記メモリに接続
するバススイッチと、を有するデュアルポートメモリ
と、資源につながる共通バスを、常時はマスタＣＰＵに
つなげ、スレーブＣＰＵの要求に応じてスレーブＣＰＵ
につなげるスイッチと、を含み、マスタＣＰＵとスレー
ブＣＰＵとの通信は上記メモリを介して行い、異なるプ
ロセッサエレメント間の通信及び資源との間の通信は上
記スイッチを介して行うプロセッサシステムを開示す
る。 【０００６】 【発明の実施の形態】本発明のプロセッサはベース・プ
ロセッサ・エレメントに設けた２つのＣＰＵを１つのプ
ロセッサのごとく動作させるハードウェア・アーキテク
チュアを提供する。また、制御処理系とデータベースや
センサ情報に基づく知能処理系の高い独立性に注目し
て、メインＣＰＵのメイン処理系に制御処理系を割り当
てて制御演算等を他のベース・プロセッサ・エレメント
との密結合並列処理により実行させ、割り込み処理やシ
ステム管理、知識処理等、バックグラウンド的要素の強
い処理を知能処理系としてメインＣＰＵのバックグラウ
ンド処理系及びバックグラウンドＣＰＵに割り当てて、
メインＣＰＵの制御処理系をバックアップする。それに
よって、タスク・スイッチ・オーバーヘッドや並列処理
を乱す割り込み要因をできるだけ取り除き、独立性の強
い２つの処理系を高効率で並列に運用することができる
ため、２台の処理性能を加算して実質的にベース・プロ
セッサ・エレメントの処理性能を２倍に向上させるとと
もに、ベース・プロセッサ・エレメントを複数結合する
マルチ・プロセッサ・システムにおいても、従来の２倍
の総合処理性能と、ベース・プロセッサ・エレメントの
増設に対応して制御処理系と知能処理系のバランスのと
れた処理性能拡張とを実現することができる。 【０００７】以下、本発明の実施例を図面を参照して説
明する。図１は本発明のプロセッサの構成を示すもの
で、この図において、マルチ・プロセッサ・システムを
構成するベース・プロセッサ・エレメント（ＢＰＥ）１
の内部構成は、２つのＣＰＵ１５、１６（ＣＰＵ０とＣ
ＰＵ１）から成り、この２つのＣＰＵ１５、１６間専用
の通信機構としてデュアルポートＲＡＭ（ＤＰＲ）１７
と、他のベース・プロセッサ・エレメント（ＢＰＥ）と
の通信を行うためにいずれかのＣＰＵを２つのＣＰＵ間
の共通バスであるＢＰＥローカルバス１２へ接続するた
めに、共通バス・スイッチ制御回路２２によって矛盾な
くスイッチ制御されるマルチ・プレクス・バスバッファ
２３とからなる共通バス・スイッチ２４を設けてＣＰＵ
１５、１６間、およびベース・プロセッサ・エレメント
（ＢＰＥ）間の通信処理を行う構造を採っている。ま
た、２つのＣＰＵ１５、１６は、それぞれにローカルメ
モリ１８、２０やローカルＩ／Ｏ１９、２１等を有し、
通常は独立して動作可能になっている。また、ＣＰＵ間
の通信をサポートするデュアルポートＲＡＭ（ＤＰＲ）
１７の特徴として、互いのＣＰＵ１５、１６への通信用
割り込みライン３２、３３を持っており、それを利用し
たオーバーヘッドの小さいＣＰＵ１５、１６間通信機能
を挙げることができる。ベース・プロセッサ・エレメン
ト１のローカルバス１２上にはベース・プロセッサ・エ
レメントのローカルメモリ６やローカルＩ／Ｏ７が接続
されると共に、他のベース・プロセッサ・エレメントと
の共通のバスラインを構成し、しかもシステム共有メモ
リ９やシステム共有Ｉ／Ｏ１０が接続されるシステムバ
ス１４に接続するためのシステムバス・スイッチ８が設
けられている。このシステムバス・スイッチ８はアービ
テーションライン１３によってシステムバス１４へのア
クセスに関するバス調停処理を行い、矛盾なくシステム
バス１４上の共有資源を利用したり、他のベース・プロ
セッサ・エレメントとの通信処理を行ってベース・プロ
セッサ・エレメント間で並列処理を実行できるようにな
っている。 【０００８】図５は、デュアルポートＲＡＭ（ＤＰＲ）
１７のハードウェアブロック図を示すもので、この図に
おいてデュアルポートＲＡＭ（ＤＰＲ）１７は２つのＣ
ＰＵ１５、１６間の共有される共有メモリとみなすこと
ができ、２つのＣＰＵ１５、１６のデュアルポートＲＡ
Ｍ（ＤＰＲ）へのアクセスを符号７７〜８０で示す各プ
ロセッサのアクセス要求信号、アクセス許可信号を使っ
て調停するアービタ６０と、アービタ６０からのイネー
ブル信号７５、７６に従ってＣＰＵからのバス６４、６
５を内部バス６６へスイッチするバス・スイッチ６１、
６２と、内部バス６６のアドレス、制御線をデコードし
メモリ・イネーブル信号８１や割り込み制御信号７３、
７４を発生するデコーダ６７と、これに加えて各ＣＰＵ
への割り込み信号３２、３３をセット、リセットするた
めにデコータ６７の発生する割り込み制御信号７３、７
４によって動作するフリップ・フロップ６８、６９等か
ら成っている。特徴的なデュアルポートＲＡＭ（ＤＰ
Ｒ）のＣＰＵ間通信用割り込み機能は、デュアルポート
ＲＡＭ（ＤＰＲ）の特定の番地にＣＰＵ０へ割り込みを
発生するレジスタとＣＰＵ１へ割り込みを発生するレジ
スタをそれぞれ設けて、同時にそれらをお互いのＣＰＵ
への命令レジスタと定義して、命令の授受と割り込みの
発生とを同時に行う。ＣＰＵ１がＣＰＵ０へ命令を伝達
する場合を例にとると、まずＣＰＵ１がＣＰＵ０に実行
させたい命令属性を自身のレジスタ等にセットしてそれ
をデュアルポートＲＡＭ（ＤＰＲ）上のＣＰＵ０への命
令レジスタ（割り込み発生用レジスタ）にストアする
と、デコーダ６７がＣＰＵ０への命令レジスタがアクセ
スされたことをデュアルポートＲＡＭ（ＤＰＲ）の内部
バス６７を監視しデコードすることによって知りＣＰＵ
０への命令レジスタ・アクセス信号パルスをアクセス信
号７３を使って送出してフリップ・フロップ６８にＱの
反転出力（即ちＱのバー。以下同じ）信号７０の値をラ
ッチする。なお、初期状態はＲＥＳＥＴ信号７２によっ
てＱがＨＩ、Ｑの反転出力がＬＯにセットされているた
め、上記の動作でＱにＬＯ、Ｑの反転出力にＨＩが出力
され、ＬＯアクティブであるＣＰＵ０への割り込み信号
３０がＣＰＵ０に対してアクティブになる。 【０００９】次に割り込みを受け付けたＣＰＵ０は、自
身の割り込みサービスルーチンの中で、実行すべき命令
を得るために再びＣＰＵ０への命令レジスタを参照し、
指示されている命令を読み出すと、同様にしてデコーダ
６７はそのアクセス状況を監視しておりＣＰＵ０への命
令レジスタ・アクセス信号パルスをアクセス信号７３を
使いフリップ・フロップ６８に対して出力して、ＨＩで
あるＱの反転出力７０をラッチしＱにＨＩを出力する。
即ち、ＣＰＵ０への割り込み発生ライン３２を非アクテ
ィブにする。上述のシーケンスにより一連の割り込み発
生から受け付けに至る動作とソフトウエア的な命令授受
に関する動作を同時にかつ最小のオーバーヘッドで実行
することができる。 【００１０】図１に戻り、ベース・プロセッサ・エレメ
ント（ＢＰＥ）１内のＣＰＵ０又はＣＰＵ１のバス２８
又は２９のうちいずれか１つを選択し、ＣＰＵ０とＣＰ
Ｕ１の共有バスとみなせるＢＰＥローカルバス１２とし
て出力するためのバス切換制御（バス・スイッチ）を行
う共通バス・スイッチ２４は、前述したように共有バス
・スイッチ制御回路２２とそれによって制御されるマル
チ・プレクス・バスバッファ２３とから構成される。そ
のバス・スイッチ制御は、ＣＰＵ０をマスタ、ＣＰＵ１
をスレーブとした場合に簡単には図４に示すＮＯＲ回路
８３、ＮＡＮＤ回路８４を備える共有バス・スイッチ・
ロジックにより行われる。その特徴的なバス・スイッチ
制御シーケンスを図２のタイムチャートとともに説明す
る。 【００１１】まず２つのＣＰＵのローカルバス２８、２
９の獲得権は、常にそれぞれのＣＰＵ側にあり他のバス
の上のデハイスから侵害を受けることはない（図２の
Ａ、Ｈ）。ＣＰＵ０の共有バス（ＢＰＥローカルバス１
２）アクセス要求は図２のＢに示すように常にアクティ
ブになっており、ＣＰＵ１の共有バスアクセス要求は図
２のＩに示すように常に必要に応じてアクティブにな
る。即ち、ＣＰＵ１が共有バスを獲得している時以外
は、常にＣＰＵ０側が共有バスを獲得している。図２に
示す例ではＩのａでＣＰＵ１が共有バスアクセス要求８
７を出力し、それを受けてＣＰＵ０がその時点で実行し
ている命令処理を終え共有バス権を放棄できる状態にな
ったら直ちに図２のＤのａでホールト・アクノリッジ８
２を出力して、図２のＥのａでＣＰＵ０共有バス・アク
セス許可信号８５（ゲート８３でドライブされる）を非
アクティブにするとともに図２のＦのａに示すように共
有バスを放棄する。また、図２のＣのａでＣＰＵ０自身
はホールト状態に入り、同時に図２のＪのａでＣＰＵ１
の共有バス・アクセス許可信号８６（ゲート８４によっ
てドライブされる）がアクティブになって図２のＫのａ
に示すようにバス・スイッチ・バッファ２３のＣＰＵ１
側が選択され、ＣＰＵ１に共有バスの使用権が移る。Ｃ
ＰＵ１が共有バスの使用を終えて共有バスを放棄しても
よい時刻になったら、ＣＰＵ１共有バス・アクセス要求
８７を図２のＩのｂに示すように非アクティブにする。
すると直ちに図２のＥのｂでＣＰＵ０共有バス・アクセ
ス許可信号８５がアクティブになってバス・スイッチ・
バッファ２３のＣＰＵ０側が選択され、ＣＰＵ０に共有
バスの使用権が移った後、図２のＤのｂでＣＰＵ０のホ
ールト・アクノリッジが解除され、図２のＣのｂでＣＰ
Ｕ０はホールト状態から実働状態へ移行する。図２のＧ
及びＬはＣＰＵ０及びＣＰＵ１それぞれの実働状態を示
している。上述したようなマスタ（ＣＰＵ０）、スレー
ブ（ＣＰＵ１）動作を行うため、ＣＰＵ０はＣＰＵ１に
共有バスの使用権が移っている間（図２のＦのａ−Ｆの
ｂ）と、バススイッチを行いかつバスの電気的、タイミ
ング的特性を矛盾なく調整するわずかの間（図２のＦの
ｂ−Ｂのｂ）との合計時間ホールト状態となり実働しな
い。即ち、実働権から云えば、ＣＰＵ１の方がマスタ的
に動作することになる。ホールト時間が長くなりすぎて
ＣＰＵ０の動作が妨げられないように、１データ転送ご
とに共有バスの使用権をＣＰＵ０へ移すモードを設けて
いる。しかし、後述するように、ＣＰＵ０をメインＣＰ
Ｕとして、ＣＰＵ１を知能処理等を行うバック・グラウ
ンドＣＰＵとしてＣＰＵ０を支援する形で使用し、かつ
マルチ・プロセッサ構成を採った場合にベース・プロセ
ッサ・エレメント（ＢＰＥ）単位で機能分散構造の分散
知識ベース形態を採用することによって多くの必要デー
タは自身の近くから入手可能となり、大半のデータ通信
はデュアルポートＲＡＭ（ＤＰＲ）を利用して行うこと
ができる。そのため、ベース・プロセッサ・エレメント
（ＢＰＥ）間で知識情報の交信を行う率は、ＣＰＵ０が
密結合並列処理のため他のベース・プロセッサ・エレメ
ント（ＢＰＥ）と情報の交信を行う率に比べて十分小さ
く、本発明によるＣＰＵ０の処理能力損失はごくわずか
であるとみなすことができる。また、ＣＰＵ処理のバッ
クアップやシステム管理を行うものとしてＣＰＵ１の役
割を固定した場合は、ＣＰＵ０の動作制御権をＣＰＵ１
に持たせる方が管理面等で有効であり、本発明の共有バ
ス制御は、上述したようなローカル分散処理に適したも
のであるといえる。次に上述した本発明のプロセッサの
一般動作を図２により詳述する。 【００１２】図３はＣＰＵ０がメインの制御演算を行
い、ＣＰＵ１が知識ベース（分散型）センサ情報等に基
づく知能処理やシステム管理を行いＣＰＵ０をバックグ
ラウンドでバックアップするものとし、ローカル分散処
理を行うと仮定している。また、マルチ・プロセッサ構
成を採っている場合は、各ベース・プロセッサ・エレメ
ント（ＢＰＥ）は他のベース・プロセッサ・エレメント
（ＢＰＥ）とともにメインでは密結合並列処理、バック
グラウンドでは疎結合並列処理を行うものと仮定してい
る。３５は時間軸に沿ったＣＰＵ１の処理の流れを示し
ており、３６、３７、３８は同様にＣＰＵ０の処理の流
れを示している。共有資源としては、ベース・プロセッ
サ・エレメント（ＢＰＥ）内のＣＰＵ０、ＣＰＵ１間の
ローカルな共有メモリであるデュアルポートＲＡＭ（Ｄ
ＰＲ）と、マルチ・プロセッサ構成の場合すべてのベー
ス・プロセッサ・エレメント（ＢＰＥ）からアクセス可
能なシステムバス１４上のシステム共有資源とがある。
４７、４８、５４、５９がＣＰＵ０とＤＰＲとの通信を
示し、４６、５３、５６、５８がＣＰＵ１とＤＰＲとの
通信を示している。同様に、５７がＣＰＵ０とシステム
共有資源、５１がＣＰＵ１とシステム共有資源との通信
を示しており、システム共有資源側から観測すればいず
れも、ベース・プロセッサ・エレメント（ＢＰＥ）から
のアクセスとみなされる。また、５０がデュアルポート
ＲＡＭ（ＤＰＲ）上の割り込み機能を利用したＣＰＵ０
への割り込みを示し、５５が同様にＣＰＵ１への割り込
みを示している。４９はＣＰＵ１からＣＰＵ０へ共有バ
ス・アクセス要求信号と、それに対応するＣＰＵ０から
の共有バス・アクセス許可信号とのハンドシェークの状
況を示しており、５２は一旦ＣＰＵ１によって獲得され
た共有バスが放棄されその使用権が再びＣＰＵ０へ移る
様子を示している。８８、８９は他のＢＰＥからのシス
テム共有資源へのアクセスを示している。９０、９１は
知識の一部分としてＣＰＵ１の処理中に外界情報である
ローカルなセンサ情報が取り込まれている様子を示して
おり、同様に、９２、９３は他のＢＰＥにも共有されて
いる共有センサ情報がＣＰＵ０、ＣＰＵ１に取り込まれ
ている様子を示している。ＣＰＵ０及びＣＰＵ１の処理
内容については、ＣＰＵ０はメイン処理系で、他のベー
ス・プロセッサ・エレメント（ＢＰＥ）のＣＰＵ０とと
もに知能機械システムの一部分、例えば人間形知能ロボ
ットの腕の部分の制御を行うために必要な数多くの制御
演算タスクをできるだけ並列度が向上するように分担し
合い高効率の密結合並列処理３６ｂ、３８ｂを実行して
いるものとし、演算プロセッサ等の補助プロセッサへ処
理を依頼した後の空き時間や、他のベース・プロセッサ
・エレメント（ＢＰＥ）との同期処理時に生ずる空き時
間及び、他のベース・プロセッサ・エレメントＢＰＥや
ＣＰＵ１及び共有資源からの割り込みによる処理依頼時
にバックグラウンド処理系としてＣＰＵ１と共同で３６
ａ、３８ａに示す知能処理、システム管理等を行い、Ｃ
ＰＵ１の処理３５と合わせて知能処理系を構成する。こ
のベース・プロセッサ・エレメント（ＢＰＥ）で実行さ
れる知能処理系は、腕部分のうちのさらに一部分、例え
ば筋肉部分に関する情報群がデータベースとして保持さ
れており、ローカル・センサ情報もそれに関連の深いも
のが知覚情報として取り込まれ、それらによって構成さ
れるローカル機能分散データベースを基本にして筋肉部
分に関する知能処理を実行し、メイン処理系で実行され
ている制御演算全体をバックアップするものとしてい
る。 【００１３】以上のような仮定に基づくシステムにおい
て、図３に示すＣＰＵ０及びＣＰＵ１の処理の流れを簡
単に追ってみる。まずＣＰＵ０及びＣＰＵ１はそれぞれ
図３に示す処理３６、３５を実行しており、ＣＰＵ１は
早急にＣＰＵ０との通信の必要が生じて３９の時点でデ
ュアルポートＲＡＭ（ＤＰＲ）に通信メッセージを書き
込み、通信内容を命令としてＣＰＵ０への命令レジスタ
へ書き込む操作４６を行う。それに対応して、ＣＰＵ０
への割り込み５０が生じ、ＣＰＵ０のバックグラウンド
処理系でデュアルポートＲＡＭ（ＤＰＲ）がアクセスさ
れ必要な情報の通信４７が行われる。４０の時点では、
ＣＰＵ０が、ハンドシェークする必要のないＣＰＵ間の
共有データをたれ流し的にデュアルポートＲＡＭ（ＤＰ
Ｒ）へ書き込んだり、デュアルポートＲＡＭ（ＤＰＲ）
から読み出したりしている。種々のセンサ情報も、セン
サ側が主体となって割り込みにより逐次処理されたり、
必要に応じてプログラム中で参照されたりして知識の一
部として取り込まれる。次にＣＰＵ１が他のベース・プ
ロセッサ・エレメント（ＢＰＥ）との交信を行うためシ
ステム共有資源との通信の必要が生じ、４９で共有バス
（ＢＰＥローカルバス）１２の使用権を獲得し、４１の
時点でシステム共有メモリとの通信５１を行い、完了し
たら５２で共通バスの使用権を再びＣＰＵ０へ移してい
る。その間ＣＰＵ０はホールト状態３７に保たれ、５２
によりホールト状態が解除されると処理３６の続きであ
る処理３８を続行する。以後、４２の時点ではＣＰＵ１
とデュアルポートＲＡＭ（ＤＰＲ）でＣＰＵ間共有デー
タのたれ流し通信が行われ、４３の時点ではＣＰＵ０か
らＣＰＵ１へ命令付きのハンドシェーク・データの通信
が３９と同様に実行されている。４４ではＣＰＵ０とシ
ステム共有資源との通信５７が行われており、通信内容
は、バックグラウンド処理３８ａにおいては知能処理に
関する通信、メイン処理３８ｂにおいては、制御演算等
に関する密結合並列処理データの通信が行われ、その際
ＣＰＵ１の処理や動作への影響は全くない。４５は、Ｃ
ＰＵ０及びＣＰＵ１のデュアルポートＲＡＭ（ＤＰＲ）
とのたれ流し通信がほぼ同時刻に行われている様子を示
しているが、アービタ６０による適切なアービテーショ
ン・コントロールによってお互いの処理や動作に何の支
障もなく通信処理が実行されている。 【００１４】以上のような、ローカルな分散データベー
スにより知能処理系及びそれにバックアップされた制御
処理系を本発明のプロセッサにより実現する場合、大半
の知能処理はデュアルポートＲＡＭ（ＤＰＲ）を介して
ベース・プロセッサ・エレメント（ＢＰＥ）内のＣＰＵ
間で実行すればよく、たまにその処理結果や他のベース
・プロセッサ・エレメント（ＢＰＥ）による知能処理結
果をやりとりするためにシステム共有資源をアクセスす
ればよいため、システム内の通信ノード間でごく自然に
最良の通信スループットを実現できるとともに、それに
よって制御処理系と知能処理系がほぼ完全に独立して並
列動作できるため処理性能を確実に２倍化することが可
能となる。また、ＢＰＥを増設することで、知能処理系
の処理性能と、制御処理系の処理性能が比例して増加
し、常に両者のバランスのとれた処理性能を提供するこ
とができる。 【００１５】本発明の実施例によれば、マルチ・プロセ
ッサ・システム又は単一プロセッサ・システムの基本と
なるプロセッサ・エレメント（ベース・プロセッサ・エ
レメント：ＢＰＥ）を２つのＣＰＵで構成し、それらを
割り込み機能付のデュアルポートＲＡＭ（ＤＰＲ）と、
マスタ・スレーブ動作により外部から観測した場合、単
一のＣＰＵのごとく見える双方のＣＰＵから共通に利用
可能な共通バスとで接続し、独立性の高いメイン処理系
とバックグラウンド処理系とを分離して２つのＣＰＵに
それぞれ受け持たせ、２つのＣＰＵ間でのローカルな情
報交換はデュアルポートＲＡＭ（ＤＰＲ）を介して行
い、マルチ・プロセッサ構成の場合の他のベース・プロ
セッサ・エレメント（ＢＰＥ）との通信は共通バス（Ｂ
ＰＥローカルバス）を通してシステムバス上のシステム
共有資源を介して行うことによりＢＰＥの性能を実質的
に２倍化している。 【００１６】また、本発明のプロセッサを使用してマル
チ・プロセッサ・システムを構成する場合、バックグラ
ウンド処理系のデータベースを機能分散化して各ＢＰＥ
単位で持つことにより、バックグラウンド処理系におい
ては大半がプロセッサ内のローカルな通信でクローズし
他のプロセッサと頻繁に通信を行う必要がなく、それに
より通信ノード間での通信スループットが最適化される
ためメインで実行されている密結合並列処理に大きな影
響を与えることなくメイン処理系及びバックグラウンド
処理系の双方でごく自然に高効率な並列処理を行うこと
ができる。さらに、本発明のプロセッサの増設により、
常にメイン処理及びバックグラウンド処理系双方でバラ
ンスのとれた処理能力向上が図れる。 【００１７】 【発明の効果】以上述べたように、本発明によれば、汎
用的な処理に適したマルチ・プロセッサ・システム又は
単一プロセッサシステムの実質的な処理性能をバランス
良く効率的に向上させることができる。
【図面の簡単な説明】
【図１】本発明のプロセッサにおけるベース・プロセッ
サ・エレメントの内部構成とそれによるマルチ・プロセ
ッサ・システムの一部分を示す図である。 【図２】本発明を構成するベース・プロセッサ・エレメ
ント内の２つのＣＰＵ間での共通バス（ＢＰＥローカ
ル）スイッチ・シーケンスを示す図である。 【図３】ベース・プロセッサ・エレメント内の２ＣＰＵ
間での処理の流れを示す図である。 【図４】本発明を構成する共有バス・スイッチの基本ロ
ジック図である。 【図５】本発明を構成するデュアルポートＲＡＭのロジ
ック・ブロック図である。 【符号の説明】 １ ベース・プロセッサ・エレメント（ＢＰＥ） ８ システム・バス・スイッチ １４ システム・バス １５ ＣＰＵ０（マスタ） １６ ＣＰＵ１（スレーブ） １７ ＤＰＲロジック ２４ 共通バス・スイッチ ３２ ＣＰＵ０への命令割り込みライン ３３ ＣＰＵ１への命令割り込みライン ７３ ＣＰＵ０への割り込み発生用フリップ・フロップ ７４ ＣＰＵ１への割り込み発生用フリップ・フロップ ８５ ＣＰＵ０共通バスアクセス許可信号 ８６ ＣＰＵ１共通バスアクセス許可信号
サ・エレメントの内部構成とそれによるマルチ・プロセ
ッサ・システムの一部分を示す図である。 【図２】本発明を構成するベース・プロセッサ・エレメ
ント内の２つのＣＰＵ間での共通バス（ＢＰＥローカ
ル）スイッチ・シーケンスを示す図である。 【図３】ベース・プロセッサ・エレメント内の２ＣＰＵ
間での処理の流れを示す図である。 【図４】本発明を構成する共有バス・スイッチの基本ロ
ジック図である。 【図５】本発明を構成するデュアルポートＲＡＭのロジ
ック・ブロック図である。 【符号の説明】 １ ベース・プロセッサ・エレメント（ＢＰＥ） ８ システム・バス・スイッチ １４ システム・バス １５ ＣＰＵ０（マスタ） １６ ＣＰＵ１（スレーブ） １７ ＤＰＲロジック ２４ 共通バス・スイッチ ３２ ＣＰＵ０への命令割り込みライン ３３ ＣＰＵ１への命令割り込みライン ７３ ＣＰＵ０への割り込み発生用フリップ・フロップ ７４ ＣＰＵ１への割り込み発生用フリップ・フロップ ８５ ＣＰＵ０共通バスアクセス許可信号 ８６ ＣＰＵ１共通バスアクセス許可信号
フロントページの続き
(56)参考文献 特開 昭60−173655（ＪＰ，Ａ)
特開 昭58−211271（ＪＰ，Ａ)
特開 昭61−52767（ＪＰ，Ａ)
特開 昭57−174747（ＪＰ，Ａ)
特開 昭53−93746（ＪＰ，Ａ)
特開 昭54−50329（ＪＰ，Ａ)
特開 昭60−254358（ＪＰ，Ａ)
米国特許4495569（ＵＳ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数のプロセッサエレメントを共通バスに並列に且
つ選択的につなぎ、共通バスにつながる資源を制御する
ためのプロセッサシステムにおいて、 上記各プロセッサエレメントは、 上記資源の制御演算を行うマスタＣＰＵと、 上記制御演算以外のバックグラウンド処理を行うスレー
ブＣＰＵと、 マスタＣＰＵとスレーブＣＰＵとの間に設けられて、マ
スタＣＰＵの制御演算に必要な情報及びスレーブＣＰＵ
のバックグラウンド処理に必要な情報を格納するメモリ
と、自分のＣＰＵの必要とする情報を読み出すような制
御を受けて、当該ＣＰＵを上記メモリに接続するバスス
イッチと、を有するデュアルポートメモリと、 資源につながる共通バスを、常時はマスタＣＰＵに接続
し、接続されていない前記マスタＣＰＵ又はスレーブＣ
ＰＵの要求に応じて当該マスタＣＰＵ又はスレーブＣＰ
Ｕに接続するスイッチと、を含む構成とし、 マスタＣＰＵとスレーブＣＰＵとの通信は上記メモリを
介して行い、異なるプロセッサエレメント間の通信及び
資源との間の通信は上記スイッチを介して行うプロセッ
サシステム。 ２．バックグラウンド処理は、マスタＣＰＵ、スレーブ
ＣＰＵＣＰＵに分担又は協同して行わせるものとした請
求項１のプロセッサシステム。 ３．上記バックグラウンド処理とは、知能処理、システ
ム管理、バックアップ処理を少なくとも含むものとした
請求項１のプロセッサシステム。 ４．複数のプロセッサエレメントを共通バスに並列に且
つ選択的につなぎ、共通バスにつながる資源を制御する
ためのプロセッサシステムにおいて、 上記各プロセッサエレメントは、 上記資源の制御演算を行うマスタＣＰＵと、 上記制御演算以外のバックグラウンド処理を行うスレー
ブＣＰＵと、 マスタＣＰＵとスレーブＣＰＵとの間に設けられて、マ
スタＣＰＵの制御演算に必要な情報及びスレーブＣＰＵ
のバックグラウンド処理に必要な情報を格納するメモリ
と、自分のＣＰＵの必要とする情報を読み出すような制
御を受けて、当該ＣＰＵを上記メモリに接続するバスス
イッチと、を有するデュアルポートメモリと、 資源につながる共通バスを、常時はマスタＣＰＵにつな
げ、スレーブＣＰＵの要求に応じてスレーブＣＰＵにつ
なげるスイッチと、を含む構成とし、 マスタＣＰＵとスレーブＣＰＵとの通信は上記メモリを
介して行い、異なるプロセッサエレメント間の通信及び
資源との間の通信は上記スイッチを介して行うプロセッ
サシステム。 ５．複数のプロセッサエレメントを共通バスに並列に且
つ選択的につなぎ、共通バスにつながる資源を制御する
ためのプロセッサシステムにおいて、 上記各プロセッサエレメントは、 常時は上記資源の制御演算を行い、空き時間時には制御
演算に関連しそれをバックアップするバックグラウンド
処理を行うマスタＣＰＵと、 上記制御演算以外のバックグラウンド処理を行うスレー
ブＣＰＵと、 マスタＣＰＵとスレーブＣＰＵとの間に設けられて、マ
スタＣＰＵの制御演算に必要な情報及びスレーブＣＰＵ
のバックグラウンド処理に必要な情報を格納するメモリ
と、自分のＣＰＵの必要とする情報を読み出すような制
御を受けて、当該ＣＰＵを上記メモリに接続するバスス
イッチと、を有するデュアルポートメモリと、 資源につながる共通バスを、通常はマスタＣＰＵに接続
し、スレーブＣＰＵの要求に応じてスレーブＣＰＵにつ
なげるスイッチと、を含み、 マスタＣＰＵとスレーブＣＰＵとの通信は上記メモリを
介して行い、異なるプロセッサエレメント間の通信及び
資源との間の通信は上記スイッチを介して行うプロセッ
サシステム。 ６．バックグラウンド処理は、マスタＣＰＵとスレーブ
ＣＰＵに分担又は協同して行わせるものとした請求項５
のプロセッサエレメント。 ７．上記バックグラウンド処理とは、知能処理、システ
ム管理、バックアップ処理を少なくとも含むものとした
請求項５のプロセッサエレメント。 ８．複数のプロセッサエレメントを共通バスに並列に且
つ選択的につなぎ、共通バスにつながる資源を制御する
ためのプロセッサシステムにおいて、 上記各プロセッサエレメントは、 常時は上記資源の制御演算を行い、空き時間時には制御
演算に関連しそれをバックアップするバックグラウンド
処理を行うマスタＣＰＵと、 上記制御演算以外のバックグラウンド処理を行うスレー
ブＣＰＵと、 マスタＣＰＵとスレーブＣＰＵとの間に設けられて、マ
スタＣＰＵの制御演算に必要な情報及びスレーブＣＰＵ
のバックグラウンド処理に必要な情報を格納するメモリ
と、自分のＣＰＵの必要とする情報を読み出すような制
御を受けて、当該ＣＰＵを上記メモリに接続するバスス
イッチと、を有するデュアルポートメモリと、 資源につながる共通バスを、常時はマスタＣＰＵにつな
げ、スレーブＣＰＵの要求に応じてスレーブＣＰＵにつ
なげるスイッチと、を含み、 マスタＣＰＵとスレーブＣＰＵとの通信は上記メモリを
介して行い、異なるプロセッサエレメント間の通信及び
資源との間の通信は上記スイッチを介して行うプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203530A JP2965133B2 (ja) | 1995-08-09 | 1995-08-09 | プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203530A JP2965133B2 (ja) | 1995-08-09 | 1995-08-09 | プロセッサシステム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052448A Division JPH0654488B2 (ja) | 1986-03-12 | 1986-03-12 | プロセツサ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9053005A Division JP3039918B2 (ja) | 1997-03-07 | 1997-03-07 | プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844674A JPH0844674A (ja) | 1996-02-16 |
| JP2965133B2 true JP2965133B2 (ja) | 1999-10-18 |
Family
ID=16475686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203530A Expired - Fee Related JP2965133B2 (ja) | 1995-08-09 | 1995-08-09 | プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2965133B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495569A (en) | 1982-06-28 | 1985-01-22 | Mitsubishi Denki Kabushiki Kaisha | Interrupt control for multiprocessor system with storage data controlling processor interrupted by devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211271A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | マルチプロセツサシステム |
| JPS60173655A (ja) * | 1984-01-27 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | マルチプロセツサのメモリ方式 |
| JPS60254358A (ja) * | 1984-05-31 | 1985-12-16 | Toshiba Corp | マルチア−キテクチヤマイクロプロセツサシステム |
| JPS6111876A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | デ−タ転送方式 |
| JPS6152767A (ja) * | 1984-08-22 | 1986-03-15 | Jeol Ltd | 分析デ−タ処理システム |
-
1995
- 1995-08-09 JP JP7203530A patent/JP2965133B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495569A (en) | 1982-06-28 | 1985-01-22 | Mitsubishi Denki Kabushiki Kaisha | Interrupt control for multiprocessor system with storage data controlling processor interrupted by devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0844674A (ja) | 1996-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |