JPH02155062A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムに関し、特にプロ
セッサ間通信および同期制御をサポートするのに好適な
マルチプロセッサ構成に関するものである。

〔従来の技術〕

従来、マイクロプロセッサ１つだけを用いて、マイクロ
コンピュータシステムを構成すると、そのマイクロプロ
セッサの処理性能によってシステムの性能が決められる
ので、高性能化やリアルタイム性の向上を進めるとシス
テム・コストは高くなる。そこで、クロック周波数の比
較的低いマイクロプロセッサ（低価格なマイクロプロセ
ッサ）を複数個使って、所望の処理性能を得ることがで
きるように、マルチプロセッサ構成を採用したマルチプ
ロセッサシステムがある。マルチプロセッサ構成のシス
テムでは、互いに独立したプロセスを別々のプロセッサ
に割り当て、システム全体の処理性能を上げることがで
きる。このようなマルチプロセッサの構成方法としては
、メモリを各プロセッサに分散させる方式（疎結合）、
各プロセッサでメモリ共有する方式（密結合）がある９
例えば、バス結合の分散メモリを用いたマルチプロセッ
サ構成では、マルチプロセッサ間の通信は、割込み制御
によるデータの受渡しや、第７図に示すように、ＳＣＩ
　　（シリアル・コミニュケーション・インタフェース
）を用いたシリアル転送を行う程度であった。また、バ
ス結合の共有メモリを用いたマルチプロセッサ構成では
、メインプロセッサとサブプロセッサを固定的に割り当
て、共有メモリの領域を介してプロセッサ間通信を行う
方法（例えば、特開昭６３−８３８５３号公報参照）や
、メインプロセッサとサブプロセッサを切り替えて割り
当て制御を行い、共通メモリを介してプロセッサ間通信
等を行える方式（例えば、特開昭６３−８１５５８号公
報参照）が知られている。

〔発明が解決しようとする課題〕

上記従来技術では、共有メモリを用いた構成では、メモ
リ数の増加によるシステムのコスト高を招くという問題
がある。また、メインプロセッサとサブプロセッサを固
定化割り当て、あるいは切替え割り当て制御では、絶え
ずメインとサブを意識するので、システムの柔軟性やＣ
ＰＵの空き時間の有用性を十分確保することができなか
った。

本発明の目的は、このような従来の問題を解決し、低価
格のプロセッサを用いて高性能化が図れ。

かつメモリ削減によるシステムコスト低減が図れるマル
チプロセッサシステムを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のマルチプロセッサシ
ステムは、同一のマイクロプロセッサを２個用いたマル
チプロセッサシステムにおいて、各プロセッサ間で通信
を行うためのメツセージを格納するメツセージレジスタ
と、各プロセッサの動作状態を示す情報を格納するフラ
グレジスタとをそれぞれ２個有し、各プロセッサは上記
メツセージレジスタおよびフラグレジスタを介して同一
アドレス割り当てによるプロセッサ間通信を行い、かつ
オペコードフェッチのタイミングにより実行メモリアド
レスに対するアドレス変換を行う回路と、システムバス
の使用権許可を時分割制御する共通コントローラとを有
し、該共通コントローラの制御により各ＣＰＵは共有メ
モリをアクセスすることに特徴がある。

〔作用〕

本発明においては、オペコードフェッチのタイミングに
より、プログラムカウンタを強制的に変更するので１割
込み信号を使用することなく、プロセッサ間通信を行う
ことができる。また、メインプロセッサかサブプロセッ
サかという意識することなく、各種制御が実現できる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

本実施例では、マイクロプロセッサ（ＣＰＵ）として、
ｒ６５ｃＯ２Ｊを２個用いたマルチプロセッサ構成につ
いて構成する。

第１図は１本発明の実施例を示すマルチプロセッサシス
テムの構成図である。

第１図において、１はＣＰＵ（ここでは、６５ＣＯ２”
）、２はＣＰ　Ｕ　（ここでは、ＣＰＵ２と同一の”６
５ＣＯ２”　）、３はタイミングジェネレータ、４，６
はメツセージレジスタ、５，７はフラグレジスタ、８，
９はマルチプレクサ、１０はアドレスコントローラ、１
１はデータコントローラ、１２．１３はＤフリップ・フ
ロップ、１４゜１５はリセットカウンタ、１６はＲＯＭ
、１７はＲＡＭ、１８は周辺回路、２０．２１は８人力
ＮＯＲ回路である。

ＣＰＵＩ、２は“６５ＣＯ２”であり、ＲＯＭ１６、Ｒ
ＡＭ１７を用いて各種制制を行う。タイミングジェネレ
ータ３はＣＰＵ１のクロック、ＣＰ　Ｕ　２のクロック
を発生させ、またシステムバスの使用権許可を時分割制
御するためのアドレスコントローラ１０．およびデータ
コントローラ１１のタイミング信号を発生させる。なお
、マルチプロセッサ構成としない場合、すなわちＣＰＵ
　１　。

あるいはＣＰＵ２がシステムバスを専有することを可能
にするコントローラを内蔵する。

メツセージレジスタ４はＣＰＵＩがＣＰＵ２に対してメ
ツセージを伝えるレジスタであり、メツセージレジスタ
６はＣＰＵ２がＣＰＵＩに対してメツセージを伝えるレ
ジスタで、こ九らは同一アドレヌ上に割り当てられてい
る。本例では８ビツトの情報がメツセージデータとして
利用される。

フラグレジスタ５はＣＰＵ２の動作状態をＣＰＵ１が参
照するためのレジスタで、フラグレジスタ７はＣＰＵＩ
の動作状態をＣＰＵ２が参照するためのレジスタで５本
例では同一アドレス上に割り当てられる。

マルチプレクサ８はＣＰＵ２のアドレスとＣＰＵ１から
与えられたメツセージデータによるアドレスを切り替え
る働きをする。同様に、マルチプレクサ９はＣＰＵＩの
アドレスとＣＰＵ２から与えられたメツセージデータを
切り替えるｔ’ｏ、＝をする。

リセットカウンタ１４はＣＰＵＩからコン１−ロールさ
れ、メツセージレジスタ６、フラグレジスタ７をリセッ
トする。同様に、リセットカウンタ１５はＣＰＵ２から
コントロールされ、メツセージレジスタ４．フラグレジ
スタ５をリセットする。

アドレスコントローラ１０はシステムのアドレスデータ
をＣＰＵＩ、ＣＰＵ２の利用時間に時分割制御するため
のコントローラで、タイミングジェネレータ３からのバ
ス選択信号（ＳＥＬＢＵＳ）で時分割を行う。これらの
タイミングチャートを第２図に示す。

Ｄフリップ・フロップ１２はメツセージレジスタ４に書
き込まれたデータをＣＰＵ２のオペコードフェッチのタ
イミングによりマルチプレクサ８の切り替えのタイミン
グをコントロールする。同様に、Ｄフリップ・フロップ
１３はメツセージレジスタ６に書き込まれたデータをＣ
ＰＵＩのオペコードフェッチのタイミングによりマルチ
プレクサ９の切り替えのタイミングをコントロールする
。

本システムの時分割制御は、第１図で示されるタイミン
グジェネレータ３において生成されるバス選択信号（Ｓ
ＥＬＢＵＳ）およびＣＰＵＩＣＬＫ、ＣＰＵ２ＣＬＫに
よりコントロールされる。

ＣＰＵＩＣＬＫはＣＰｔＪｌ、を制御するクロックで。

ＣＰＵ２ＣＬＫはＣＰＵ２を制御するためのクロックで
ある。

次にＣＰ　Ｕ　Ｉ　ＣＬ　Ｋ　、　ＣＰ　Ｕ　２　ＣＬ
　Ｋにて同期出力されるアドレスバス、データバスをシ
ステムバス（アドレスコントローラ１０から出力される
アドレスデータ、データコントローラ１１から出力され
るデータ）に選択出力するためにバス選択信号（ｓＥｒ
−ｎｕｓ）が用いられる。

本例ではＳ　Ｅ　Ｌ　Ｂ　Ｕ　Ｓが“Ｌ　Ｉ＋の時、同
時間内でＣＰＵＩのアドレスデータ、データがシステム
バスに出力され、ＲＯＭ１６．ＲＡＭ１７．周辺回路１
８のアクセスが可能となる。この時間によってＣＰＵＩ
はＣＰＵＩに割り当てられた仕事を行う（第２図のタイ
ミングチャートに示すＴ工）。

次に５ＥＬＢＵＳが“Ｈ”の時、同時間内でＣＰＵ２の
アドレスデータ、データがシステムバスに出力され、Ｒ
ＯＭ１６．ＲＡＭ１７．周辺回路１８のアクセスができ
る。

このように、本システム構成により２個のＣＰＵが同一
システムバス上で動作することが可能になり、バスの衝
突を防ぐマルチプロセッサ構成が可能になる。

また、このバスの時分割構成を用いることにより、第２
図のタイミングチャートのメツセージレジスタ４に１′
８０”のデータをＣＰＵＩが書込み、それをＣＰＵ２の
オペコードフェッチのタイミングでサンプルし、本例の
動作のようなメツセージの受は渡しをすることが容易に
なる。なお、第２図のタイミングチャートにおけるＤモ
ジュール（第３図参照）起動時はＣＰＵ２から出力され
るアドレスバスを表す。

第３図は１本発明を複写機制御に適用した具体例を説明
するための図である。すなわち、これは第１図に示すマ
ルチプロセッサシステムを用いて、第３図に示す複写機
コントロールシーケンスを実現した例である。

例えば、複写機制御（コントロール）では、第３図に示
すようなシーケンスでシステムの設定が行われ動作する
が、設定される項目は用紙サイズ。

枚数、拡大、縮小、ソータ等、多岐にわたる設定が必要
である。しかしながら、単一のＣＰＵあるいは、シリア
ル通信によるＣＰＵの通信制御では、前述したように、
多項目、多岐にわたるプログラムのパッケージ（図中の
各要素プログラム）を同時に動作させることはできない
。この結果、動作処理の増大につながる。また、複写機
システムでは常にシステムの状態を管理する必要があり
、異なるＣＰＵ、すなわち異なるバスで管理することば
システムにおいて不都合を招く。従って、第１図に示す
マルチプロセッサ構成により、第３図の複写機コントロ
ールを行い、マシン設定の待時間を短縮でき、複写機シ
ーケンスの高速化が図れる。

例えば、入力装置からＣＩ）　Ｕ　１はコピー枚数。

濃度２紙サイズ、ソータ制御のデータを受は取る。

そこで、ＣＰＵＩは入力装置から設定されたデータ項目
を組合せ、ＣＰＵＩ、ＣＰＵ２にて処理するプログラム
を割り当て、シーケンスの組立てを行う。

ＣＰＵＩは入力装置より機能Ａ〜工　（機能モジュール
）を設定し起動しなければならない項目を得たとする。

その機能Ａ−Ｉの関係を第４図に示す。ここで、設定条
件は第４図に示すように、■ＡＢＣは一連のシーケンス
制御（ＣＰＵＩ）、■ＤＥはＡＢＣ・とは無関係のシー
ケンス制御（ＣＰ　Ｕ２）、■ＦＧはＡＢＣ，ＱＥ終了
後のシーケンス制御（ＣＩ）　Ｕ　１．　）とし、■各
モジュール（Ａ〜■）のプログラム容量を本例では２５
６バイト以内とする。ｃｐｕｉとＣＰＵ２は、第１図に
示すアドレスコントローラ１０．およびデータコントロ
ーラ１１の制御により、システムバスの使用権を得る。

ＣＰＵＩはＡにおける入力装置からのデータによるプロ
セス管理処理終了後、ＣＰＵ２にＤ−プログラムのスタ
ート番地をメツセージレジスタ４に害込む。この時、Ｃ
Ｐ　Ｕ　１のメツセージレジスタ４へのライト終了後、
メツセージレジスタ４の”ｏｏ’（初めの状態）の条件
が第１図のＮＯＲ回路２０の入力が１〉０となり、ＮＯ
Ｒ出力が“Ｌ　Ｉ＋になる。その後、Ｄフリップ・フロ
ップ１２の出力がＣＰＵＩの５ＹＮＣ信号により同期化
され、Ｑ出力がｌ／　Ｌ”になる。このＤフリップ・フ
ロップ１２のクロックはＣＰＵ２のオペコードフェッチ
のタイミングでサンプルされ、”６５ＣＯ２’で言えば
５ＹＮＣ信号の立ち上がりで変化する。

Ｄフリップ・フロップ１２の出力によりマルチプレクサ
８がメツセージレジスタ４に書込まれたデータを使うよ
うに切り替えられる。これにより、メツセージレジスタ
４で参照されるデータ（この場合、スタート番地の上位
８ビツト）によりＣＰＵ２の実行するアドレスベクタが
強制的に変更されそのアドレスベクタにあるプログラム
が実行される。

例えばこの場合、初めの状態としてＣＰ　Ｕ　２はＣＰ
ＵＩから何もメツセージを受は取っていないために処理
をせず、レディ状態にあり第５図に示すプログラムを実
行しているとする。

次に前述したように、ＣＰＵＩから書込まれるメツセー
ジレジスタ４．Ｄフリップ・フロップ１２により第２図
のタイミングチャートの（Ｘ）のように、本来”　Ｆ　
ＯＯＯ”を実行するはずのプログラム番地をメツセージ
レジスタ４に書込まれたデータ（例では”　８０　Ｈ”
）により上位８ビツトアドレスの変更を行う。

次に、”５ｏｏｏ”番地のＲＯＭ、あるいはＲＡＭ領域
には第６図に示すデータが入っているとする。

それぞれのモジュールのヘッダ部分には、第６図に示す
ように、プログラムカウンタの値を変更させるためにジ
ャンプコマンド（ＪＭＰ）を用いる。

また、この領域をＳＲＡＭ等でＣＰＵＩにより変更可能
にすることにより、より汎用的なプログラムシーケンス
の組上げが可能となる。

次にＤモジュール終了後、ＣＰＵ２がメツセージレジス
タ４．フラグレジスタ５をリセットすると、メツセージ
レジスタ４は４４００　Ｉ＋となり、ＣＰＵＩにおいて
はＤ−モジュールが終了したとフラグレジスタ７によっ
て参照できる。ＣＰＵ２はＤ−プログラムモジュール内
においてメツセージレジスタ４をリセット後、ＣＩ）　
Ｕ　２をレディ状態にするために例では、最後に”ＪＭ
Ｐ　　ＦＯＯＯ”を挿入するとする。

以上により、ＣＰＵ２は（（Ｄ　ｕ機能のＣＰＵＩから
のメツセージによりＤ−モジュールを実行し終了し次の
メツセージ待ち状態になる。

次にＣＰＵＩはＡＢＣモジュールを実行しつつあるイン
ターバル時間をおいてＤ−モジュールの処理終了をフラ
グレジスタ５を参照、検知するとともに、検知後Ｅ−モ
ジュールのアドレス上位８ビツトベクタをメツセージレ
ジスタ４に書込む。

この後はＤ−モジュールと同様に動作し終了する。

ＣＰＵ２の機能が処理される途中Ａ１３Ｃモジユールは
ＣＰＵＩにより処理される。

次にＣＰＵＩ（ＡＢＣう、ＣＰＵ２（ＤＦ）の機能が終
了し次のＦＧに移る場合において、本システムの利点と
して、タイミングジェネレータ３の調整により、ＣＰＵ
Ｉは第２図に示すタイミングチャートのブロックＹのよ
うにバスを専有し高速シーケンスを実行することが可能
となる。このときＣＰＵ２はスタンバイ状態とする。

また次の利点として本構成図には以上にあげたメツセー
ジレジスタ、フラグレジスタはＣＰＵ２においても接続
されている。すなりち、以上に挙げた例においてはＣＰ
ＵＩがマスタ、ＣＰＵ２がスレーブの位置づけにあった
が、逆にＣＰＵ２がＣＰＵＩの如く入力制御を行い、Ｃ
ＰＵＩにＤＦのようなモジュールを動作させることも可
能である。これはシステムバスを両ＣＰＵが共有してい
るので、共通の周辺回路１８をコン１ヘロールすること
ができるからである。

例えば、ＣＰＵＩがＣ−モジュールを動作終了後、ＦＧ
を処理するにあたり（前述した高速処理はしない）入力
装置制御をＣＰＵ２に渡し、ＣＰＵ２がＨＩ　（入力管
理）モジュールの処理を行うこととする。

“１００ＯＨ”を入力装置制御ルーチンとすると、ＣＰ
ＵＩはＣＰＵ２へ処理を渡すためにメツセージレジスタ
４に“ＩＯＨ”を書込む。これで入力装置制御はＣＰＵ
２に移り、ＣＰ　Ｕ　２がこのシステムでいうマスクＣ
ＰｔＪとなり、動作することが可能となる。

ＣＰＵＩ、ＣＰＵ２に接続されるメツセージレジスタは
同一アドレス上に割り当てられ、この構成においては、
マスクの権利のあるＣＰＵにしか操作できない。

以上の構成を用いることによって、マスク、スレーブの
関係が固定でないシステム構成をとれるとともに、アド
レスバス、データバスを共有することで、両ＣＰＵにお
いて、この例の場合では６４にバイトの領域を共有し得
ることができる。

〔発明の効果〕

以上説明しまたように、本発明によれば、低価格のプロ
セッサを用いて高性能化が図れ、かつメモリ削減による
システムコスト低減が図れるマルチプロセッサシステム
を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマルチプロセッサシス
テムの構成図、第２図は第１図の動作タイミングチャー
ト、第３図は本発明を複写機制御に適用した具体例を示
す図、第４図は第３図におけるコントロールシーケンス
の流れを示す図、第５図、第６図は第３図におけるプロ
グラム例を示す図、第７図は従来のマルチプロセッサ構
成例を示す図である。 １：ＣＰＵ（ここでは６５ＣＯ２）、２　：　ＣＰＵ（
ここではＣＰＵ２と同一の６５ＣＯ２）、３：タイミン
グジェネレータ、４，６：メツセージレジスタ、５，７
：フラグレジスタ、８，９：マルチプレクサ、１０ニア
ドレスコントローラ、１１：データコントローラ、１２
，１３：Ｄフリップ・フロップ、１４．１５：リセット
カウンタ、１６：ＲＯＭ、ｌ　７　：　ＲＡＭ、１８：
周辺回路、２０゜２１：ＮＯＲ回路。 第 図

Claims (1)

【特許請求の範囲】
1. （１）同一のマイクロプロセッサを２個用いたマルチプ
   ロセッサシステムにおいて、各プロセッサ間で通信を行
   うためのメッセージを格納するメッセージレジスタと、
   各プロセッサの動作状態を示す情報を格納するフラグレ
   ジスタとをそれぞれ２個有し、各プロセッサは上記メッ
   セージレジスタおよびフラグレジスタを介して同一アド
   レス割り当てによるプロセッサ間通信を行い、かつオペ
   コードフェッチのタイミングにより実行メモリアドレス
   に対するアドレス変換を行う回路と、システムバスの使
   用権許可を時分割制御する共通コントローラとを有し、
   該共通コントローラの制御により各ＣＰＵは共有メモリ
   をアクセスすることを特徴とするマルチプロセッサシス
   テム。