JPS58121468A - マルチプロセツサ装置 - Google Patents
マルチプロセツサ装置Info
- Publication number
- JPS58121468A JPS58121468A JP457182A JP457182A JPS58121468A JP S58121468 A JPS58121468 A JP S58121468A JP 457182 A JP457182 A JP 457182A JP 457182 A JP457182 A JP 457182A JP S58121468 A JPS58121468 A JP S58121468A
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- JP
- Japan
- Prior art keywords
- processor
- processors
- command
- data bus
- interrupt
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチプロセッサ装置に関するものであり、各
プロセッサの制御を容易に行なうことを目的とす乞。
プロセッサの制御を容易に行なうことを目的とす乞。
従来、マルチプロセッサ装置では、各プロセッサが独立
に動作するため各々のプロセッサにそれぞれ専用のコン
トロール回路を設け、さらにこの専用コントロール回路
に手動で操作できるパネルを接続したり、あるいは、各
プロセッサの専用のコントロール回路の各々を制御する
装置を別個に設け、それを付加することにより各プロセ
ッサの５ｔｏｐ／５ｔａｒｔ 、レジスタの読み出し
、セットメモリの書き込み読み出しなどを行なっていた
。そのため複雑な構成となり、かつ各プロセッサの制御
タイミングを一致させにぐいという欠点があった。
に動作するため各々のプロセッサにそれぞれ専用のコン
トロール回路を設け、さらにこの専用コントロール回路
に手動で操作できるパネルを接続したり、あるいは、各
プロセッサの専用のコントロール回路の各々を制御する
装置を別個に設け、それを付加することにより各プロセ
ッサの５ｔｏｐ／５ｔａｒｔ 、レジスタの読み出し
、セットメモリの書き込み読み出しなどを行なっていた
。そのため複雑な構成となり、かつ各プロセッサの制御
タイミングを一致させにぐいという欠点があった。
本発明はこのような欠点を除去したものであり、簡単な
構成で、各プロセッサの制御タイミングを一致させるこ
とができるマルチプロセッサ装置全提供するものである
。
構成で、各プロセッサの制御タイミングを一致させるこ
とができるマルチプロセッサ装置全提供するものである
。
以下本発明の一実施例を図面を用いて説明する。
図中１０．２０．ｎｏは双方向データバス１に並列接続
されたプロセッサである。
されたプロセッサである。
双方向データバス１を介してプロセッサー０゜２０、ｎ
ｏのうち任意の２つのプロセッサ間で相互にデータを送
受信することができる。２はプロセッサ１０ 、２０
、 ｎ ｏのうちの任意のプロセッサより他の全プロセ
ッサに対して一斉にマスク不能の割込みを発生させるこ
とのできる双方向−斉マスク不能割込み線（以下、−斉
割込線と呼ぶ）である。各プロセッサー ０ 、２０
、 ｎ ｏは、−斉割込み線２あるいはデータバス１を
使用する際に他のプロセッサとの使用競合を避けるため
にバス使用要求信号線１４，２４．ｎ４を用いて、使用
競合調停回路３に対して、使用要求を通知する。
ｏのうち任意の２つのプロセッサ間で相互にデータを送
受信することができる。２はプロセッサ１０ 、２０
、 ｎ ｏのうちの任意のプロセッサより他の全プロセ
ッサに対して一斉にマスク不能の割込みを発生させるこ
とのできる双方向−斉マスク不能割込み線（以下、−斉
割込線と呼ぶ）である。各プロセッサー ０ 、２０
、 ｎ ｏは、−斉割込み線２あるいはデータバス１を
使用する際に他のプロセッサとの使用競合を避けるため
にバス使用要求信号線１４，２４．ｎ４を用いて、使用
競合調停回路３に対して、使用要求を通知する。
使用競合調停回路３は、使用要求を出しているプロセッ
サのうちの一つに対してのみ要求が出ている間使用許可
信号線１６ 、２５ 、 ｎ６を用いてデ（ 一タバス１と一斉割込み線２の使用を許可する。
サのうちの一つに対してのみ要求が出ている間使用許可
信号線１６ 、２５ 、 ｎ６を用いてデ（ 一タバス１と一斉割込み線２の使用を許可する。
全てのプロセッサー ０ 、２０ 、 ｎ ｏは、デー
タバス１．Ｌ−一斉割込み線２を使用する場合には常に
１競合調停回路３の許可を得てから使用する。
タバス１．Ｌ−一斉割込み線２を使用する場合には常に
１競合調停回路３の許可を得てから使用する。
任意のプロセッサがデータバス１上にデータをセットし
一斉割込み線２により他のプロセッサへマスク不能の割
り込みをかけた場合、割り込みをかけられたプロセッサ
はプロセッサステータス退避メモリ回路１２ 、２２
、 ｎ２に対して読み出し書き込み回路１１．２１ 、
ｎｌを通じて、割り込み発生時のプロセッサの状態を退
避する。次に割り込１れたプロセッサはデータバス１上
に保持されているデータを読みとり、全プロセッサに対
するストップ指令なのか否かを判断する。全プロセッサ
宛の場合には、各プロセｙすはスレーブモードとなシー
斉割込みをかけたプロセッサからの指令コマンド待ちと
なる。
一斉割込み線２により他のプロセッサへマスク不能の割
り込みをかけた場合、割り込みをかけられたプロセッサ
はプロセッサステータス退避メモリ回路１２ 、２２
、 ｎ２に対して読み出し書き込み回路１１．２１ 、
ｎｌを通じて、割り込み発生時のプロセッサの状態を退
避する。次に割り込１れたプロセッサはデータバス１上
に保持されているデータを読みとり、全プロセッサに対
するストップ指令なのか否かを判断する。全プロセッサ
宛の場合には、各プロセｙすはスレーブモードとなシー
斉割込みをかけたプロセッサからの指令コマンド待ちと
なる。
他のプロセッサ宛の指令の場合には退避した自プロセッ
サのステータスをプロセッサステータス退避メモＩｊ１
２，２２．ｎ２より読み出して割込み以前の状態に戻る
。スレーブモードとなったプロセッサ（以後スレーブプ
ロセッサと呼ぶ）は、−斉割込みをかけたプロセッサ（
以後マスタプロセッサと呼ぶ）からのデータバス１を通
して送られる指令に従って次のように動作する。全プロ
セッサ１ｏをマスタプロセッサとし、他のプロセッサ２
０，１１０をスレーブプロセッサトスる。
サのステータスをプロセッサステータス退避メモＩｊ１
２，２２．ｎ２より読み出して割込み以前の状態に戻る
。スレーブモードとなったプロセッサ（以後スレーブプ
ロセッサと呼ぶ）は、−斉割込みをかけたプロセッサ（
以後マスタプロセッサと呼ぶ）からのデータバス１を通
して送られる指令に従って次のように動作する。全プロ
セッサ１ｏをマスタプロセッサとし、他のプロセッサ２
０，１１０をスレーブプロセッサトスる。
（１）再スタートさせるには、マスタプロセッサ１０よ
り再スタート指令をスレーブモードのスレーブプロセッ
サ２０ 、 、、、、、、 ｎ □が受けた場合、スレ
ーブプロセッサ２０．ｎｏは退避した自プロセッサステ
ータスを復旧する。
り再スタート指令をスレーブモードのスレーブプロセッ
サ２０ 、 、、、、、、 ｎ □が受けた場合、スレ
ーブプロセッサ２０．ｎｏは退避した自プロセッサステ
ータスを復旧する。
このとき−斉割込みにより再スタートしたときはスレー
ブモードの全プロセッサ２０．ｎ。
ブモードの全プロセッサ２０．ｎ。
が−斉に同時にスタートする
（２２ レジスタ、その他ステータスの変更あるいは
読み出しをするにはマスタプロセッサ１０の指令により
スレーブプロセッサ２０．ｎｏのメモリ２２．ｎ２に退
避したプロセッサステータスを変更することにより行な
われる。
読み出しをするにはマスタプロセッサ１０の指令により
スレーブプロセッサ２０．ｎｏのメモリ２２．ｎ２に退
避したプロセッサステータスを変更することにより行な
われる。
（３）スレーブプロセッサのメモリの読み出しと書き込
みをするにはマスタプロセッサ１ｏの指令により指定し
たスレーブプロセッサが主記憶の内容を読み出してマス
タプロセッサ１ｏへ通知する。あるいはマスタプロセッ
サ１０がら与えられたデータをスレーブプロセッサの主
記憶に書き込む。
みをするにはマスタプロセッサ１ｏの指令により指定し
たスレーブプロセッサが主記憶の内容を読み出してマス
タプロセッサ１ｏへ通知する。あるいはマスタプロセッ
サ１０がら与えられたデータをスレーブプロセッサの主
記憶に書き込む。
（４）ブレークポイントの設定をするにはマスタプロセ
ッサ１０の指令によりスレーブプロセッサ２０．ｎｏの
うちの一つにブレークポイントを設定する。スレーブプ
ロセッサがスタート後、ブレークポイントにかかった場
合−斉割込み線２あるいはデータバス１によシマスタプ
ロセッサ１０へ通知する。
ッサ１０の指令によりスレーブプロセッサ２０．ｎｏの
うちの一つにブレークポイントを設定する。スレーブプ
ロセッサがスタート後、ブレークポイントにかかった場
合−斉割込み線２あるいはデータバス１によシマスタプ
ロセッサ１０へ通知する。
（５）プロセッサ２０に接続された入出力装置４からの
指令により上記１〜４と同様の動作を実行させることが
できる。
指令により上記１〜４と同様の動作を実行させることが
できる。
（ｅ） プロセッサ２ｏに接続された入出力装置４と対
をなすプロセッサとの間で入出力装置４よりプロセッサ
へのデータｅプログラムのローディング、プロセッサの
データ・プログラムの入出力装置４へのダンプやセーブ
を行なう。
をなすプロセッサとの間で入出力装置４よりプロセッサ
へのデータｅプログラムのローディング、プロセッサの
データ・プログラムの入出力装置４へのダンプやセーブ
を行なう。
このように本実施例では、複数のプロセッサが各々独立
に非同期的に動作するマルチプロセッサ装置において、
任意のプロセッサより他の全てのプロセッサに対して、
プロセッサの実行の開始／停止、レジスタのセント読み
出し、他の任意のプロセッサのメモリの読み出し書き込
み、他の任意のプロセッサへのブレークポイントの設定
等を簡単な構成で行なうことができる。また、本実施例
では、全てのプロセッサを同−構奇とし、専用のプロセ
ッサ制御装置を付加することなく任意のプロセッサに対
して、地金プロセッサおよび自プロセッサの制御装置と
しての機能を付与することができる。
に非同期的に動作するマルチプロセッサ装置において、
任意のプロセッサより他の全てのプロセッサに対して、
プロセッサの実行の開始／停止、レジスタのセント読み
出し、他の任意のプロセッサのメモリの読み出し書き込
み、他の任意のプロセッサへのブレークポイントの設定
等を簡単な構成で行なうことができる。また、本実施例
では、全てのプロセッサを同−構奇とし、専用のプロセ
ッサ制御装置を付加することなく任意のプロセッサに対
して、地金プロセッサおよび自プロセッサの制御装置と
しての機能を付与することができる。
以上のように本発明によれば簡単な構成で各プロセッサ
の制御タイミングを容易に一致させることができ、集中
制御を容易に行なうことができる。
の制御タイミングを容易に一致させることができ、集中
制御を容易に行なうことができる。
図面は本発明の一実施例におけるマルチプロセッサ装置
のブロック図である。 １ 、、、、、、双方向データバス、２ 、、、、、、
双方向−“斉マスク不能割込み線、３ 、、、、、、使
用競合調停回路、４ 、、、、、、入出力装置、１０，
２０．ｎｏ（ｎ＝ ３ 、４．、、、、、、 ） 、、
、、、、プロセッサ、１１，２１゜ｎｌ（ｎ＝３・４・
・・・・・・）・・・・・・読み出し書き込み回路、
１２，２２．ｎ２（ｎ＝＝３．４．、、＊、、、、、、
） 、、、、、、プロセッサ、ステータス退避メモリ
回路。
のブロック図である。 １ 、、、、、、双方向データバス、２ 、、、、、、
双方向−“斉マスク不能割込み線、３ 、、、、、、使
用競合調停回路、４ 、、、、、、入出力装置、１０，
２０．ｎｏ（ｎ＝ ３ 、４．、、、、、、 ） 、、
、、、、プロセッサ、１１，２１゜ｎｌ（ｎ＝３・４・
・・・・・・）・・・・・・読み出し書き込み回路、
１２，２２．ｎ２（ｎ＝＝３．４．、、＊、、、、、、
） 、、、、、、プロセッサ、ステータス退避メモリ
回路。
Claims (1)
- 退避メモリ回路を有し、双方向−斉割込み線と双方向デ
ータバスとに接続された複数のプロセッサおよび前記複
数のプロセッサに接続された競合調停回路を備え、一つ
の前記プロセッサから一斉割込み指令が送出されたとき
、残りの前記プロセッサは前記−斉割込み指令送出時の
状態情報を前記残りのプロセッサの退避メモリ回路に退
避させ“るとともに前記残シのプロセッサのうちから前
記一つのプロセッサによシ指定された指定プロセッサ以
外の残シのプロセッサの動作を前記一つのプロセッサの
指令が終了するまでの開停止させ、前記一つのプロセッ
サの指令が終了した後、前記退避メモリ回路を読み出し
前記残シのプロセッサを前記指令送出前の状態に戻して
から再始動させることを特許とするマルチプロセッサ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP457182A JPS58121468A (ja) | 1982-01-13 | 1982-01-13 | マルチプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP457182A JPS58121468A (ja) | 1982-01-13 | 1982-01-13 | マルチプロセツサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121468A true JPS58121468A (ja) | 1983-07-19 |
Family
ID=11587718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP457182A Pending JPS58121468A (ja) | 1982-01-13 | 1982-01-13 | マルチプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081648A (ja) * | 1983-10-11 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477547A (en) * | 1977-12-02 | 1979-06-21 | Hitachi Ltd | Interruption control system |
| JPS57178553A (en) * | 1981-04-27 | 1982-11-02 | Nec Corp | Multiprocessor system |
| JPS58101360A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
-
1982
- 1982-01-13 JP JP457182A patent/JPS58121468A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477547A (en) * | 1977-12-02 | 1979-06-21 | Hitachi Ltd | Interruption control system |
| JPS57178553A (en) * | 1981-04-27 | 1982-11-02 | Nec Corp | Multiprocessor system |
| JPS58101360A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081648A (ja) * | 1983-10-11 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置 |
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