JPS63163662A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
- Publication number
- JPS63163662A JPS63163662A JP30872986A JP30872986A JPS63163662A JP S63163662 A JPS63163662 A JP S63163662A JP 30872986 A JP30872986 A JP 30872986A JP 30872986 A JP30872986 A JP 30872986A JP S63163662 A JPS63163662 A JP S63163662A
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- JP
- Japan
- Prior art keywords
- access
- request signal
- output
- cpu
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 description 1
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 description 1
- 101100385394 Zea mays ACK2 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、汎用ＣＰＵと、外部メモリと、該外部メモリ
アクセス機能を有する１チツプＣＰＩＪ％有するマルチ
ＣＰＵシステムに関する。
アクセス機能を有する１チツプＣＰＩＪ％有するマルチ
ＣＰＵシステムに関する。
（従来の技術〕
従来、この種のマルチＣＰＵシステムとして、汎用ＣＰ
Ｕと１チツプＣＰＵが外部メモリを同時にアクセスする
ことがないように、あらがじめ設定した１チツプＣＰＩ
ＪのブＯグラムによって定まる１チツプＣＰＵの外部メ
モリアクセス周期ごとに信号を発するタイミング発生器
を設け、該信号によって汎用ＣＰＵに連結されているバ
スを切り離し、１チツプＣＰＵが外部メモリを占有でき
るようにするとともに、前記切り離しの直前に汎用ＣＰ
Ｕが外部メモリをアクセスしようとするときはＷＡＩＴ
信号を発し、汎用ＣＰＵが外部メモリをアクセスするこ
とを一時停止させるようにしたマルチＣＰＵシステムが
提案畜れている（特開昭６０−６８４６２号）。
Ｕと１チツプＣＰＵが外部メモリを同時にアクセスする
ことがないように、あらがじめ設定した１チツプＣＰＩ
ＪのブＯグラムによって定まる１チツプＣＰＵの外部メ
モリアクセス周期ごとに信号を発するタイミング発生器
を設け、該信号によって汎用ＣＰＵに連結されているバ
スを切り離し、１チツプＣＰＵが外部メモリを占有でき
るようにするとともに、前記切り離しの直前に汎用ＣＰ
Ｕが外部メモリをアクセスしようとするときはＷＡＩＴ
信号を発し、汎用ＣＰＵが外部メモリをアクセスするこ
とを一時停止させるようにしたマルチＣＰＵシステムが
提案畜れている（特開昭６０−６８４６２号）。
第２図は上述したマルチＣＰＵシステムにおけるマルチ
ボートメモリアクセスコントロール回路の回路図である
。
ボートメモリアクセスコントロール回路の回路図である
。
このマルチボートメモリアクセスコントロール回路は、
マルチプレクサ１（ＬＳ１５７）と、Ｄフリップフロッ
プ２ （ＬＳ１７５）と、ナンド回路３〜１０と、オア
回路１１で構成され、４人力のりウェスト信号臼Ｑｏ
、 ＲＱ＋ 、ＲＱ２ 、ＲＱ３と各々に対応するアク
ノリッジ信号ＡＣに。。
マルチプレクサ１（ＬＳ１５７）と、Ｄフリップフロッ
プ２ （ＬＳ１７５）と、ナンド回路３〜１０と、オア
回路１１で構成され、４人力のりウェスト信号臼Ｑｏ
、 ＲＱ＋ 、ＲＱ２ 、ＲＱ３と各々に対応するアク
ノリッジ信号ＡＣに。。
ＡＣＫ＋ 、ＡＣＫ２ 、ＡＣＫ３の出力を有している
。入力に対してはプライオリティが付けられ（この場合
、プライオリティはリクエスト信号管Ｑ０が最も高く、
リクエスト信号臼Ｑ＋ 、ＲＱ２゜日Ｑ３の）唖に低く
なる）、同時入力ではプライオリティの高い方からアク
ノリッジ信号が出力され、またプライオリティの低いリ
クエスト信号に対するアクノリッジ信号が出力されてい
るときにプライオリティの高いリクエスト信号がきても
プライオリティの低いリクエスト信号が無くならない限
りプライオリティの高いリクエスト信号に対するアクノ
リッジ信号は発生しない。
。入力に対してはプライオリティが付けられ（この場合
、プライオリティはリクエスト信号管Ｑ０が最も高く、
リクエスト信号臼Ｑ＋ 、ＲＱ２゜日Ｑ３の）唖に低く
なる）、同時入力ではプライオリティの高い方からアク
ノリッジ信号が出力され、またプライオリティの低いリ
クエスト信号に対するアクノリッジ信号が出力されてい
るときにプライオリティの高いリクエスト信号がきても
プライオリティの低いリクエスト信号が無くならない限
りプライオリティの高いリクエスト信号に対するアクノ
リッジ信号は発生しない。
第３図はマルチＣＰＵシステムにおけるＣＰＵの読込み
のタイミング図である。
のタイミング図である。
ＣＰＵ （７０１０８（Ｖ２Ｏ））は８０８８と同じで
ワード読みでは２回す−ド信号日りが発生し、８サイク
ルで完了する。すなわち、ＣＰＵ（７０１０８）はサイ
クルＴ＋ 、 Ｔ２１ｃｍ７ トレスラッチイネーブル
信号へＬＥによりアドレスをラッチし、メモリリード信
号ＲＤによつワード単位でアクセスすると、２バイト読
み、７クロツクのアドレスサイクルＴｉに入る。これは
ＭＯＶＷｒｅｑ、ｍｅｎ命令、すなわちメモリの内容を
１ワード（２バイト）読み込むのに１５クロツクを要す
ることによる。この］５クロ・ンクはＴｌ〜丁４サイク
ルにあけるメモリアクセス２回と７クロツクの内部処理
時間よりなっている。
ワード読みでは２回す−ド信号日りが発生し、８サイク
ルで完了する。すなわち、ＣＰＵ（７０１０８）はサイ
クルＴ＋ 、 Ｔ２１ｃｍ７ トレスラッチイネーブル
信号へＬＥによりアドレスをラッチし、メモリリード信
号ＲＤによつワード単位でアクセスすると、２バイト読
み、７クロツクのアドレスサイクルＴｉに入る。これは
ＭＯＶＷｒｅｑ、ｍｅｎ命令、すなわちメモリの内容を
１ワード（２バイト）読み込むのに１５クロツクを要す
ることによる。この］５クロ・ンクはＴｌ〜丁４サイク
ルにあけるメモリアクセス２回と７クロツクの内部処理
時間よりなっている。
ここで、特開昭６０−６８４６２号の回路をこれで動作
きせるにはサイクルタイム４μｓｅｃ、専有時間１μｓ
ｅｃでクロックパルスＣＰ＝８ＭＨｚとすると１５クロ
ツクで１２５ｕｓｅｃｘ１５＝１．８７５ｕｓｅｃ、す
なわち読込みの１．８７５ｕｓｅｃ前にリクエスト信号
管でｎ−を出さなければならない、これに読込み時間１
ｕｓｅｃを加えると２．８７５μｓｅｃ／４ｕｓｅｃで
７０％以上も１チツプＣＰＵがメモリを専有し、他のＣ
ＰＵがメモリをアクセスしずらくなって来て全体のスル
ーブツトが低下する。
きせるにはサイクルタイム４μｓｅｃ、専有時間１μｓ
ｅｃでクロックパルスＣＰ＝８ＭＨｚとすると１５クロ
ツクで１２５ｕｓｅｃｘ１５＝１．８７５ｕｓｅｃ、す
なわち読込みの１．８７５ｕｓｅｃ前にリクエスト信号
管でｎ−を出さなければならない、これに読込み時間１
ｕｓｅｃを加えると２．８７５μｓｅｃ／４ｕｓｅｃで
７０％以上も１チツプＣＰＵがメモリを専有し、他のＣ
ＰＵがメモリをアクセスしずらくなって来て全体のスル
ーブツトが低下する。
本発明の目的は、不要なアクセスをなくしてスルーブツ
トが向上したマルチＣＰＵシステムを提供することであ
る。
トが向上したマルチＣＰＵシステムを提供することであ
る。
本発明のマルチＣＰＵシステムは、外部メモリと、外部
メモリをアクセス可能で、アクセス時、ＣＰＵ毎にプラ
イオリティが予め決められたリクエスト信号を出力する
複数のＣＰＵと、リクエスト信号を入力とし、そのプラ
イオリティをデコードしてアクセス可を示すアクノリッ
ジ信号を出力するマルチボートメモリアクセスコントロ
ール回路を有するマルチＣＰＵシステムにおいて、ＣＰ
Ｕがメモリをアクセスするのに必要な時間が予め設定さ
れ、ＣＰＵが外部メモリをアクセスしている時開ヲ計時
し、これが前記の設定された時間に達すると、マルチボ
ートメモリアクセスコントロール回路が新たなリクエス
ト信号を受け付けられるようにマルチボートメモリアク
セスコントロール回路を制御する回路を有する。
メモリをアクセス可能で、アクセス時、ＣＰＵ毎にプラ
イオリティが予め決められたリクエスト信号を出力する
複数のＣＰＵと、リクエスト信号を入力とし、そのプラ
イオリティをデコードしてアクセス可を示すアクノリッ
ジ信号を出力するマルチボートメモリアクセスコントロ
ール回路を有するマルチＣＰＵシステムにおいて、ＣＰ
Ｕがメモリをアクセスするのに必要な時間が予め設定さ
れ、ＣＰＵが外部メモリをアクセスしている時開ヲ計時
し、これが前記の設定された時間に達すると、マルチボ
ートメモリアクセスコントロール回路が新たなリクエス
ト信号を受け付けられるようにマルチボートメモリアク
セスコントロール回路を制御する回路を有する。
（作用）
したがって、マルチＣＰＵシステムのスルプツトが向上
する。
する。
次に本発明の実施例についで図面を参照しで説明する。
第１図は本発明のマルチＣＰＵシステムの一実施例で、
マルチボートメモリアクセスコントロール回路の回路図
である。
マルチボートメモリアクセスコントロール回路の回路図
である。
本実施例は、第２図の従来例に、カウンタ］３（ＬＳ１
６１）と、入力がオア回路１１の出力に、出力がカウン
タ１３のロード端子ＬＤに接続されたインバータ１２と
、入力がカウンタ１３のリップルキャリー出力ＲＣに、
出力がオア回路１１の入力に接続されたインバータ１４
を付加した構成となっている。
６１）と、入力がオア回路１１の出力に、出力がカウン
タ１３のロード端子ＬＤに接続されたインバータ１２と
、入力がカウンタ１３のリップルキャリー出力ＲＣに、
出力がオア回路１１の入力に接続されたインバータ１４
を付加した構成となっている。
アイドルサイクルＴｉにオア回ｗ４１１の出力Ｑをカウ
ンタ１３でカウントし、アクセス完了と同時にカウンタ
１３のリップルキャリー出力で出力Ｑ！ ”Ｈ”にする
ことによりマルチプレクサ１は八人力（リクエスト信号
＞ｌＦｒ選択し、高いフライオリティが受付けられる。
ンタ１３でカウントし、アクセス完了と同時にカウンタ
１３のリップルキャリー出力で出力Ｑ！ ”Ｈ”にする
ことによりマルチプレクサ１は八人力（リクエスト信号
＞ｌＦｒ選択し、高いフライオリティが受付けられる。
すなわち、リクエスト信号ＲＱ、がずっと“Ｌ”になっ
ていてもカウンタ１３があることで出力Ｑは一点線のよ
うになり、リクエス″ト信号ＲＧ乙−の直ちに受付けら
れるようになる（第３図）、この方式だとリクエスト信
号ＲＱｏを出すのは１ｕｓｅｃ前がらでよくなり、５０
％の専有となり、スループットは大幅に向上する。
ていてもカウンタ１３があることで出力Ｑは一点線のよ
うになり、リクエス″ト信号ＲＧ乙−の直ちに受付けら
れるようになる（第３図）、この方式だとリクエスト信
号ＲＱｏを出すのは１ｕｓｅｃ前がらでよくなり、５０
％の専有となり、スループットは大幅に向上する。
以上説明したように本発明は、メモリのアクセス時Ｉ！
！１を予め設定しておき、アクセス時間がこの設定時ａ
ｔこ達するとアクセスを停止させ、他のＣＰＩＪがメモ
リをアクセスできるようにすること（こより、マルチＣ
ＰＵシステムのスループットが向上するという効果があ
る。
！１を予め設定しておき、アクセス時間がこの設定時ａ
ｔこ達するとアクセスを停止させ、他のＣＰＩＪがメモ
リをアクセスできるようにすること（こより、マルチＣ
ＰＵシステムのスループットが向上するという効果があ
る。
第１図は本発明のマルチブＯセッサシステムの一実施例
で、メモリアクセスコントロール回路のブロック図、第
２図は従来例のブロック図、第３図は笥１図および第２
図の回ｗ！Ｉを有するマルチＣＰＵシステムのタイミン
グ図である。 １・・・・・・・・・・・・マルチプレクサ、２・・・
・・・・・・・・・Ｄフリップフロップ、３〜１０−・
・ナンド回路、 １１・・・・・・・・・オア回路、 １２．１４−・・インバータ、 １３・・・・・・・・・カウンタ、 ＲＱｏ ＝ ＲＱｓ ・・・リクエスト信号、ＡＣＫｏ
〜Ａ ＣＫ ３−アクノリッジ信号。
で、メモリアクセスコントロール回路のブロック図、第
２図は従来例のブロック図、第３図は笥１図および第２
図の回ｗ！Ｉを有するマルチＣＰＵシステムのタイミン
グ図である。 １・・・・・・・・・・・・マルチプレクサ、２・・・
・・・・・・・・・Ｄフリップフロップ、３〜１０−・
・ナンド回路、 １１・・・・・・・・・オア回路、 １２．１４−・・インバータ、 １３・・・・・・・・・カウンタ、 ＲＱｏ ＝ ＲＱｓ ・・・リクエスト信号、ＡＣＫｏ
〜Ａ ＣＫ ３−アクノリッジ信号。
Claims (1)
- 【特許請求の範囲】 外部メモリと、外部メモリをアクセス可能で、アクセス
時、ＣＰＵ毎にプライオリティが予め決められたリクエ
スト信号を出力する複数のＣＰＵと、リクエスト信号を
入力とし、そのプライオリティをデコードしてアクセス
可を示すアクノリッジ信号を出力するマルチポートメモ
リアクセスコントロール回路を有するマルチＣＰＵシス
テムにおいて、 ＣＰＵがメモリをアクセスするのに必要な時間が予め設
定され、ＣＰＵが外部メモリをアクセスしている時間を
計時し、これが前記の設定された時間に達すると、マル
チポートメモリアクセスコントロール回路が新たなリク
エスト信号を受け付けられるようにマルチポートメモリ
アクセスコントロール回路を制御する回路を有すること
を特徴とするマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30872986A JPS63163662A (ja) | 1986-12-26 | 1986-12-26 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30872986A JPS63163662A (ja) | 1986-12-26 | 1986-12-26 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163662A true JPS63163662A (ja) | 1988-07-07 |
Family
ID=17984582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30872986A Pending JPS63163662A (ja) | 1986-12-26 | 1986-12-26 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163662A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127260A (en) * | 1980-03-10 | 1981-10-05 | Hitachi Ltd | Volume sharing system |
| JPS5844552A (ja) * | 1981-09-09 | 1983-03-15 | Hitachi Ltd | 対等分散型情報処理システム |
| JPS58129672A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 対等分散型情報処理システム |
-
1986
- 1986-12-26 JP JP30872986A patent/JPS63163662A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127260A (en) * | 1980-03-10 | 1981-10-05 | Hitachi Ltd | Volume sharing system |
| JPS5844552A (ja) * | 1981-09-09 | 1983-03-15 | Hitachi Ltd | 対等分散型情報処理システム |
| JPS58129672A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 対等分散型情報処理システム |
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