JPH04232559A - システムのプロセッサ間対話方法及び該方法を実施するためのシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサタイ
プの情報処理システムに関し、さらに詳細には、そのよ
うなシステムのプロセッサ間の対話方法、ならびにこの
方法を使用するシステムに関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいては、
プロセッサは、オペレーションの一貫性を確実にするた
め、多くの状況下で互いに通信できければならない。そ
のために、どのような２プロセッサ間でも対話を可能に
する手段が備えられる。このとき対話を始める〔発信人
〕プロセッサが、別の〔受信人〕プロセッサにリクエス
トを出し、この〔受信人〕プロセッサは、〔発信人〕プ
ロセッサにリクエストを認識したことを示す肯定応答を
送る。次に、受けたリクエストに応答して、〔受信人〕
プロセッサは一般に、リウエストを受ける前に実行して
いたオペレーションに割込みをする。プロセッサ間のこ
の対話のために、割込み機構として一般に知られるもの
を使用することができる。

【０００３】プロセッサ間の対話は、システムの動作中
に多くの状況下で起こる。これらの可能性の一組を、２
つのカテゴリ：〔発信人〕プロセッサが特定の〔受信人
〕プロセッサにリクエストを発する選択的リクエストと
、システムの１つのプロセッサがシステムの他のプロセ
ッサ全てに対し同時にリクエストを発するス指定する全
体的リクエストに区分することができる。

【０００４】一般に、特定のオペレーションの実行の最
中に〔発信人〕プロセッサによりリクエストが送られ、
そのオペレーションの達成は、〔受信人〕プロセッサか
ら肯定応答の受信を条件付とする。その結果、リクエス
トを送ることを要求する動作は、受信した肯定応答を監
視する段階を含む。

【０００５】

【発明が解決しようとする課題】このために、これまで
の方法は、対応する肯定応答の受信を監視するために、
各リクエストごとに実行中のオペレーションに割込みす
ることを含む。この方法は、最も単純であり、〔受信人
〕プロセッサによる受入れ順序が、対応するリクエスト
が送られた順序と同じでなければならない場合に役に立
つ。しかし、〔受信人〕プロセッサのこのような同期は
不必要であることが非常に多い。唯一重要なことは、〔
受信人〕プロセッサが各リクエストを実際に受入れたこ
とである。この場合、上述した従来の方法はシステムの
性能面で最適ではない。実際には、リクエストを送った
時点から肯定応答を受ける時点までの時間は、比較的長
い可能性がある。その理由は、〔受信人〕プロセッサは
、リクエストが送られたときに、割込みできない長いオ
ペレーションを実行中の場合があるからである。このオ
ペレーションが完全に終了した後、初めてリクエストは
受け入れられ、肯定応答を送ることができる。この期間
の間中、〔発信人〕プロセッサは待機状態にある。しか
し、あらゆるオペレーションに対する複数のリクエスト
の数が制限されれば、（これは、システム中のプロセッ
サ数自体が制限される場合である）システム性能の低下
を抑えられる。これに対して、多数のプロセッサを含む
システムにおいては、性能の低下は、特に、複数のプロ
セッサにプロセスを分散する処理（「ディスパッチング
」と呼ばれる）を含むオペレーションの場合、無視でき
ない。このようなオペレーションはプロセッサの数が多
ければ多いほど頻繁に起こる。

【０００６】そこで、本発明の目的は、〔受信人〕プロ
セッサがリクエストが受け入れる順序によって何ら制約
を必要としないオペレーションの最中に送られた多数の
リクエストを発するプロセッサの待機時間を最小限に短
縮する、システムのプロセッサ間の対話方法を提供する
ことにより、上記問題点を解決することである。

【０００７】

【課題を解決するための手段】そのため、本発明による
ならば、マルチプロセッサ情報処理システムのプロセッ
サ間の対話方法であって、上記プロセッサの１つが、他
の１つのプロセッサに宛てたリクエストの送信を起動す
るオペレーションを実行したとき、上記対話が行われ、
各〔受信人〕プロセッサは、〔発信人〕プロセッサに対
して、上記リクエストを受け入れたという肯定応答信号
を送る対話方法において、リクエストが〔受信人〕プロ
セッサにより受け入れられる順序に関していかなる制約
を要必要としないあらゆるオペレーションは、上記オペ
レーションの最中にリクエストの送信によりもたらされ
る肯定応答の〔発信人〕プロセッサによる受信を考慮に
入れることなく実行し、上記オペレーションの最中に、
該オペレーションを実行しているプロセッサによって送
られるべきまたは送らなければならないリクエストの総
数を計算し、〔発信人〕プロセッサが受けた肯定応答の
数を数え、上記オペレーションは、上記リクエストの総
数と受けた肯定応答の数とが等しいとき、終了すること
を特徴とする方法が提供される。

【０００８】上記した本発明による対話方法は、マルチ
プロセッサシステム中に備えられる他の交換機構と簡単
に統合可能であることが望ましい。従って、本発明の方
法の第２の特徴では、リクエストおよび肯定応答は、メ
ッセージタイプの表示を含むメッセージの形態を取り、
特に肯定応答に関する場合には、プロセッサによる肯定
応答の受信は、該プロセッサに宛てられたメッセージが
送られたこと、該メッセージが肯定応答であることの検
出を含む。

【０００９】一般に、プロセッサは、多くの場合、マイ
クロプログラム制御される処理手段と、受けたメッセー
ジを記憶することができる個別インターフェース回路を
備える。従って、処理と肯定応答カウント動作とを並行
することにより、上記の能力を使用することが重要であ
る。このために、また本発明の方法のさらに追加的な特
徴では、プロセッサが受けた肯定応答の数のカウントは
、該プロセッサの処理手段により対応する肯定応答メッ
セージの読取りとは無関係に行われ、受けた肯定応答の
数は、上記処理手段に宛てられて該処理手段により受け
られた最後のメッセージ中に永続的に置かれ、最後のメ
ッセージの読取り後、リクエスト数と肯定応答数とが等
しいことを処理手段が監視する。

【００１０】受けたメッセージの読取りは、ゼロリセッ
トにより達成されることが多い。さらに、システム中へ
の本発明の方法の統合を容易にするために、本発明の別
の特徴において、処理手段による最後のメッセージの読
取りは、この読取りの間に新しい肯定応答が到達しなか
ったことを条件に、肯定応答数のゼロリセットを起こす
。読取りが行われると、リクエスト数から肯定応答数が
減算され、このように計算された新しいリクエスト数が
ゼロと等しくなるとき、リクエスト数と肯定応答数が等
しくなる。

【００１１】最後に、同時に数個のプロセッサにより数
件の対話が発生することを防がなければならない。その
ため、また、本発明の別の特徴では、この方法は、複数
のリクエストの送信を起動することのできるオペレーシ
ョンのプロセッサによる実行は、少なくとも１つのシス
テムラッチの「フリー」状態が確認された後に初めて許
可される。その場合、上記ラッチが「ビジィ」状態であ
ると見做して、上記オペレーションを実際の実行が進め
られ、オペレーションが完了した時点で、上記ラッチは
「フリー」にされる。

【００１２】本発明はまた、上記した本発明の方法を実
施することのできる情報処理システムを提供する。本発
明による情報処理システムは、プロセッサにそれぞれ付
属するインターフェース回路と、インターフェース回路
を互いに接続するバスリンクとを介して対話をすること
ができる複数のプロセッサを含み、これらプロセッサの
少なくとも１つが、少なくとも１つの他のプロセッサに
宛てたリクエストの送信を起動するオペレーションを実
行するための手段を含み、各〔受信人〕プロセッサが、
当該〔受信人〕プロセッサに宛てられたリクエストを受
け入れたことを知らせる肯定応答を〔発信人〕プロセッ
サに送るように構成された情報処理システムであって、
上記リクエスト〔発信人〕プロセッサが、上記オペレー
ションの最中に送る予定のまたは送らなければならない
リクエスの総数を決定できる第１カウント手段と、肯定
応答が受信されるたびに作動される第２カウント手段と
、リクエスト数と受信された肯定応答の数が等しいこと
を検出するための比較手段とを含み、〔受信人〕プロセ
ッサによるリクエストの受け入れ順序に関して制約なし
に対話を要求する各オペレーションについて、上記の等
しいことの検出により、〔発信人〕プロセッサが上記オ
ペレーションの実行を完了することを許可することを特
徴とする情報処理システムが提供される。

【００１３】その他の特徴および、本発明を用いる特に
カウント手段を作成するための実施例の詳細は後に説明
する。

【００１４】

【作用】本発明に従う方法およびシステムは、オペレー
ションが複数のリクエストを要求するたび、リクエスト
が選択的か全体的かに関係なく、複数のアプリケーショ
ンを有することができる。本発明は、システムの実行プ
ロセッサ間の対話だけではなく、実行プロセッサと入力
／出力プロセッサ間の交換を行うため使用することがで
きる。

【００１５】アプリケーションの第一の例として、複数
のプロセッサの内の１つにより実行される「ＣＬＥＡＲ
」命令によって開始されて、一組のプロセッサのキャッ
シュレジスタの内容を消すオペレーションについて述べ
ることができる。このオペレーションは、キャッシュレ
ジスタの内容を消すために、他のプロセッサに命令を与
える全体的リクエストの送信を必要とする。本発明に従
えば、リクエストの送信はオペレーションの開始時に行
われる。次に、〔発信人〕プロセッサは、その〔発信人
〕プロセッサ自体のキャッシュレジスタの消去を実施し
、そのとき初めて〔受信人〕プロセッサがリクエストを
実際に受けたかどうかを確認する。

【００１６】本発明のもう１つの特に重要なアプリケー
ションは、既に述べたようにディスパッチングに関する
。この問題は、１９８６年５月２０日発行されたアメリ
カ合衆国特許第　４，５９０，５５０号（ヨーロッパ特
許ＥＰ−Ｂ１−３０５０４号に対応）の主題であり、こ
の特許を本明細書において参照する。

【００１７】上記特許の機構の詳細を全てここで繰り返
すことはしないが、実行しなければならないプロセスの
選択において変更を生じさせることのできるイベントに
よって、ディスパッチングのオペレーションが開始する
ことをここで注意されたい。このＳＥＬＥＣＴオペレー
ションは、特に、実行の準備ができたプロセスの優先順
位に応じて、システムのプロセッサに対するプロセスの
割当てを決定する。

【００１８】イベントの一例として、セマフォのオペレ
ーションＰまたはＶを引用することができる。それらオ
ペレーションは、実行中のプロセスに割込みを起こし、
あるいは待機状態にあるプロセスを再び作動させること
ができる。ＰおよびＶのセマフォのオペレーションにつ
いては、１９８３年２月１５日発行のアメリカ合衆国特
許第４，３７４，４０９号（フランス国特許第　２，２
５３，４２０号に対応）に記載されている。セマフォに
ついては、１９８３年７月２６日発行のアメリカ合衆国
特許第　４，３９５，７５７号（フランス国特許第　２
，２５３，４１８号に対応）に記載されている。

【００１９】これらの特許では、キューＱ／ＰＲ／ＲＤ
Ｙのシステムにおける、レディプロセスの存在が述べら
れている。これらプロセスのうち、いくつかはアクティ
ブ、即ち、プロセッサの１つで実行中であり、その他は
待機中、即ち実行する用意はできているが、プロセッサ
がそれらに割り当てられるのを待機しているところであ
る。

【００２０】従って、ＳＥＬＥＣＴオペレーションの最
中に、キューＱ／ＰＲ／ＲＤＹが検査され、割り当てる
べきプロセスがなくなる、あるいは使用可能なプロセッ
サがなくなるまで、プロセッサが、優先順位に従ってプ
ロセスに割り当てられる。

【００２１】ＳＥＬＥＣＴオペレーションの最中に、リ
クエストが選択された各プロセッサに送られ、プロセス
がプロセッサに割り当てられたことを知らせる。このリ
クエストを受け入れると、〔受信人〕プロセッサは、Ｓ
ＥＬＥＣＴオペレーションを実行しているプロセッサに
肯定応答を送る。

【００２２】ＳＥＬＥＣＴオペレーションは、本発明に
従い対話方法を使用することができる。

【００２３】本発明をこのオペレーションに適用する重
要性は、プロセッサおよび対応するプロセスの選択がか
なり長いオペレーションの全体にわたって広げることが
できることを留意すれば認められるであろう。これは、
特にシステムが特定のプロセッサに所与のプロセスを割
り当てるため設けられる場合に該当する。この場合、選
択オペレーションは、制約付きのケースを処理する、即
ち、特定のプロセッサに割り当てられたプロセスを特定
し、次に選択された各プロセスごとに、第１カウント手
段をインクリメントし、選択したプロセッサにリクエス
トを送る第１段階と、制約なしのケースを処理する、即
ち、割り当てるべき残りのプロセスを決定して、次に選
択された各プロセスごとに、第１カウント手段をインク
リメントし、その識別をスタック中にロードする第２段
階と、上記スタックを空にし、その最中に、スタックか
ら取り出された各プロセスごとに、１つのリクエストを
使用可能な状態にある１つのプロセッサに送る第３段階
とを含む。

【００２４】本発明をディスパッチングに適用するため
の他の特徴を以下の説明によりさらに詳しく説明する。

【００２５】

【実施例】図１に示すシステムは、情報処理システムの
中央サブシステムとして知られるものを具備している。 このシステムは、相互に、かつ中央メモリＭＵおよび入
／出力ユニットＩＯＵの両方と通信可能なようにシステ
ムバスＳＢに接続された複数のプロセッサＣＰＵ、ＣＰ
Ｕｉ　を備える。入／出力ユニットＩＯＵにより、中央
サブシステムは、周辺サブシステム（図示せず）と通信
することができる。

【００２６】中央メモリＭＵは、インターフェース回路
ＳＣＵによってシステムバスＳＢに接続される複数のメ
モリモジュールまたはボードによって構成される。イン
ターフェース回路ＳＣＵは、メモリ制御装置およびシス
テムバスＳＢの制御装置の両方として働く。従来の方法
では、システムバスＳＢは、データバスＤＴＳ、アドレ
スバスＡＤＳ、ならびに命令および制御ラインＣＤＳか
ら構成される。

【００２７】各プロセッサＣＰＵは、マイクロプログラ
ム制御の処理手段ＣＰと、システムバスＳＢとインター
フェースするためのキャッシュメモリＣＡとを主に有し
ている。キャッシュメモリＣＡは、メモリ回路ＤＡＴ（
データバスＤＴＳに接続される）と、制御装置ＤＩＲ（
アドレスバスＡＤＳおよび制御ラインＣＤＳの両方に接
続される）とから構成される。処理手段ＣＰは、複数の
機能ユニットＥＡＤ、ＢＤＰ、ＥＰＰを含むが、これら
ユニットにはそれぞれ特定の機能が割り当てられる。 特に、ユニットＥＡＤは、アドレスラインＡＤにより制
御装置ＤＩＲに接続されたアドレス指定ユニットである
。さらにユニットＥＡＤ、ＢＤＰ、ＥＰＰは、内部デー
タバスＤＴによりメモリ回路ＤＡＴに、また内部指令お
よび制御ラインＣＤにより制御装置ＤＩＲに接続されて
いる。

【００２８】制御装置ＤＩＲは、アドレスラインＡＤＲ
および制御ラインＣＤＲを介してメモリ回路ＤＡＴの読
取りおよび書込み動作を制御する。制御装置ＤＩＲはま
た、メモリＭＵとメモリ回路ＤＡＴとの間のデータ転送
を行うため、中央メモリＭＵの読取りおよび書込み動作
を制御するようにも機能する。最後に、図示された実施
例では、制御装置ＤＩＲは、プロセッサＣＰＵと他のプ
ロセッサＣＰＵｉ　あるいは入／出力ユニットＩＯＵと
の間のメッセージ（例えば、リクエストおよび肯定応答
）を交換する働きをするインターフェース回路も含んで
いる。

【００２９】プロセッサ間のメッセージ交換以外につい
ては、図１に示したシステムは従来のシステムと同様に
ように機能する。従って、知られている機能について説
明する必要はないので、以下の説明においては、本発明
に直接関わる特徴だけを述べることにする。

【００３０】以下に説明する実施例は、メッセージを伝
送するため制御装置ＤＩＲの特殊な回路により実現され
る。これら回路は図２を参照に説明する。

【００３１】図示した実施例では、メッセージは、イン
ターフェースＤＩＲと処理手段ＣＰとの間で交換され、
更に、その他のプロセッサへは、アドレスバスＡＤおよ
びＡＤＳによってそれぞれ転送される。プロセッサＣＰ
Ｕと他のプロセッサとの間のメッセージの転送には、制
御装置ＤＩＲの送信回路ＥＭと受信回路ＲＭを使用する
。これら送信回路ＥＭと受信回路ＲＭは、図示していな
いクロックにより送られる同期化信号ＣＫ１およびＣＫ
２により定義される２相で機能する。

【００３２】送信回路ＥＭは制御部を含む。その制御部
は、主に復号ならびに送信制御のための回路１を備える
。その回路１の入力は、増幅しそしてレジスタにラッチ
の後（参照番号１および２は、レジスタがＣＫ１および
ＣＫ２によりそれぞれ同期化されていることを示す）、
制御ラインＣＤの或るものからの信号ＣＰ−ＣＭＤを受
ける。回路１は、制御ラインＣＤＳの１つを通して、バ
ス制御装置ＳＣＵにバスシステムリクエスト信号ＲＱＡ
Ｂ（これは増幅後に送られる）を送る。回路１は、制御
ＳＣＵ中で開始する許可信号ＡＢＥＮを、ラインＣＤＳ
の１つを介して且つ増幅した後に、受信する。 回路１は、クロックＣＫ２で同期化されるレジスタを介
して、増幅器３の入力に与えられる指令信号ＣＭＤを送
る。その増幅器３の出力は制御ラインＣＤＳに接続され
る。増幅器３は信号ＡＢＥＮにより制御される。

【００３３】送信回路ＥＭは更に、（メッセージを転送
するために使用される）アドレス転送部を有している。 このアドレス転送部は、マルチプレクサ２とレジスタを
備える。マルチプレクサ２の入力の一方は、増幅器を介
してバスＡＤに接続されている。マルチプレクサ２の他
方の入力は、中央メモリＭＵをアドレス指定する従来の
機能を遂行する制御装置ＤＩＲにより使用されるアドレ
スレジスタに、接続されている。マルチプレクサ２の出
力は、ＣＫ２で同期化されるレジスタと、ラインＳＢＡ
Ｈｅと信号ＲＱＡＢにより制御される増幅器４とを介し
て、アドレスバスＡＤＳに接続される。

【００３４】送信回路ＥＭは次のように機能する。処理
手段ＣＰが別のプロセッサＣＰＵｉ　にメッセージを送
らなければならないとき、入力レジスタ（図示せず）が
占有されていることを示す信号をチェックすることによ
り、処理手段ＣＰはインターフェースＤＩＲが使用可能
であるかどうかを最初に確認する。使用可能な場合、処
理手段ＣＰは、所与の２進プロフィルで指令ＣＰ−ＣＭ
Ｄを構成し、バスＡＤにメッセージを出力する。後述す
るように、メッセージは、〔受信人〕プロセッサの数の
表示も含んでいる。２つのクロックＣＫ２、ＣＫ１の後
、指令ＣＰ−ＣＭＤが回路１により復号され、回路１は
リクエスト信号ＲＱＡＢを出力する。このリクエスト信
号ＲＱＡＢは、バス制御装置ＳＣＵが受信し、バス制御
装置ＳＣＵは、これに応答して、バスＳＢが使用可能と
なったとき、許可信号ＡＢＥＮを送る。この許可信号Ａ
ＢＥＮが発せられると、増幅器３および４が有効化され
ると共に、回路１をゼロにリセットする。その結果、信
号ＣＭＤとＳＢＡＨｅはラインＣＤＳおよびバスＡＤＳ
上にそれぞれ出力される。これらの信号は〔発信人〕プ
ロセッサを含むプロセッサのインターフェースの受信回
路の入力に現れる。

【００３５】受信時の機能を説明する前に、受信回路Ｃ
Ｄを説明すべきであろう。送信回路の場合と同様に、受
信回路が指令部を含み、この指令部は検出回路５を備え
る。検出回路５は、増幅器と、ＣＫ１で同期化されるレ
ジスタとを介して、制御ラインＣＤＳ上に送られた信号
ＣＭＤおよびＡＢＡＣを受ける。信号ＣＭＤは、既に定
義した指令信号であり、これはあらゆるプロセッサ中に
おいて発生することができる。信号ＡＢＡＣはアドレス
バスがビジィであることを示す信号であり、バス制御装
置ＳＣＵが発生し、各プロセッサが受ける。

【００３６】検出回路５は、複数の出力を備えたデコー
ダを含み、各出力は信号ＣＭＤの特殊な２進プロフィル
に対応する。特に、信号ＣＭＤがメッセージ送信に対応
するとき、出力ＩＮＴは有効化される。

【００３７】受信回路ＲＭのメッセージ伝送部は、ＣＫ
１で同期化される入力レジスタ６を含み、該レジスタの
入力は、ラインＳＢＡＨと増幅器とを介してアドレスバ
スＡＤＳに接続されている。レジスタ６の出力ＥＶＲｉ
ｎは、インクリメント回路７の書込み入力に接続される
。 インクリメント回路７の出力ＥＶＲｉ　は、縦続接続さ
れ且つクロック信号ＣＫ２、ＣＫ１、ＣＫ２でそれぞれ
同期化される３つのレジスタ８、９、１０からなる一組
のレジスタセットの入力に接続される。レジスタ９の出
力ＥＶＲＯ　は、インクリメント回路７の第２入力に接
続される。レジスタ１０の出力は、マルチプレクサ１１
と、ＣＫ１およびＣＫ２によりそれぞれ同期化される２
つのレジスタと、増幅器とを介して内部アドレスバスＡ
Ｄに接続される。

【００３８】更に、受信回路ＲＭは、プロセッサの処理
手段ＣＰを備える信号交換のための制御部を含む。この
制御部は、デコーダ１２を備え、デコーダ１２は、その
入力に、レジスタ８の出力ＥＶＲの一部ＴＡＧを受ける
。ＴＡＧは、メッセージの一領域に対応し、その値が、
受信したメッセージのカテゴリを表す。ＣＫ１およびＣ
Ｋ２により同期化される２つのフリップ−フロップと１
つの増幅器とを介して、デコーダ１２の出力は信号ＲＱ
−ＥＶＰを供給する。この信号信号ＲＱ−ＥＶＰは、内
部指令ラインＣＤの１つに与えられる。信号ＲＱ−ＥＶ
Ｐは、予め定めた論理状態により、プロセッサに向けて
宛てられたメッセージが待機中であることを知らせる。 ラインＣＤの別の１つが読取り指令信号ＬＥＶを送り、
この信号は、増幅の後、インクリメント回路７の制御入
力と、クロック信号ＣＫ２により有効化される同期ゲー
ト１３を介してレジスタ１０のクロック入力とに与えら
れる。

【００３９】受信回路ＲＭは次のように機能する。メッ
セージが前述の送信機構に従いアドレスラインＡＤＳ上
に出力されると、バス制御装置ＳＣＵは、信号ＡＢＡＣ
を所定の論理値にする。信号ＡＢＡＣは検出回路５を有
効化し、その検出回路５は制御信号ＣＭＤの復号を行う
。制御信号ＣＭＤの論理プロフィルがメッセージの送信
に対応すれば、検出回路５はその出力ＩＮＴを予め定め
た論理状態に置く。この信号がインクリメント回路７の
機能を有効化し、レジスタ６に存在するメッセージの解
析を行う。レジスタ６に存在するメッセージが当該プロ
セッサに宛てられたものであれば、このメッセージはレ
ジスタ８に転送される。メッセージの存在は、デコーダ
１２により再び検出され、デコーダ１２は待機メッセー
ジの存在を示す信号ＲＱ−ＥＶＰを供給する。

【００４０】処理手段ＣＰが信号ＲＱ−ＥＶＰを受け入
れると、クロックＣＫ１のフェイズで読取り指令信号Ｌ
ＥＶを送り、次のクロックＣＫ２のフェイズでレジスタ
１０にメッセージをロードする。信号ＬＥＶは、インク
リメント回路７を制御して、レジスタ８を０にリセット
する。次のクロックＣＫ２のフェイズで、メッセージは
出力レジスタ１にあり、処理手段ＣＰで読み取ることが
できる。

【００４１】回路７の機能の実施例は図４〜８を参照に
して詳しく説明するが、その前にメッセージフォーマッ
トについて具体的な情報を提供することが適切であろう
。

【００４２】図３は、非限定的な例を用いて、１６個の
プロセッサを有するシステムのために本発明で使用でき
る１つのメッセージフォーマットを示す。メッセージは
、０〜３１まで番号付けされた３２ビットの幅を有し、
次の意味を持つ多数のフィールドに細分される。フィー
ルドＳＮＢ（ビット０）は、問題のメッセージ用のプロ
セッサが属するシステムの番号に対応する。このフィー
ルドは、システムを２つの独立したサブシステムとして
作動させることができるように与えられる。フィールド
ＴＡＧ（ビット１〜７）はメッセージカテゴリを定義す
るため確保されている。このフィールドにより、特に、
メッセージがプロセッサに宛てられているかどうか、ま
た、メッセージが別のプロセッサ中または入／出力制御
装置もしくはバス制御装置を発せらたかどうかを示すこ
とができる。フィールドＧ（ビット８）は、メッセージ
が全体的リクエスト、即ち、システムの全プロセッサに
向けて宛てられたものかどうかを示す働きをする。フィ
ールドＴＹＰＥ（ビット９〜１１）はリクエストを識別
する働きをする。即ち、受信プロセッサにより実施すべ
き動作の識別を含む。フィールドＤＣＰＮ（ビット１２
〜１５）はメッセージが宛てられたプロセッサの番号を
含む。フィールドＰＡＲＡＭ（ビット１６〜２３）は他
のメッセージフィールドの或るもの拡張用に確保されて
いるフィールドである。フィールドＳＣＰＮ（ビット２
４〜２７）は〔発信人〕プロセッサの番号を含む。フィ
ールドＣＨＷ（ビット２８〜３１）　は受信した肯定応
答の数を含むために確保されているフィールドである。

【００４３】図４は、さらに詳しく、書込みおよびイン
クリメント回路７、レジスタ６、８および９、ならびに
デコーダ１２を示している。明確化のため、レジスタ６
、８および９の各々は、２つの部分、６Ａ−６Ｂ、８Ａ
−８Ｂおよび９Ａ−９Ｂにそれぞれ細分され、文字Ｂは
フィールドＣＨＷに、文字Ａはメッセージの残りに対応
する。更に図面において、回路に関係する各フィールド
には、それぞれ「ｉｎ」または「ｏ」が下添字を付して
、入力レジスタ６またはレジスタ９で出力されたことを
示している。

【００４４】レジスタ６の入力ＳＢＡＨがバスＡＤＳに
接続されていることは既に述べた。しかし、バスＡＤＳ
が転送するデータがメッセージであるとき、フィールド
ＣＨＷに対応するビット２８〜３１は重要ではない。そ
の結果、レジスタ６の部分６Ｂはメッセージ処理に使用
されない。

【００４５】回路７は、書込み回路７Ａと、インクリメ
ント回路７Ｂと、受信したメッセージの解析用の解析回
路７Ｃとから構成される。解析回路７Ｃの第１の入力は
、レジスタ６の出力ラインに接続され、これはフィール
ドＳＮＢ、ＤＣＰＮ、ＴＡＧおよびＴＹＰＥに対応する
。解析回路７Ｃの第２入力は、フィールドＳＮＢおよび
ＤＣＰＮに対応するレジスタ９の出力ラインに接続され
る。解析回路７Ｃの機能は、前述の検出回路５が発する
信号ＩＮＴにより有効化される。解析回路７Ｃは、書込
み回路７Ａに接続されて書込み指令信号を出力する第１
出力ＥＶＴを有する。解析回路７Ｃの第２出力は、イン
クリメント回路７Ｂに与えられるインクリメント指示信
号を送る。

【００４６】書込み回路７Ａの第１入力は、レジスタ６
のフィールドＴＡＧ、ＰＡＲＡＭおよびＳＣＰＮに対応
する出力ラインを受ける。第２入力は、レジスタ９が発
するフィールドＳＮＢ、ＤＣＰＮ、ＴＡＧ、ＰＡＲＡＭ
およびＳＰＮを受ける。書込み回路７Ａも読取り指令信
号ＬＥＶを受ける。書込み回路７Ａの出力は、レジスタ
８の部分８Ａの入力に与えられる。

【００４７】インクリメント回路７Ｂの１つの入力は、
フィールドＣＨＷに対応するレジスタ９の部分９Ｂの出
力に接続される。インクリメント回路７Ｂは更に、イン
クリメント信号ＩＮＣおよび読取り指令信号ＬＥＶを受
信する。その出力はレジスタ８の部分８Ｂの入力に接続
される。

【００４８】フィールドＴＡＧに対応するレジスタ８の
出力ラインは、デコーダ１２の入力に接続され、デコー
ダ１２の出力は、ＣＫ１により同期化されて信号ＲＱ−
ＥＶＰ−１を出力するフリップフロップの入力に接続さ
れる。

【００４９】図４の回路は次のように機能する。メッセ
ージがクロックＣＫ１のフェイズでレジスタ６中にロー
ドされたら、メッセージの存在が信号ＩＮＴにより表示
される。解析回路７Ｃは、それぞれレジスタ６およびレ
ジスタ９中のフィールドＳＮＢおよびＤＣＰＮを比較す
ることにより、このメッセージが本当に当該プロセッサ
に宛てられているかどうかを検出する。フィールドＴＡ
ＧおよびＧをデコードすることにより、リクエストが当
該プロセッサに宛てられているかどうかも検出する。そ
うであれば、信号ＥＶＴをアクティブにする。フィール
ドＴＹＰＥに応じて、解析回路７Ｃはこのメッセージが
肯定応答であるかどうかを決定し、肯定応答である場合
、インクリメント指令信号ＩＮＣをアクティブにする。

【００５０】書込み指令信号ＥＶＴと読取り指令信号Ｌ
ＥＶがインアクティブ状態である場合には、書込み回路
７Ａがレジスタ９の部分９Ａの内容をレジスタ８の部分
８Ａ中にコピーする。

【００５１】信号ＥＶＴとＬＥＶが同時にアクティブ状
態であれば、書込み回路７Ａがレジスタ６の部分６Ａの
内容をレジスタ８の部分８Ａ中にコピーする。

【００５２】信号ＬＥＶがアクティブ状態であり、信号
ＥＶＴがインアクティブ状態であれば、書込み回路７Ａ
がレジスタ８の部分８Ａをゼロにリセットする。

【００５３】インクリメント信号ＩＮＣがアクティブ状
態で、読取り信号ＬＥＶがインアクティブ状態のとき、
インクリメント回路７Ｂが、１だけ増分した部分９Ｂの
内容を部分８Ｂ中にコピーする。

【００５４】信号ＩＮＣとＬＥＶが同時にインアクティ
ブ状態であるとき、インクリメント回路７Ｂが部分９Ｂ
の内容を部分８Ｂにコピーする。

【００５５】信号ＩＮＣとＬＥＶが同時にアクティブ状
態であるとき、インクリメント回路７Ｂは、部分８Ｂの
最下位ビットを１にし、他のビット全てをゼロにリセッ
トする。

【００５６】説明した実施例では、フィールドＴＡＧは
、メッセージがプロセッサ間の通信に対応するとき、そ
のビットの１つが１である。これにより、デコーダ１２
は単純なＯＲゲートにより実現することができ、その出
力は、レジスタ８Ａに含まれるメッセージがリクエスト
もしくは肯定応答であるとき１に設定される。

【００５７】図５から図８は、回路７の様々なサブアセ
ンブリを示す。これらの図に示す各２進信号は、論理値
１を取るとき、アクティブであるとする。

【００５８】図５は、受けたメッセージの解析回路７Ｃ
を示す。解析回路７Ｃは、受けたメッセージおよびレジ
スタ９にそれぞれ含まれるシステム番号ＳＮＢｉｎとＳ
ＮＢｏ　を比較するための第１比較器１５を備える。第
２比較器１６は、受けたメッセージおよびレジスタ９に
それぞれ含まれるプロセッサ番号ＤＣＰＮｉｎとＤＣＰ
Ｎｏ　を比較する。これらの番号が合致すれば、比較器
１５および１６の出力Ｈ１およびＨ２は値１を取る。第
１のデコーダ１７は、受けたメッセージのフィールドＴ
ＡＧおよびＧを受け、これらフィールドのビットの１つ
が１であるとき、値１の出力信号Ｈ３を出力し、レジス
タ６に含まれる情報が、当該プロセッサが受け入れなけ
ればならないメッセージであることを知らせる。第２の
デコーダ１８は、受けたメッセージのフィールドＴＹＰ
Ｅを受け、このフィールドの値が肯定応答を表すとき値
１の信号Ｈ４を出力する。

【００５９】第１ＡＮＤゲート１９は、信号Ｈ１および
ＩＮＴを入力で受け、第２ＡＮＤゲート２０の入力に接
続される出力を有し、第２ＡＮＤゲート２０の第２入力
は信号Ｈ２を受ける。従って、ＡＮＤゲート２０の出力
Ｈ６の論理状態は、受けたメッセージが実際に当該プロ
セッサに宛てられたものであるかどうかを示す。第３Ａ
ＮＤゲート２１は、信号Ｈ６およびＨ３を受けて、信号
ＥＶＴを出力する。この信号ＥＶＴは、信号ＥＶＴが値
１を取るとき、レジスタ６に存在するメッセージが当該
プロセッサに宛てられたものであり、当該プロセッサが
実際に受信回路のものであることを示す。

【００６０】最後に、信号ＥＶＴおよびＨ４はＡＮＤゲ
ート２２の入力に与えられ、その出力信号ＩＮＣは、受
けたメッセージが肯定応答であるかどうかを表している
。

【００６１】図６および７は、書込み回路７Ａを実現す
ることのできる基本セルを示し、各基本セルはメッセー
ジの１ビットに割り当てられる。これらの基本セルは、
対応ビットが入力レジスタ６からロードできるかどうか
、もしくはレジスタ９に対応するビットの単純なコピー
が行われるかどうかに応じて、２つのタイプに分けられ
る。

【００６２】図６の回路は、第１のケースに対応する。 即ち、フィールドＴＡＧ、ＰＡＲＡＭ、ＳＣＰＮのビッ
トに関する。これらフィールドの各ビットは、それぞれ
レジスタ９またはレジスタ６で発せられるかどうかに応
じて、下添字「ｏ」または「ｉｎ」を付した文字Ｘで示
した。対応する出力ビットはＸｉ　で示す。図６のセル
は、信号ＥＶＴおよびビットＸｉｎを受ける第１ＡＮＤ
ゲートを備えている。第２のＡＮＤゲートは、信号ＬＥ
Ｖ＊　とビットＸｏ　とを受ける。信号ＬＥＶ＊　は、
信号ＬＥＶの反転信号である。これらＡＮＤゲートの２
つの出力は、ＯＲゲートの入力に与えられ、ＯＲゲート
の出力はビットＸｉ　を与える。図６の回路が実際に図
４の説明で意図された機能を達成することを確認するの
は容易である。ＬＥＶ＝１およびＥＶＴ＝０のとき、Ｘ
ｉ　＝０である。ＬＥＶ＝０およびＥＶＴ＝０のとき、
Ｘｉ　＝Ｘｏ　である。ＬＥＶ＝１およびＥＶＴ＝１の
とき、Ｘｉ　＝Ｘｉｎである。ＬＥＶ＝０およびＥＶＴ
＝１の場合は情報の累算に対応する。

【００６３】図７のセルは、フィールドＳＮＤおよびＤ
ＣＰＮのビットにのみ関し、これらのフィールドのコピ
ーをレジスタ８中で常時に実行することを可能にする。 これらのフィールドは、（単純化のため図面には示して
いない）維持回路を用いてシステムの初期化時に通常ロ
ードされる。

【００６４】上に説明してきた書込み回路の実施例が、
いくつかのメッセージフィールドの意味および使用に関
して行われる選択と部分的に関連することに留意しなけ
ればならない。特に、読取り指令ＬＥＶが不在である場
合、この図面に示した回路により、受けたメッセージに
含まれる他の情報と共にレジスタ９中に存在するある情
報の累算を実行することができる。例えば、フィールド
ＰＡＲＡＭの各２進位置は、その位置が１のとき、〔受
信人〕プロセッサにより実行されるべき所与の機能に対
応する。

【００６５】図８は、インクリメント回路７Ｂの実施例
を示す。これは、レジスタ９のフィールドＣＨＷの４つ
のビットｅ０、ｅ１、ｅ２、ｅ３ならびにインクリメン
ト信号ＩＮＣを受ける。回路２３は、ＩＮＣ＝０とき、
値ＣＨＷｏ　を表すビットｆ０、ｆ１、ｆ２、ｆ３を出
力し、ＩＮＣ＝１のとき、値ＣＨＷｏ　＋１を表すビッ
トｆ０、ｆ１、ｆ２、ｆ３を出力する。インクリメント
回路７Ｂは、フィールドＣＨＷに対応し、部分８Ｂの入
力に与えられるビットｓ０、ｓ１、ｓ２、ｓ３を出力す
る。 ビットｓ１、ｓ２、ｓ３は各々１つのＡＮＤゲートを介
して送られる。ＡＮＤゲートの一方の入力はそれぞれ信
号ｆ１、ｆ２、ｆ３を受け、他方の入力が信号ＬＥＶ＊
　を受ける。ビットｓ０は、図６の回路と同じ複雑な論
理ゲートにより送られる。この回路の第１ＡＮＤゲート
は信号ＬＥＶ＊　および信号ｆ０を受けると共に、第２
ＡＮＤゲートは信号ＬＥＶおよび信号ＩＮＣを受ける。

【００６６】作動中に、ＬＥＶ＝０のとき、ビットｓ０
、ｓ１、ｓ２、ｓ３はそれぞれ信号ｆ０、ｆ１、ｆ２、
ｆ３を再現する。ＬＥＶ＝１のとき、ビットｓ０、ｓ１
、ｓ２、ｓ３は０にされる。このとき、ＩＮＣ＝０なら
ばビットｓ０が０にされる。反対に、ＩＮＣ＝１ならば
ｓ０は１にされる。

【００６７】勿論、以上説明してきた実施例には、本発
明の範囲を越えることなく、変更もしくは修正も加える
ことができる。特に、フィールドＣＨＷは、１６個以上
のプロセッサを備えるシステムにおいては５ビット以上
を含むことができ、その結果、インクリメント回路は修
正される。

【００６８】ここで、マルチプロセッサシステム中でデ
ィスパッチング機構を使用するのに本発明の方法をどの
ように利用することができるかについて説明する。しか
し、最初に、この機構の使用を可能にする手段に関して
いくつかの説明を与えなければならない。これらの手段
は、プロセッサの１つまたは複数の処理ユニット内に主
に置かれる。これらの処理ユニットは、１９８９年１２
月２１日出願された名称「命令の先取り実行方法による
複数のマイクロプログラムユニットを備えたプロセッサ
」のフランス国特許出願第８９　１６９５２号に記載さ
れているようなマイクロプログラム制御形式でよい。

【００６９】この形式のプロセッサは、一組のマイクロ
プログラム（ファームウエア）を実行することができる
少なくとも１つの制御ブロックを備える。この制御ブロ
ックは、マイクロプログラムメモリをアドレス指定する
マイクロシーケンサを含み、その各出力ワードは、プロ
セッサの所与のリソース（オペレータ、レジスタ等）に
作用する１つのマイクロ命令を構成する。

【００７０】ファームウエアの一部は、プロセッサによ
り実行することができる命令を解釈する働きをする。一
般に「システムファームウエア」と呼ばれるファームウ
エアの残りは、各々システム管理オペレーションを実行
する所与数のモジュールから構成されている。ディスパ
ッチングを実施するモジュールはこのシステムファーム
ウエア中に位置する。「イベントポーラ」ＥＶＰとして
知られるもう１つの主なモジュールは、システムが考慮
に入れることのできるイベントを表すインジケータの所
与数に応じて実行すべきモジュールを選択する役割を果
たす。イベントポーラＥＶＰは、制御ブロックのハード
ウエア部分によりアクセスされる。このハードウエア部
分は、このようなイベントを検出するため信号ＲＱ−Ｅ
ＶＰに応答して、マイクロプログラムメモリのアドレス
を強制的に予め定めた値ＡＤ−ＥＶＰにし、モジュール
ＥＶＰへのジャンプを行う。

【００７１】図９は、ディスパッチングを起動されるプ
ロセッサの機能を概略的に示す。左から右に向かって、
この図面はプロセッサの４つの部分：命令解釈ファーム
ウエアＩＮＳＴ　　ＦＷ、ハードウエアＨＷ、システム
ファームウエアＳＹＳＴ　　ＦＷおよびインターフェー
スＤＩＲを示す。オペレーションは、上から下へと行わ
れる。始めに、プロセッサが、ディスパッチングのため
にリセットを起動する命令Ｉｎ　を実行の最中であるこ
とを前提とする。これは、ＣＯＮＴＥＳＴインジケータ
を１に設定することにより達成される（ＣＯＮＴＥＳＴ
：＝１）。このインジケータは、実際にはファームウエ
アのために確保されたレジスタＲ−ＥＶＴの１つの中の
フリップフロップの論理状態に対応する。並行して、例
えば、外部から発せられたイベントＥＶＴは、インター
フェースＤＩＲを介して生成することができる。内部イ
ベントと同様に、これら外部イベントは生成されたイベ
ントを表すインジケータの位置を決定する。

【００７２】このようなイベントの出現は、制御ブロッ
クのマイクロシーケンサＭＳにより受けられる信号ＲＱ
−ＥＶＰ中に翻訳される。プロセッサが割込み可能な状
態になるとすぐ、ここでは命令ＩＮＳＴ−ＥＮＤの終わ
りに、マイクロシーケンサＭＳは、割込み管理部（割込
みポーラ）ＥＶＰにジャンプＡＤ−ＥＶＰをおく。この
要素は、予め定められた優先順序でイベントレジスタＲ
−ＥＶＴを調べることにより、既に記録される全てのイ
ベントを分析する。割込み管理部ＥＶＰが、処理すべき
イベント、例えば、コンテストインジケータの状態１を
検出するとすぐに、割込み管理部ＥＶＰは、マイクロシ
ーケンサＭＳを制御して、ディスパッチングを実行する
ためＳＥＬＥＣＴモジュールのＡＤ−ＳＥＬＥＣＴ入力
点でマイクロプログラムメモリをアドレス指定するよう
に指令する。

【００７３】次にＳＥＬＥＣＴモジュールは、レディプ
ロセスＱ／ＰＲ／ＱＤＹのキューの分析を行い、優先順
位、キュー中のプロセスの到着順位、ならびにプロセッ
サの状態およびプロセスに付帯する制約に応じて、選択
されたプロセッサＣＰＩｉ　、ＣＰＩｊ　に宛てた対応
するリクエストＥＸＥＣｉ　、ＥＸＥＣｊ　を送り、こ
れらプロセッサにコンテキストの変更を実行しなければ
ならない、即ち、ＳＥＬＥＣＴモジュールにより決定さ
れるもう１つのプロセスを行うための状態をとらねばな
らないことを知らせる。

【００７４】〔受信人〕プロセッサがリクエストＥＸＥ
Ｃｉ　を受け入れると、それに応答して肯定応答を送る
が、これら肯定応答は前述の方法に従いインターフェー
スＤＩＲの受信回路中でカウントされる。その実行の終
わりに、ＳＥＬＥＣＴモジュールは、読取り指令信号Ｌ
ＥＶを送り、送られたリクエストＥＸＥＣｉ　の数をそ
の値と比較することにより、受信回路のレジスタ１０を
調べる。これらのオペレーションは図１０を参照にして
詳しく説明することにする。

【００７５】ＳＥＬＥＣＴモジュールの最後の段階は、
ＣＯＮＴＥＳＴインジケータを０にリセットすることか
ら成る（ＣＯＮＴＥＳＴ：＝０）。マイクロシーケンサ
ＭＳは次に割込み管理部ＥＶＴの入力にジャンプして戻
り、該割込み管理部はイベントレジスタＲ−ＥＶＴを再
分析する。他のイベントが通知される、例えばプロセッ
サがリクエストＥＸＥＣをそれ自体に送った場合に、割
込み管理部ＥＶＰは、「チェンジ−オブ−コンテキスト
」モジュールＥＸＥＣのＡＤ−ＥＸＥＣ入力点にジャン
プを指令する。このモジュールによる実行が終わると、
インジケータＲ−ＥＸＥＣは０にリセットされ（Ｒ−Ｅ
ＸＥＣ＝０）、マイクロシーケンサは割込み管理部ＥＶ
Ｐの入力に再びジャンプする。割込み管理部が処理すべ
き他のイベントを検出しない場合（Ｒ−ＥＶＴ＝０）に
は、マイクロシーケンサＭＳは次の命令Ｉｎ＋１　を実
行するためのマイクロプログラムの入力点にジャンプす
る。なお、命令Ｉｎ＋１　が、プロセッサにより実行さ
れる新しいプロセスのキュー中の最初の命令に対応する
ことは明らかである。

【００７６】図１０は、図９に類似した図であるが、リ
クエストを開始するプロセッサＣＰＵならびに〔受信人
〕プロセッサＣＰＵｉ　の１つにより実施される各オペ
レーションをさらに具体的に示す。

【００７７】この図では、左右それぞれに、問題の２つ
のプロセッサの処理手段ＣＰおよびＣＰｉ　を示すと共
に、中央部分は、対応するインターフェースＤＩＲおよ
びＤＩＲｉ　ならびにシステムバスＳＢを表す。

【００７８】前と同様、ＳＥＬＥＣＴモジュールの実行
は割込み管理部によってプロセッサＣＰＵ中で起こる。 この実行は、記憶すべき多数のアクセスを含み、２つの
主要な段階に分けることができる。第１の段階は、制約
がある場合には制約付きのプロセス、第２段階は、他の
場合のプロセス、即ち、あらゆるプロセッサにより実行
することができるプロセスを行う。さらに、ＳＥＬＥＣ
Ｔオペレーションは送らなければならないリクエストＥ
ＸＥＣｉ　の合計数を数える。

【００７９】予め定めたプロセッサＣＰＵｉ　に予め定
めたプロセスの割り当てを知らせなければならない毎に
、ＳＥＬＥＣＴモジュールはＳＥＮＤオペレーションを
実施するが、通常ＳＥＮＤオペレーションは問題のプロ
セッサにリクエストＥＸＥＣｉ　を送って終わる。すで
に説明したように、このリクエストはメッセージの形態
を取り、〔発信人〕プロセッサからインターフェースＤ
ＩＲを介して転送する。このとき、このメッセージはシ
ステムバスＳＢのアドレスライン上に伝送され、最終的
にプロセッサの全インターフェースＤＩＲｉ　により受
信される。〔受信人〕プロセッサのフィールドＤＣＰＮ
のため、〔受信人〕プロセッサのインターフェースＤＩ
Ｒｉ　はメッセージをそのレジスタ中にロードし、信号
ＲＱ−ＥＶＰにより処理手段ＣＰｉ　に知らせる。

【００８０】図９の説明で既に説明したように、信号Ｒ
Ｑ−ＥＶＰは、命令の実行の終わりに、割込み管理部の
呼出しを起動し、この割込み管理部はイベントレジスタ
Ｒ−ＥＶＴを調べる。特に、管理部ＥＶＰは、通知され
たリクエストの信号ＬＥＶにより読取りを行う。そのと
き、管理部ＥＶＰは、リクエストがモジュールＥＸＥＣ
の実行要求であることを検出する。マイクロシーケンサ
は、このモジュールの入力ＡＤ−ＥＸＥＣにジャンプす
ると同時に、肯定応答メッセージＡＣＫｉ　の送信が前
述の方法に従って実施される。その結果、特にリクエス
トＥＸＥＣｉ　を発したプロセッサの肯定応答カウンタ
ＣＨＷは１ユニットだけインクリメントする（カウンタ
がその時点で調べられていないと仮定する）。次いで、
プロセッサＣＰＵｉ　は、アメリカ合衆国特許第４，５
９０，５５０号においてなされた説明に従いモジュール
ＥＸＥＣの実行を始める。このオペレーションは、プロ
セッサに割り当てられるメイルボックスを調べることを
含む。ここに、ＳＥＮＤオペレーション中に、〔発信人
〕プロセッサが受信プロセッサに必要な全ての指示、特
に、実行すべき新たなプロセスの識別または番号ＮＪＰ
を書き込んでいる。

【００８１】ＣＰＵｉ　は、その内容の更新および変更
のすべてを完了したとき、インジケータＲ−ＥＸＥＣを
０にリセットし（Ｒ−ＥＸＥＣ：＝０）、割込み管理部
の入力にジャンプして戻り、他のイベントを考慮に入れ
るべきか否かを確認する。

【００８２】リクエストＥＸＥＣｉ　を送った後、〔発
信人〕プロセッサＣＰＵは、他のプロセッサで行われる
オペレーションとは関係なく、特に肯定応答ＡＣＫｉ　
を受けるために待機することなく、ＳＥＬＥＣＴモジュ
ールを実行し続ける。ＳＥＬＥＣＴオペレーションがま
さに完了しようとするとき、言い換えれば、各実行を待
機している各プロセスがプロセッサに割り当てられたと
き、あるいは各プロセッサが１つのプロセスに割り当て
られるとき、ＳＥＬＥＣＴモジュールはＷＡＩＴ−ＡＣ
Ｋオペレーションを実行する。このオペレーションは、
カウンタＣＨＷの状態を調べ、その値と、他のプロセッ
サに送られたリクエスト数を示すファームウエアカウン
タＣＦＷの値とを比較することから成る。これらの数が
合致すると、ＳＥＬＥＣＴオペレーションは完了する。 そして、ＣＯＮＴＥＳＴインジケータは０にリセットさ
れ、プロセッサは割込み管理部の入力にジャンプする。 反対に、受けた肯定応答の数が送ったリクエストの数よ
り少ない場合には、ファームウエアカウンタは、既に受
けたリクエスト数（カウンタＣＨＷの状態）だけデクリ
メントし、ＳＥＬＥＣＴモジュールは待機ループに置か
れて、定期的にカウンタＣＨＷを参照する。待機は、２
つのカウンタが等しくなるまで続く。勿論、この待機ル
ープは、予め定められた待機期間の終わりで例外オペレ
ーションを起動する監視機構を備える。

【００８３】ＳＥＬＥＣＴおよびＥＸＥＣオペレーショ
ンは、所与数のデータを処理することを要求する。これ
について図１１および１２を参照にして説明することに
する。

【００８４】図１１は、システム制御ブロックＳＣＢと
呼ばれるシステムのために確保されたメモリ領域を表す
。 この領域は、特にＳＥＬＥＣＴモジュールによって使用
される。ブロックＳＣＢは中でも次の要素を含む。レデ
ィプロセスＱ／ＰＲ／ＲＤＹのキューを保護するための
ラッチＲＤＹＬＫ、対話ラッチＭＰＤＬ、セマフォ保護
ラッチＳＥＭＬＫ、システム中に構成された制約付きプ
ロセス数のインジケータＣＳＴ、有効プロセッサのマス
クＶＬＤ−ＣＰＵ−ＭＳＫ、有効プロセッサ数のインジ
ケータＶＬＤ−ＣＰＵ−ＣＫ。

【００８５】上に説明してきたラッチは、マルチプロセ
ッサシステムでは、システム全体に共通の所与の対応す
るリソースが、一度に数個のプロセッサにより変更され
ることを防ぐ。このようにして、これらリソースの１つ
へのアクセスの前に、プロセッサは、まず、ラッチ上の
「テストアンドセット」として知られる個別オペレーシ
ョンを行う。このオペレーションは、ラッチを読み取り
、それがフリーである（例えば、０である）場合にはビ
ジィ状態（例えば、１）に置くことから成る。反対に、
ラッチがビジィであれば、リソースへのアクセスは禁止
される。

【００８６】そこで、ラッチＲＤＹＬＫおよびＳＥＭＬ
Ｋにより、キューＱ／ＰＲ／ＲＤＹならびに、オペレー
ションＰおよびＶに関連するセマフォをそれぞれ保護す
ることができる。

【００８７】同様に、ラッチＭＰＤＬは、プロセッサ間
の対話に関するあらゆるオペレーションの前にテストさ
れる。従って、ＳＥＬＥＣＴオペレーションは、このラ
ッチがテストされるまで開始することはできない。この
ラッチがフリーであれば、このラッチは、ビジィ状態に
置かれ、ＳＥＬＥＣＴオペレーションが実行される。勿
論、オペレーションが終わるとラッチは再びフリーにさ
れる。

【００８８】制約ＣＳＴ付きのプロセス数は、ＳＥＬＥ
ＣＴモジュールにより行われるＱ／ＰＲ／ＲＤＹファイ
ルの分析を容易にする働きをするデータである。

【００８９】マスクＶＬＤ−ＣＰＵ−ＭＳＫは、リクエ
ストが宛てられたプロセッサを選択する働きをする。こ
のマスクは有効プロセッサの構成を表す。各２進位置は
１つのプロセッサに対応し、この位置が１にあれば、対
応するプロセッサは有効である。

【００９０】有効プロセッサＶＬＤ−ＣＰＵ−ＣＴの数
はマスクＶＬＤ−ＣＰＵ−ＭＳＫ中で「１」にあるビッ
ト数に等しい。この数は、制約付きのプロセスがない（
ＣＳＴ＝０）とき、Ｑ／ＰＲ／ＲＤＹの分析深さを得る
ためＳＥＬＥＣＴにより使用される。ＣＳＴが０ではな
い場合には、分析深さは特定のＳＥＬＥＣＴアルゴリズ
ムにより得ることができる。

【００９１】図１２は、プロセッサ制御ブロックＣＰＣ
Ｂとして知られ、リクエストＥＸＥＣｉ　を発する〔発
信人〕プロセッサとこれらリクエストの〔受信人〕プロ
セッサ間の情報交換用のメイルボックスとして役立つプ
ロセッサに対応するメモリ領域を示す。

【００９２】ブロックＣＰＣＢは、プロセッサ番号を含
む１つのフィールドＣＰＮと、プロセッサの状態を示す
１つのフィールドＣＰＳと、プロセッサ中で実行中のプ
ロセスの数を含む１つのフィールドＣＪＰと、ファイル
Ｑ／ＰＲ／ＲＤＹ中の上記プロセスのリンクのアドレス
を示す１つのフィールドＣＰＬＤと、プロセッサが実行
しなければならない新しいプロセスの数を示す１つのフ
ィールドＮＪＰと、このプロセスのリンクのアドレスを
示す１つのフィールドＮＰＬＤとを含む。

【００９３】ブロックＣＰＣＢは、インジケータＤＣＬ
Ｋも含み、その論理状態は、メイルボックスが塞がって
いる、即ちビジィか否かを示す。

【００９４】ブロックＣＰＣＢは次のように使用される
。予め定めたプロセスＮＪＰが予め定めたプロセッサＣ
ＰＮにより実行されなければならないことをＳＥＬＥＣ
Ｔオペレーションが決定すると、この予め定めたプロセ
ッサのブロックＣＰＣＢにアクセスし、インジケータＤ
ＣＬＫ上で「テストアンドセット」オペレーションを行
う。ＤＣＬＴがフリーであれば、ブロックＣＰＣＢはＤ
ＣＬＫを塞がった状態に置き、新しいプロセスの数なら
びに対応するポインタＮＰＬＤを記入する。

【００９５】対応するＥＸＥＣオペレーションを実施す
るとき、選択されたプロセッサＣＰＮは、そのブロック
ＣＰＣＢにアクセスし、実行すべきプロセスの数ＮＪＰ
を考慮に入れる。これに対し、ＥＸＥＣオペレーション
が完了すると、インジケータＤＣＬＫをフリーの状態に
戻す。このラッチにより、ＳＥＬＥＣＴオペレーション
を実行するプロセッサは、送信オペレーションによりリ
クエストが送られる前に、〔受信人〕プロセッサがＥＸ
ＥＣオペレーションをまだ実行中ではないことを確認す
ることができる。このため、ＳＥＬＥＣＴオペレーショ
ンは、これらリクエストを実際に送信できるかできない
かを考慮に入れることなく、上記した第１および第２段
階の間にリクエスト数を計算するように構成することが
できる。ＳＥＮＤオペレーションが実行されるその時点
で、対応するリクエストを送ることが不可能である（メ
イルボックスが塞がっている）ことが判明した場合には
、少ない肯定応答を待つことを考慮に入れるために、リ
クエスト数は１単位だけ減少する。

【図面の簡単な説明】

【図１】本発明を実施するための情報処理システムの中
央サブシステムを示す。

【図２】プロセッサが他のプロセッサと通信することを
可能にするシステムのプロセッサのインテーフェース回
路を示す。

【図３】プロセッサ間の対話のためのメッセージフォー
マットを示す。

【図４】図２のインターフェースの受信回路の一部を示
す。

【図５】図４の回路の実施例の詳細を示す。

【図６】図４の回路の実施例の詳細を示す。

【図７】図４の回路の実施例の詳細を示す。

【図８】図４の回路の実施例の詳細を示す。

【図９】ディスパッチングオペレーションの実行の様子
を概略的に示す。

【図１０】ディスパッチングオペレーションの実行の様
子を概略的に示す。

【図１１】ディスパッチングを行うために使用される主
要システムのリソースを示す。

【図１２】ディスパッチングを行うために使用される主
要システムのリソースを示す。

【符号の説明】

ＣＰＵ　　プロセッサ ＭＵ　　中央メモリ ＩＯＵ　　入力／出力ユニット ＳＢ　　システムバス ＳＣＵ　　インターフェース回路 ＣＰ　　処理手段 ＣＡ　　キャッシュメモリ ＤＡＴ　　メモリ回路 ＤＩＲ　　制御回路 ＥＡＰ、ＢＤＰ、ＥＰＰ　　機能ユニットＡＤ　　アド
レスライン ＤＴ　　内部データパス ＣＤ　　制御ライン １　　回路 ２、１１　　マルチプレクサ ３、４　　増幅器 ５　　検出回路 ６　　入力レジスタ ８、９、１０　　レジスタ １２　　デコーダ

Claims (16)

【特許請求の範囲】
1. 【請求項１】マルチプロセッサ情報処理システムのプロ
   セッサ（ＣＰＵ、ＣＰＵｉ　）間の対話方法であって、
   上記プロセッサの１つ（ＣＰＵ）が少なくとも１つの他
   のプロセッサ（ＣＰＵｉ　）に宛てたリクエスト（ＥＸ
   ＥＣｉ　）の送信（ＳＥＮＤ）を起動するオペレーショ
   ン（ＳＥＬＥＣＴ）を実行したとき、上記対話が行われ
   、各〔受信人〕プロセッサ（ＣＰＵｉ　）は、〔発信人
   〕プロセッサ（ＣＰＵ）に上記リクエストを受け入れた
   という肯定応答（ＡＣＫｉ　）信号を送る、プロセッサ
   間対話方法において、リクエスト（ＥＸＥＣｉ　）が〔
   受信人〕プロセッサにより受け入れられる順序に関して
   いかなる制約も必要としないあらゆるオペレーション（
   ＳＥＬＥＣＴ）については、上記オペレーションの実行
   は、上記オペレーションの最中にリクエストの送信によ
   りもたらされる肯定応答（ＡＣＫｉ　）の〔発信人〕プ
   ロセッサ（ＣＰＵ）による受信を考慮に入れることなく
   実行し、上記オペレーションの最中に、該オペレーショ
   ンを実行しているプロセッサが送る予定の、あるいは送
   らなければならないリクエスト（ＥＸＥＣｉ　）の総数
   （ＣＦＷ）を計算し、〔発信人〕プロセッサ（ＣＰＵ）
   が受けた肯定応答の数（ＣＨＷ）をカウントし、上記オ
   ペレーションは、上記リクエストの総数（ＣＦＷ）と、
   受けた肯定応答の数（ＣＨＷ）が等しいとの条件のとき
   に、終了することを特徴とするプロセッサ間対話方法。
2. 【請求項２】上記リクエストおよび肯定応答が、メッセ
   ージタイプ（ＴＡＧ、Ｇ、ＴＹＰＥ）の表示を含むメッ
   セージの形態を取り、特に肯定応答に関する場合には、
   プロセッサ（ＣＰＵ）による肯定応答の受信は、該プロ
   セッサ（ＣＰＵ）に宛てられたメッセージが送られたこ
   と、そのメッセージが肯定応答であることの検出を含む
   ことを特徴とする請求項１記載の方法。
3. 【請求項３】プロセッサ（ＣＰＵ）が受けた肯定応答の
   数（ＣＨＷ）のカウントは、該プロセッサ（ＣＰＵ）の
   処理手段（ＣＰ）により、対応する肯定応答メッセージ
   の読取りとは独立して実施し、受けた肯定応答の数（Ｃ
   ＨＷ）は、上記処理手段（ＣＰ）に宛てられて受信され
   た最後のメッセージ中に恒久的に置き、最後のメッセー
   ジの読取り後、リクエスト数（ＣＦＷ）と肯定応答数（
   ＣＨＷ）とが等しいことを処理手段（ＣＰ）が監視する
   ことを特徴とする請求項２記載の方法。
4. 【請求項４】上記処理手段による最後のメッセージの読
   取りは、この読取りの際に新しい肯定応答が到達しなか
   ったとき、肯定応答数（ＣＨＷ）のゼロリセットを起動
   し、この読取りの後、リクエスト数（ＣＦＷ）から肯定
   応答数（ＣＨＷ）を減算し、このように減算された新し
   いリクエスト数（ＣＦＷ）がゼロと等しくなると、リク
   エスト数（ＣＦＷ）と肯定応答数（ＣＨＷ）が等しいと
   することを特徴とする請求項３記載の方法。
5. 【請求項５】複数のリクエストの送信を起動することの
   できるオペレーションのプロセッサ（ＣＰＵ）による実
   行は、少なくとも１つのシステムラッチ（ＭＤＰＬ）の
   「フリー」状態が検出された後初めて許可され、許可さ
   れた場合には、上記ラッチ（ＭＤＰＬ）を「ビジィ」状
   態に設定して、上記オペレーションの実行を進め、該オ
   ペレーションが完了した時点で、上記ラッチは「フリー
   」にされることを特徴とする請求項１〜４のいずれか一
   項に記載の方法。
6. 【請求項６】各プロセッサとそれぞれ付属するインター
   フェース回路（ＤＩＲ）と、該インターフェース回路を
   互いに接続するリンク（ＳＢ）とを介して対話を可能に
   する複数のプロセッサ（ＣＰＵ、ＣＰＵｉ　）を含む情
   報処理システムであって、上記プロセッサの少なくとも
   １つ（ＣＰＵ）が、少なくとも１つの他のプロセッサ（
   ＣＰＵｉ　）に宛てたリクエスト（ＥＸＥＣｉ　）の送
   信を起動するオペレーション（ＳＥＬＥＣＴ）を実行す
   るための手段を含み、各〔受信人〕プロセッサ（ＣＰＵ
   ｉ　）が、肯定応答（ＡＣＫｉ　）を〔発信人〕プロセ
   ッサ（ＣＰＵ）に送ることにより、該〔受信人〕プロセ
   ッサに宛てられたリクエストを受け入れたことを知らせ
   る情報処理システムであって、上記リクエスト〔発信人
   〕プロセッサが、上記オペレーション中に送る予定の、
   または送らなければならないリクエストの総数（ＶＦＷ
   ）を決定できる第１カウント手段（ＢＤＰ）と、肯定応
   答が受信されるたびに作動される第２カウント手段（７
   Ｂ、７Ｃ）と、リクエスト数（ＣＦＷ）と受信された肯
   定応答の数（ＣＨＷ）が等しいことを検出するための比
   較手段（ＢＤＰ）とを含み、〔受信人〕プロセッサによ
   るリクエストの受け入れ順序に関して制約なしの対話を
   要求する各オペレーションについては、上記の等しいこ
   との検出により、〔発信人〕プロセッサ（ＣＰＵ）が上
   記オペレーションの実行を完了することを許可すること
   を特徴とするシステム。
7. 【請求項７】上記リクエスト（ＥＸＥＣｉ　）および肯
   定応答（ＡＣＫｉ　）が、メッセージの宛先およびメッ
   セージが肯定応答であるかどうかを示すことのできる識
   別フィールド（ＴＡＧ、Ｇ、ＴＹＰＥ）を特に含むメッ
   セージタイプであり、各プロセッサ（ＣＰＵ）が、該プ
   ロセッサ（ＣＰＵ）のインターフェース回路（ＤＩＲ）
   に接続される処理手段（ＣＰ）を含み、上記インターフ
   ェース回路（ＤＩＲ）は、受けたメッセージを記憶する
   ための手段（８、９）を備え、該記憶手段（８、９）は
   、読取りにより上記処理手段（ＣＰ）にアクセス可能で
   あり、上記インターフェース回路（ＤＩＲ）は更に、上
   記記憶手段（８、９）の書込み回路（７Ａ）と、受けた
   メッセージの解析回路（７Ｃ）とを備え、該解析回路（
   ７Ｃ）は、受けたメッセージが実際に対応するプロセッ
   サ（ＣＰＵ）に宛てられたものであるかどうかを検出し
   、その場合、上記解析回路（７Ｃ）は、上記書込み回路
   （７Ａ）を制御して、受けたメッセージを上記記憶手段
   （８、９）にロードし、上記第２カウント手段（７Ｂ、
   ７Ｃ）は、インクリメント回路（７Ｂ）を含んでおり、
   上記解析回路（７Ｃ）はさらに受けたメッセージが肯定
   応答であるかどうかを検出し、その場合上記インクリメ
   ント回路（７Ｂ）に指令するように構成されており、上
   記インターフェース回路（ＤＩＲ）は、処理手段（ＣＰ
   ）に、対応するプロセッサ（ＣＰＵ）に宛てられたメッ
   セージが上記記憶手段（８、９）で使用可能であること
   を知らせる通知回路（１２）を含み、上記第１カウント
   手段（ＢＤＰ）が上記処理手段（ＣＰ）の一部であるこ
   とを特徴とする請求項６記載のシステム。
8. 【請求項８】上記記憶手段（８、９）が、上記インクリ
   メント回路（７Ｂ）により供給された、受けた肯定応答
   の数（ＣＨＷ）を含むために確保された部位（８Ｂ、９
   Ｂ）を含むことを特徴とする請求項７記載の方法。
9. 【請求項９】上記書込み回路（７Ａ）が、プロセッサ（
   ＣＰＵ）に宛てられた新しい肯定応答を受けていないと
   き、処理手段（ＣＰ）による読取りの後、上記記憶手段
   （８、９）をゼロにリセットするように構成されており
   、上記第１カウント手段は、各読み取りの後に、上記確
   保された部位（８Ｂ、９Ｂ）に含まれる値だけ上記リク
   エストの上記数（ＣＦＷ）をデクリメントすることを特
   徴とする請求項８記載のシステム。
10. 【請求項１０】上記記憶手段（８、９）が、上記書込み
    回路（７Ａ）の出力に入力が接続された第１レジスタ（
    ８）と、該第１レジスタ（８）の出力に入力が接続され
    た第２レジスタ（９）とを備え、該第２レジスタ（９）
    の特定のフィールド（９Ｂ）は上記インクリメント回路
    （７Ｂ）の入力に接続され、該インクリメント回路（７
    Ｂ）の出力は、上記第１レジスタ（８）の対応するフィ
    ールド（８Ｂ）の入力に接続され、上記インクリメント
    回路（７Ｂ）は、当該プロセッサ（ＣＰＵ）に宛てられ
    た肯定応答の受信が解析回路（７Ｃ）により検出される
    とき、１単位インクリメントされた上記特定のフィール
    ド（９Ｂ）の内容と等しい値を出力し、あるいは、ゼロ
    リセットをするときには、値ゼロを出力することを特徴
    とする請求項９記載のシステム。
11. 【請求項１１】上記処理手段（ＣＰ）が少なくとも１つ
    のマイクロプログラム制御のユニット（ＢＤＰ）を含み
    、上記オペレーション（ＳＥＬＣＴ）は、このマイクロ
    プログラム制御のユニットにより実行されるマイクロプ
    ログラムに対応し、上記第１カウント手段は、上記マイ
    クロプログラムによって実現されるファームウエアとし
    て知られるマイクロプログラム制御のカウントアルゴリ
    ズムにより実現され、上記確保部位（８Ｂ、９Ｂ）の読
    み取りにより、該確保部位（８Ｂ、９Ｂ）の内容に等し
    い値だけファームウエアカウンタをデクリメントするこ
    とを特徴とする請求項９または１０のいずれか一項に記
    載のシステム。
12. 【請求項１２】上記マイクロプログラムの実行が、少な
    くとも１つのシステムラッチ（ＭＤＰＬ）の「フリー」
    状態が検出された後初めて許可され、許可された場合に
    は、該マイクロプログラムの実行前に上記ラッチ（ＭＤ
    ＰＬ）を「ビジィ」状態に設定し、該マイクロプログラ
    ムの実行が完了した時点で上記ラッチを「フリー」にす
    ることを特徴とする請求項１１記載のシステム。
13. 【請求項１３】受信された肯定応答の数（ＣＨＷ）の読
    取りは、上記ラッチ（ＭＰＤＬ）を「フリー」にする前
    に、上記マイクロプログラムの終了時にプログラムされ
    ていることを特徴とする請求項１２記載のシステム。
14. 【請求項１４】システムのプロセッサ（ＣＰＵ、ＣＰＵ
    ｉ　）へプロセス（ＪＰ）の分散させる方法であって、
    実行予定のプロセスの選択に変更を起こすことができる
    イベントに応答して、上記プロセッサの１つで選択オペ
    レーション（ＳＥＬＥＣＴ）を起動し、実行の用意がで
    きたプロセスの優先順位に応じてシステムのプロセッサ
    へのプロセスの割当てを決定し、 上記選択オペレーション（ＳＥＬＥＣＴ）の最中に、各
    選択プロセッサ（ＣＰＵｉ　）に対して、実行のため割
    り当てられたプロセスの識別を知らせるリクエスト（Ｅ
    ＸＥＣｉ　）を送り、そして、肯定応答（ＡＣＫｉ）を
    送ることにより〔受信人〕プロセッサに応答させ、該方
    法が、上記選択オペレーションを実施するために、請求
    項１〜５のいずれか一項に記載の対話方法を用いること
    を特徴とする方法。
15. 【請求項１５】上記選択オペレーションが、制約付きの
    ケースを処理する、即ち特定のプロセッサ（ＣＰＵｉ　
    ）に割り当てられたプロセス（ＮＪＰ）を特定し、次に
    選択された各プロセス（ＣＰＵｉ　）について、第１カ
    ウント手段（ＢＤＰ）をインクリメントし、リクエスト
    （ＥＸＥＣｉ　）を選択したプロセッサ（ＣＰＵｉ　）
    に送る第１段階と、制約なしのケースを処理する、即ち
    割り当てるべき残りのプロセスを決定し、次に選択され
    た各プロセスについて、第１カウント手段（ＢＤＰ）を
    インクリメントし、その識別をスタック中にロードする
    第２段階と、上記スタックを空にし、その最中に、スタ
    ックから取り出された各プロセスについて、１つのリク
    エスト（ＥＸＥＣｉ　）を使用可能な状態にあるプロセ
    ッサに送る第３段階とを含むことを特徴とする請求項１
    ４記載の方法。
16. 【請求項１６】上記リクエスト（ＥＸＥＣｉ　）　の数
    （ＣＦＷ）が、このリクエスト（ＥＸＥＣｉ　）を実効
    的に送る可能性を考慮することなく、上記第１および第
    ２段階の最中で計算され、第１まはた第３段階の時点で
    リクエスト（ＥＸＥＣｉ　）を実際に送ることが不可能
    な場合に、リクエストの数（ＣＦＷ）が、１単位だけデ
    クリメントすることを特徴とする請求項１５記載の方法
    。