JPH02168341A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルデータ処理システムに係り、特に、共
通の制御回路、メモリ及び周辺装置を共有する複数個の
デジタルデータプロセッサを備えたマルチプロセッサシ
ステムに係る。

これまでにも多数のプロセッサをベースとしたデジタル
データ処理システムは多数製造されている。マルチプロ
セッサシステムと称するこれらのシステムは多数の種種
の構造を有している。これらシステムは、相互接続を持
たない独立したプロセッサや、メツセージの伝送により
互いに通信できる密接接続されたプロセッサ回路網や、
共通の制御回路、メモリ及び周辺装置を共有するマルチ
プロセッサに分類される。マルチプロセッサシステム、
並びにこれらシステム内の結合及び分担の程度に基いて
システム設計に含まれる妥協についての優れた論文が、
Ｄｉｇｉｔａｌ　Ｐｒｅｓｓ　　（１９７８年）のＣ，
Ｇｏｒｄｏｎ　Ｂｅ１１氏等による“コンピュータエン
ジニアリングと題する文献の第１６章に載せられている
。

最近まで、マルチプロセッサシステムの用途は、所与の
能力を有する単ｌプロセッサではなし得ない高度な利用
性や高い併願性及び性能を必要とするような非常に特殊
な場合に限定されている。この理由の１つは、常に優れ
た高性能の単１プロセッサシステムを製造するという考
え方が広く受は容れられているためである。然し乍ら、
一般に、単１プロセッサシステムで高い性能が得られる
のは、付加的な設計及び技術開発を著しく犠牲にした場
合だけであり、これによってしばしばその利用性が限定
されると共に、システムの信頼性及び融通性に妥協が含
まれることになる。その上、性能を更に高くすることを
望む利用者が現存のシステムを新たな単ｌプロセッサシ
ステムに取り替える場合には、システムの適応性及び訓
練に関連した問題が生じることになる。

本発明の譲受人によって製造されているＰＤＰ−１１デ
一タ処理群のマイクロプロセッサのような相当の機能性
を有する低コストマイクロプロセッサの出現により、マ
ルチプロセッサシステムに対する新たな可能性がもたら
されている。このようなマイクロプロセッサは利用性が
高い上に計算サイクル当たりのコストが安いので、この
ようパなマイクロプロセッサで構成されたマルチプロセ
ッサシステムは、これと同等のコストの多数の一般の単
ｌプロセッサシステムによって典型的に網羅されるよう
な計算容量を与える能力をもつ。これらのマルチプロセ
ッサシステムは、制限され良好に定められた性能レンジ
にわたってモジュールにより性能を増分的に延ばして行
くことができ然も訓練及びその他の現場修理コストが安
いという利点を利用者にもたらす。

それ故、本発明の目的は、多数のプロセッサを使用する
ことをベースとした新規で且つ改良されたデジタルデー
タ処理システムを提供することである。

本発明の別の目的は、同等のコストの従来の単１プロセ
ッサシステムに匹敵する性能を示すマルチプロセッサシ
ステムを提供することである。

本発明の別の目的は、メモリマネージメント及び入出力
制御に関して実証されている技術の利点を取り入れたマ
ルチプロセッサシステムを提供することである。

本発明の更に別の目的は、既存のプロセッサ規準との両
立性を保ちながら高度な多処理効率を示すようなマルチ
プロセッサシステムを提供することである。

衾凱■量！ 本発明の目的は、共通の制御ユニットを共存しこれによ
って相互に通信するようなプロセッサモジュール、メモ
リモジュール、大量記憶装置及び入出力装置を含む色色
な数のモジュール成分で構成できるマルチプロセッサシ
ステムを提供することである。

本発明の更に特定の目的は、プロセッサが全システム性
能を不当に低下することなく共通のカシュメモリを共有
するようなモジュール状のマルチプロセッサシステムを
提供することである。

本発明の更に一般的な目的は、成る形態で経済的に組立
てることができそして処理及びデータ記憶容量に対する
需要が増すにつれて既存のシステム成分を交換したり変
更したりする必要なしく更に大きな形態へと後で拡張で
きるようなモジュール状のマルチプロセッサシステムを
提供することである。

本発明の更に別の目的は、色々な作動特性を有するマル
チプロセッサシステムに所望される種々の同期及び非同
期規準、アドレス変換回路、並びにメモリマネージメン
トルーチンに適合できる共通の制御ユニットを備えたモ
ジュール状のマルチプロセッサシステムを提供すること
である。

本発明のこれら及び他の目的によれば、マルチプロセッ
サシステムは、メモリマネージメント回路と、アドレス
変換回路と、カシュメモリとを含む共通の制御ユニット
を備えており、この共通の制御ユニットは、少なくとも
１つのプロセッサと、少なくとも１つのデータ記憶装置
を含む少なくとも１つの大量記憶制御装置と、少なくと
も１つのメモリモジュールと、少な（とも１つの入出力
装置（例えば、Ｉ１０端末装Ｗ）とによって成る順序の
パイプライン式シーケンスで分担される。全てのプロセ
ッサは非インターロック式の同期バックプレーンプロセ
ッサバスを経て共通の制御ユニットに接続される。この
プロセッサバスは、識別信号、メモリアドレス信号及び
機能コード信号を共通の制御ユニットに転送する１組の
アドレス・制御導体と、記憶装置及びメモリの処理デー
タをその他の制御信号と共に送る１組のデータ・制御導
体とを備えている。全ての入出力装置は非同期式の入出
力バスを経て共通の制御ユニットに接続され、又このバ
スの信号はプロセッサバスを経て共通の制御ユニットに
転送される。メモリモジュールは非同期式のメモリバス
を経て共通の制御ユニットに接続される。全ての大量記
憶制御装置は同期式の大量記憶用バスを経て共通の制御
ユニットに接続される。メモリバス及び大量記憶用バス
は主メモリをアクセスするため共通の制御ユニット内の
メモリインターフェイス回路に接続される。

プロセッサ及び入出力装置も必要に応じてこのメモリイ
ンターフェイス回路を経て主メモリにアクセスする。

従って、プロセッサバス、大量記憶用バス、又は入出力
バスに対して指令を開始して、プロセッサバス、メモリ
バス、大量記憶用バス、又は入出力バスに接続された応
答装置に適当に情報を転送することができる。カシェメ
モリに存在しないメモリデータを検索したり或いはカシ
ェメモリにデータを書き込んだりするためには、成る種
のトランザクションでは共通の制御ユニットのリソース
ユニットへ２回アクセスすることが必要とされるので、
共通の制御ユニットはそれ自身の要素にアクセスしてそ
のカシェメモリを更新したり指定したり及び／又はメモ
リデータを指令装置へ戻したりするように制御手段を備
えている。

共通の制御ユニットは、その好ましい構造としては、装
置識別信号、メモリアドレス信号及び機能コード信号や
、処理されたデータ、記憶データ、メモリデータ及びそ
の関連制御信号をマルチプロセッサシステムの装置間で
各々やり取りするための個々の制御情報路及び個々の記
憶データ路を備えている。

共通の制御ユニットの制御情報路においては、制御情報
が多段レジスタを通して転送され、その第１の段は装置
識別信号、機能コード信号及び仮想アドレス信号を受は
取る。内部制御信号及び実アドレス信号は共通の制御ユ
ニットによって発生され、次いで共通の制御ユニットを
通る第２経路を含むトランザクション用の制御情報レジ
スタ内で循環される。又、制御情報路は、メモリモジュ
ール内の成る位置で実行できる作動の形式を制限するメ
モリマネージメント回路を１つの段に含み、指令装置で
発生された仮想アドレスを応答装置の実アドレスに変換
するアドレス変換回路をその次の段に含み、そしてカシ
ェメモリの読み取り、更新及び指定作動を制御するカシ
ェ比較回路を更に次の段に含んでいる。

又、共通の制御ユニットのデータ路は多段レジスタ構成
体を備えている。第１段レジスタは指令装置からの処理
データ又はメモリデータを受は取るか、或いは応答装置
から検索された処理データ、記憶データ又はメモリデー
タを受は取る。

本発明は、別の特徴として、プロセッサインデックスＲ
ＡＭ及び書き込み進行中フラグを備えている。成る指令
装置によって開始される成る種のトランザクションでは
、“書き込みの当たり”に対してカシェメモリを更新し
たり“読み取りの外れ”に対してカシェメモリを指定し
たりするために共通の制御ユニットのリソースに２回目
の情報通過を行なうことが必要とされ、そして２回目の
情報通過によってこのトランザクションが完了する前に
別の指令装置がカシェメモリの内容を変えてしまうこと
があるので、カシェメモリは、更に、書き込まれる位置
のアドレスタグを記憶するように各プロセッサに組合わ
されたインデックス位置を有するプロセッサインデック
スランダムアクセスメモリ　（ＰＩＲ）と、これに関連
した書き込み進行中（ＷＩＰ）フラグとを備えており、
このフラグはこれがセットされると、他の指令装置がカ
シェメモリのその位置を読み取るのを禁止する。

共通の制御ユニットへの２回目の情報通過によって書き
込みが完了すると、ＷＩＰフラグがクリヤされる。

ＰＩＲは各々の指令装置ごとに１つのアドレスタグしか
含んでおらず、そして指令装置はその第１の書き込み指
令を完了する前に次の別の書き込み指令を発することが
できるので、マルチプロセッサシステムでは、指令装置
の第１の書き込み指令が進行中である間はこの指令装置
が次の書き込み指令を発しないようにさせるために用い
られるＷＩＰフラグ制御ビットを指令装置が備えている
のが好ましい。

従って、共通の制御ユニットは、複数個の同様のプロセ
ッサ、メモリモジュール、大量記憶装置及び入出力装置
を受は容れて、モジュール式のマルチプロセッサシステ
ムを経済的に拡張することができる。

以上の説明は本発明の好ましい形態を述べたものである
。然し乍ら、本発明の範囲は特に添付の請求の範囲で規
定される０本発明の上記及び更に別の目的並びに効果は
添付図面を参照した以下の詳細な説明より理解されよう
。

ここに　　上げる　　　の Ａ、マルチプロセッサシステムの一般的な説明以下の説
明では、色々な意味をもつ幾つかの用語が用いられてい
る。然し乍ら、本発明の理解を容易にするため、次のよ
うな定義を行なう。

“情報”という語は、装置識別信号、メモリアドレス信
号、装置の作動を制御する信号（例えば、制御信号及び
タイミング信号）、並びにメモリ、記憶装置又は処理装
置からのデータ信号を含むものとする。或いは又、“情
報”は一般にはアドレス信号、制御信号、及びデータ信
号を含む。“装置”という語はデータ処理システムの何
らかの成分を意味する。“メモリデータ”という語はラ
ンダムアクセスメモリモジュールに関連した情報を指す
、′記憶データ”という語はディスクファイルドラムユ
ニット又は磁気テープユニットのような大量記憶装置に
関連した情報を意味する。“カシュメモリ”という語は
カシュメモリに関連した情報を意味する。−船釣に云え
ば、“データ”という語はメモリデータ、記憶データ、
レジスタデータ又はカシュデータを意味する。“記憶情
報”という語はデータ及びこれに伴なう制御信号を含み
、これら制御信号はデータ記憶装置とやり取りされる。

“識別信号”又は“ＩＤ信号”という語はデータ処理シ
ステム内の装置を識別する信号を意味する。“アドレス
信号”又は“メモリアドレス信号”という語はデータ記
憶装置内のアドレス可能な位置を識別する信号を意味す
る。°機能コード”又は“制御ビット”という語は装置
をいかに機能又は作動させるかということを示す信号を
意味する。“制御情報”という語は、成る所与の組の作
動の中で装置をいかに機能又は作動させるかを決定する
アドレス信号、制御信号及びデータ信号を含む、“バス
”という語は、情報の転送に対して多数の装置を並列に
接続する複数の並列導体を意味する。“バス接続部°と
いう語は装置とバスとの間の電気接続部を意味する。“
接続”という語は１本の信号導体又は複数本の導体によ
って２つの装置を直接相互接続することを意味する。

“指令”装置とは、指令を発している装置である。

“応答”装置とは、指令装置に応答する装置である。“
トランザクション”は指令装置によって開始された指令
を実行するのに必要な全ての作動を意味する。本明細書
では、トランザクションは指令を実行するのに必要な成
る順序のパイプライン事象シーケンスで全てのステップ
を実行することを意味する。

以上の定義に基き、本発明により構成されたマルチプロ
セッサシステムについて説明する。このようなシステム
が第１図に示されている。その全ての装置は共通の制御
ユニット（ＣＣＵ）１０を介して相互通信する。ＣＣＵ
ＩＯは“共有パイプラインリソース”と称するものを備
えており、これはカシュメモリ２０と、メモリマネージ
メント回路２２と、アドレス変換回路２４と、クロック
・制御回路２６とを含んでいる。その他の“共有パイプ
ラインリソース”は指令信号の組を受は取る入力レジス
タと、指令信号の組に関連したデータ信号を受は取る出
力レジスタとを含んでいる。

カシュメモリ２０は、どのプロセッサ３゜（Ｐ、　　Ｐ
、・・・・・・Ｐ）でもデータを迅速にアクセスできる
ように、ランダムアクセスメモリモジュール２８に含ま
れた情報の控えを記憶するのに用いられ、上記プロセッ
サ３０はメモリモジュール２８からメモリデータを検索
できる速度よりも迅速に処理サイクルを実行する。この
システムにおいては、データを検索するためのメモリア
クセス時間が例えば５００ナノ秒であり、一方、ＣＣＵ
ｌｏがカシュメモリ２０に対してメモリを参照できる速
度が１３３ナノ秒である０本発明に使用されるカシェメ
モリ回路２０が関連米国特許筒４．０５５，８５１号に
開示されティる。ＣＣＵｌｏ（７）メモリマネージメン
ト回路２２は予め確立されている規定に基いてランダム
アクセスメモリモジュール２８内の成る読み取りのみ及
び書き込みのみの位置へ適当にアクセスすることができ
る。又、メモリマネージメント回路２２はアドレス変換
回路２４によって使用される再配置定数も与える０本発
明に用いることのできるメモリマネージメント回路２２
が１９７５年７月１日付の関連米国特許筒３．８９３．
０８４号に開示されている。アドレス変換回路２４は仮
想アドレスを実アドレスに変換するのに用いられる。仮
想アドレスとは、指令装置によって発生されたメモリア
ドレスであるが応答装置内の特定アドレス位置を独特に
定める実アドレスを形成しないようなアドレスである。

実アドレスは特定のアドレスを形成する。アドレス変換
回路２４は、回路２２内のレジスタからの再配置定数を
指令装置から得た仮想アドレスに加算する演算ユニット
を用いることにより実アドレスを確立する０例えば、ア
ドレス変換回路２４は、プロセッサ３０により発生され
た１８ビツトアドレスを、メモリモジュール２８内の特
定位置を独特に定める２２ビツトアドレスに変換する。

本発明に用いることのできるアドレス変換回路２４が１
９７４年１２月ｌθ日付の関連米国特許筒３．８５４，
１２６号にも開示されている。

共通の制御ユニット１０は、メモリモジュール２８への
アクセス要求の待ち行列を作る後述のメモリ要求待ち行
列３４も備えている。要求されたデータがカシェメモリ
２０内に存在しない時には、ＣＣＵは、指令装置を識別
するＩＤ信号、転送に関与したメモリモジュール２８内
の実アドレスを識別する実アドレス信号、及びメモリモ
ジュール２８とでもって実行さるべき作動を識別する機
能コード信号（例えば読み取り又は書き込み指令）をメ
モリ要求待ち行列３４に記憶させる。これらの要求は次
いで接続部３８を経てメモリインターフェイス回路３６
へ送られる。待ち行列３４は３２組の指令情報を保持す
る。マルチプロセッサシステムの作動中には要求需要が
変化するので待ち行列が必要となる。これらの要求は、
クロック・制御回路２６内の制御回路、プロセッサ３ｏ
、Ｉ１０装置３２、又はカシェメモリ回路２ｏがら出さ
れる。

メモリインターフェイス回路３６は、大量記憶制御装置
４０及び４２からバス接続部４４を経て記憶情報検索要
求又は記憶情報記憶要求も受は取る。制御装置４０及び
４２は、記憶及び制御の画情報を転送する３２ビツト中
の同期式大量記憶用バス４６に接続される。大量記憶用
バス４６及び制御装置４０及び４２は米国特許筒３．９
９９．１６３号に開示されており、ＰＤＰ　１１／７０
大規模メモリバスとして商業的に知られている。

メモリインターフェイス３６内の一般の裁定回路は、メ
モリ要求待ち行列３４からの要求を与えるか大量記憶制
御装置４０又は４２からの要求を与えるかを決定する０
図示されていないが、メモリインターフェイス回路はユ
ニバス上の装置３２からユニバスインターフェイス回路
６４を経てアクセス要求を直接処理するように用いるこ
ともできる。いったん裁定が完了すると、制御情報信号
及びデータ信号の両方がメモリバス４８に転送され、こ
れら信号は次いでメモリモジュール５０．５２又は５４
の適当な１つに転送される。メモリバス４８はメモリモ
ジュール２８とメモリインターフェイス回路３６との間
で制御情報及びメモリデータをやり取りする他の制御回
路も含んでいる。

メモリバス４８及びメモリモジュール２８並びにその関
連制御論理回路については関連米国特許第４．０４５．
７８１号に詳細に説明されている。

メモリ戻り待ち行列６５はアドレスされたメモリデータ
及びＩＤ信号と、どこからが来た実アドレスとを記憶。

する。メモリモジュール２８へ書き込まれるべきデータ
もこの待ち行列６５に記憶される。書き込みデータはカ
シュメモリ２０を後で更新するのに用いられる。この情
報はＣＣＵＩＯに送り戻されてパイプラインリソース内
で循環され、必要に応じてカシュメモリ２０を更新した
り指定したりし、そして最終的にはメモリデータを最初
に要求した指令装置へ転送される。カシュメモリの更新
が行なわれるかどうかは控えタグ記憶部６７でのアドレ
ス比較の結果によって左右される。その利点及び作動に
ついては後述する。

関連米国特許第３，７１０，３２４号に開示されユニバ
スとして商業的に知られている非同期式のＩ１０バス６
０を介して、周辺装置５６及び端末装置５８（例えば、
オペレータコンソール、テレタイプ、又は遠隔プロセッ
サ）のようなＩ１０１０装置３２も制御情報及びデータ
の転送が行なわれる。Ｉ１０装置３２からの指令はＰ−
バスインターフェイス６４を経て共通の制御ユニッ）１
Ｇにアクセスする。これらの指令は先ず初めバス接続部
６２を経てユニバスインターフェイス回路６４に入り、
次いで個別のアドレス及びデータバス接続部６６を経て
Ｐ−バスインターフェイス回路６１へ転送される。その
後、クロック・制御回路２６は、パイプラインリソース
であるカシュメモリ２０、メモリモジュール２８、又は
大量記憶制御装置４０及び４２或いはそれらの装置６８
及び７０の内部レジスタをアクセスするようにＩ１０装
置３２からの指令の実行を制御する。一方、ユニバスを
経てＩ１０装置３２へ向けられるプロセッサ３０の指令
はユニバス要求待ち行列７２に入る。その後、これらの
指令、並びにシステム内の他の装置からの指令は、ユニ
バスインターフェイス回路６４に入り、該回路は次いで
バス接続部６２を経て適当なＩ１０装置３２へ指令を送
る。

プロセッサ３０は、Ｐ−バスとも称するプロセッサバス
７６を経て共通の制御ユニット１０と通信する。好まし
い実施例では、プロセッサ３０はいかなる数のプロセッ
サユニット７８ないし８４を含んでもよい、各プロセッ
サ３０は各々のインターフェイス回路８６ないし９２を
経てＰ−バス７６に接続される。これらのインターフェ
イス回路はＰ−バス７６へのプロセッサのアクセスを制
御する分配裁定回路網を含む、この裁定回路網の説明に
ついては関連米国特許第４．２２９．７９１号を参照さ
れたい。各々のインターフェイス回路８６ないし９２は
各対のアドレス及びデータバス接続部９３ないし１００
を経てＰ−バス７６に接続される。

Ｐ−バス７６は非インターロック式の同期バックプレー
ンバスであり、個別の“アドレス”バス１０２と、個別
の“データ”バス１０４とを含んでいる。バス１０２及
び１０４の各々は多数の並列導体を含む。アドレスバス
１０２は、装置識別情報（ＩＤ）信号、機能ツー下（Ｆ
）信号、メモリアドレス情報（Ａ　Ｄ　ＲＳ）信号、及
びその他の制御情報例えばパリティチエツクビット及び
タイミング信号を送る導体を含む、ＩＤ信号は、ＣＣＵ
ＩＯに向けられた時の指令装置を識別する。

さもなくば、ＩＤ信号は応答装置を識別する。データ及
び制御バス１０４はプロセッサ３０とカシュメモリ２０
との間にデータ信号を送る。又、プロセッサ３０はパイ
プラインリソース２０ないし２６を用いることなくＰ−
バス７６を介して互いに通信することもできる。

同様に、各々のインターフェイス回路８６ないし９２は
１組の“アドレス”バス接続部９３．９５．９７及び９
９と、１組の“データ”バス接続部９４．９６．９８及
び１００とを備えている。

これらのバス接続部９３ないし１００は、個別のアドレ
スバス導体１０６並びに個別のデータバス導体１０８を
経てプロセッサ３０が共通の制御ユニット１０と通信で
きるようにする。各組の導体はＰ−バス７６とＰ−バス
インターフェイス６１との間のバス接続を確立する。導
体を分離したことにより、成る装置がバス１０２を使用
すると同時に別の装置がバス１０４を使用することがで
きる０例えば、プロセッサ７８が、Ｐ−バス７６のデー
タバス１０４の使用を必要としない読み取り指令を実行
している場合には、共通の制御ユニット１０１は、待期
中のプロセッサ又はユニバス上の装置へデータを戻すの
にバス１０４の使用を待期する必要がない。この構成に
よりマルチプロセッサシステムの全効率が改善される。

Ｐ−バス及びプロセッサ３０で実行される作動はＣＣＵ
ＩＯの内部クロックに同期される。特に、クロック・制
御回路２６の内部４相クロツクがＰ−バス７６及びプロ
セッサ３０の作動を支配する。

本発明によって実施された特定の実施例では、プロセッ
サ７８ないし８４が本発明の譲受人によって製造された
ＰＤＰＩＩデータ処理システムである。これらのシステ
ムは関連米国特許第３．６１４．７４１号に開示されて
いる。又、これらシステムの説明は、本発明の譲受人に
よって出版された１マイクロコンビニーダプロセツサハ
ンドブツク”　（１９７９年）からも入手できる。

パイプラインリソースで行なわれるトランザクションは
非インターロック式のものであるから、カシェメモリが
新たな情報で更新されたり或いは指定されたりする前に
共通の制御ユニット１０において成る別のトランザクシ
ョンを行なうことができる。カシェメモリ２０の内容を
変更する指令をインターロックすると、システムの全性
能が低下することになる。従って、本発明の別の特徴に
おいては、これらトランザクションをインターロックす
る必要性を排除し然もマルチプロセッサシステムの時間
的な効率を維持するようなプロセ・ノサインデックスＲ
ＡＭ　（Ｐ　Ｉ　Ｒ）２０Ｇが設けられる。このＰＩＲ
２０Ｇの重要性を理解するため、カシェメモリ２０の作
動について簡単に説明する。

共通の制御ユニット１０のカシェメモリ回路２０は直接
マツプ通し書き込み式のカシェメモリである。即ち、常
にランダムアクセスメモリモジュール２８に書き込んで
からでなければカシェメモリ２０を更新できない、それ
故、書き込まれる実アドレスがタグ記憶部２０Ａ内のア
ドレスの１つに対応する場合には、ランダムアクセスメ
モリモジュール２８内に書き込まれた新たなデータがカ
シェメモリ２０にも反映されねばならない、さもなくば
、カシェメモリのデータは古いものになってしまう０通
し書き込み機能が与えられるので、カシェメモリ２０に
新たなデータを維持するためには処理システムの装置間
に成る種の作動条件が存在しなければならない。

カシェメモリ２０は、成る数のアドレス記憶装置を有す
るデータ記憶部２０Ｂと、それに対応する数のデータ記
憶位置を有するアドレスタグ記憶部２０Ａとを含んでい
る。データ記憶部２０Ｂはメモリモジエール２８に配置
されたメモリデータの控えを含んでいる。データ記憶部
２０Ｂにもあるメモリモジュール２Ｂの特定アドレス位
置は、タグ記憶部２０Ａの対応位置に含まれた対応アド
レス情報によって識別される。従って、カシェメモリ２
０はメモリモジュール２８と“関連”していると云え、
それ故、“連想”メモリとも称される。

データ処理システム内の成る指令装置がメモリモジュー
ル２８内の成る位置からの情報を要求する時には、カシ
二時間中にＣＣＵＩＯのパイプラインリソースがタグ記
憶部２０Ａをチエツクして、その要求されたデータを検
索するのにメモリ２８にアクセスしなければならないか
どうかを決定する。もしそうでなければ、パイプライン
リソースを通る第１の情報通過の終りにカシェメモリ２
０Ｂからその指令装置へカシェデータが送り戻される。

従って、この場合は、指令装置はメモリモジエール２８
からの情報の要求に対しカシェメモリに“当たった”と
云える。これに対し、要求したデータがカシェメモリに
形成されていない時には指令装置はカシェメモリに“外
れた”と云える。この場合は、パイプラインリソースを
通る第１の情報通過の終りにデータラインに現われるカ
シェデータは無効にされる。適当な時間に、クロック・
制御回路２６は、メモリモジュール２８への次の要求に
対しメモリ要求待ち行列３４に要求の待ち行列を形成す
る。指令装置によって開始されたトランザクションはパ
イプラインリソースを通る第２の情報通過がなされるま
で完了できない。

この第２の通過は、指令装置がデータを読み取るのに代
ってＣＣＵＩＯによって行なわれる。要求したデータが
検索されると、このデータはＣＣＵ１０により指令装置
へ送り戻される。その間、指令装置は要求した情報を待
期する。パイプラインリソースを通る第２の情報通過の
際には、共通の制御ユニット１０はタグ記憶部２０Ａ及
びデータ記憶部の２０Ｂの両方にメモリモジュール２８
からの新たな情報を指定する。

通し書き込み機能では、プロセッサ７８．８０．８２及
び８４に各々関連したＷＩＰ回路７９．８１．８３及び
８５に書き込み進行中（ＷＩＰ）制御ビットを使用し且
つカシェメモリ２０に関連したプロセッサインデックス
ＲＡＭ　（Ｐ　ＩＲ）を使用することが必要とされる。

これらの回路は、書き込み中であるメモリモジュール２
８の位置がプロセッサ３０によって読み取られるのを禁
止する。特に、ＷＩＰビットがセントされた時には、プ
ロセッサがＰＩＲのアドレスをチエツクする。

プロセッサがＰＩＲのその位置に書き込みすることを求
める場合には、ｔｌＰ制御ピントがクリヤされるまで、
これら回路は各次々の読み取り指令に対してプロセッサ
がカシェメモリに対して“外れる”ようにせしめる、こ
の制御ビットはパイプラインリソースを通る第２の情報
通過の際にＣＣＵＩＯによってクリヤされ、プロセッサ
により既に発生されている“書き込みの当たり”に応答
してそれ自体を更新する。ＰＩＲは各々プロセッサごと
に１つのアドレス記憶位置を含んでいるだけであるから
、各プロセッサ３０はそのＷＩＰ制御フラグビット７９
．８１．８３、及び８５を各々チエツクし、そしてこの
ビットがセットされていれば、その次の書き込み指令の
発生を見合わせる。

同様に、入出力装置３２又は大量記憶制御装置４０及び
４２のようなその他の装置も“書き込みの当たり”指令
を発することによりカシェメモリデータに作用すること
ができる。これら装置も、図示されていないが、装置イ
ンデックスＲＡＭ（ＤＩＲ）及びそれに対するｗｔｐＨ
１１１フラグビットを組み込んでおり、これらによりシ
ステムはカシェメモリ２０に新たなデータを維持するこ
とができる。

指令装置が書き込み指令を発する時には、共通の制御ユ
ニット１０は後述するように控えタグ記憶部６７をチエ
ツクして、書き込み指令を向けるメモリのアドレスがそ
こに含まれているかどうかを決定する。もし含まれてい
れば、制御回路２６はカシェ記憶部２０Ｂの作用位置を
更新するが、それに対応するタグ記憶部の位置はそのま
〜にされる。この書き込みサイクルの際の更新作動はイ
ンターロックされ、更新中にカシ二回路２０内でその他
の作動が生じないようにされる。かくて、カシェメモリ
２０は直接マツプ通し書き込み式のカシェメモリである
。

以下で説明するように、クロック・制御回路２６は、パ
イプラインに入る全ての指令に対して保持された順序で
ＣＣＵＩＯのパイプライン事象シーケンスを制御する。

好ましい実施例では、１３３ナノ秒の間隔を有する４相
りロック信号が成る順序で共通の制御ユニットの各リソ
ースを順に作動して、ＣＣＵＩＯの段を通して各指令を
歩進させる。前記したように、プロセッサ３０．ユニバ
ス上の装置５６又は５８、或いは大量記憶制御装置４０
又は４２のいずれによって指令を開始することもできる
。共通の制御ユニット１０は、状態情報を獲得する装置
によって読み取りを行なうことのできる内部レジスタも
備えている。又、これらの制御レジスタは、いかなる装
置によって書き込みを行なうこともできるし、或いはＣ
ＣＵ自体で発生された制御情報を書き込んで、ＣＣＵが
第２の実行をなす時にその内部作動を制御して、そのカ
シェメモリの更新又は指定を行なうと共に要求されたデ
ータを指令装置へ送るようにすることもできる。

（２）Ｐ−バス Ｐ−バスは２つの区分、既ちアドレス及び制御区分１０
２と、データ及び制御区分１０４とに分けられる。アド
レス区分は、メモリの位置を識別する仮想アドレス信号
（ＶＡ）と、行なわれるトランザクションの形式を示す
機能コード信号（Ｆ）と、トランザクションに含まれる
装置を指示する識別信号（ＩＤ）とを送るものである０
例えば、ＩＤ信号はどんな装置でトランザクションを開
始するか又はトランザクションをどんな装置に向けるか
を指示する。ＩＤ信号が開始装置を識別する場合には、
トランザクションが共通の制御器ＣＣに向けられる。

Ｐ−バス７６へのアクセスは、Ｐ−バス７６に接続され
た各装置（即ち、共通の制御器ＣＣ及び各々のプロセッ
サＰＣ）間で振り分けられる。Ｐ−バスインターフェイ
ス回路８６．８８．９０．９２及び６１の１部を形成す
るこれらの裁定回路は、本発明の譲受人に譲渡されそし
てここに取り上げたＪｏｈｎ　Ｖ、　Ｌｅｖｙ氏等の特
許出願節９５４　、４５６号に開示されている。このよ
うな装置の各々は個々の優先順位と、Ｐ−バスのアドレ
ス区分の１部を形成する個々の要求ラインとを有してい
る。Ｐ−バスに再びアクセスするためには、装置がその
要求ラインに信号を発し、そしてＰ−バスを利用できる
ようになった時にそれより優先順位の高い要求がなけれ
ば、その装置はＰ−バスの制御権を獲得する。共通の制
御器ＣＣには最高の優先順位が指定される。プロセッサ
ＰＣは、Ｐバスに沿ったそれらの各々の位置によって決
定される次第に低くなる個々の優先順位を有している。

ユニバス６０からＰ−バスへのアクセス要求は共通の制
御器ＣＣの要求ラインによって処理される。

共通の制御器ＣＣ内のクロック回路２６は、Ｐ−バスに
対するトランザクションを制御するタイミング信号を分
配する。これらのタイミング信号はインターフェイス回
路８６．８８．９０．９２及び６１の各々に分配される
。第２Ａ図ないし第２Ｄ図に示されたように、タイミン
グ信号は、５０％のデユーティサイクルを各々有したＰ
ＯＣＬＫないしＰ３ＣＬＫ直角位相信号を含んでいる。

ＰＯＣＬＫないしＰ３ＣＬＫパルスの先縁は第２Ｅ図に
示されたようにＰＯないしＰ３クロック時間を定める０
次々のＰＯツクック時間とＰＯツクック時間との間隔は
１つの完全なバスサイクルを定め、それ故、これをバス
サイクル時間と称する。一般に、Ｐ−バスへアクセスす
ることを求めるいかなる装置も、成る所与のバスサイク
ル中のＰＯにおいてその要求ラインに信号を発する。そ
のバスサイクルのＰＯとＰ３との間に裁定が行なわれ、
もし制御権を獲得すると、そのサイクルのＰ３において
制御権が与えられる。その他の作動は後述するように逐
次に行なわれる。

この特定の実施例においては、次々の２０時間と２０時
間との間隔、ひいてはバスサイクル時間が約１３３ナノ
秒である。

（３）　　パイ　−イン！ソース Ｐ−バス７６、並びにカシェ２０からデータを読み取る
ためにプロセッサＰｆｉによって必要とされる共通の制
御ユニット１０の１部分は、パイプラインとして編成さ
れる。更に、カシェ２０に対して当たりとなるメモリ読
み取りを行なうプロセッサＰ１のアクセス時間を最小と
するようにこのパイプラインの設計が最適なものにされ
る。パイプライン内のリソースは次の通りである。

ｌ）アドレス、ＩＤ５Ｆ、及び内部レジスタ２）メモリ
マネージメント回路２２ ３）共通制御器ＣＣ内のアドレス変化回路２４４）カシ
ェ２０ ５）カシェの当たりチエツク回路３８及び６）データ及
び制御情報レジスタ 何らかの装置がＰ−バスの制御権を獲得した時には、こ
の装置が上記した全てのパイプラインリソースに指定さ
れる。いかなる装置もパイプラインのリソースの１部分
のみに要求を発することはない、然し乍ら、装置によっ
て使用することが必要とされるリソースは全部ではない
。従って、所与のトランザクション中にこのトランザク
ションに必要とされないリソースが１つ以上あれは、そ
のリソースは遊んでいることになる。

パイプラインのリソースは常に上記にリストした順序で
順々に指定される。換言すれば、Ｐ−バスの制御権を獲
得した装置は、Ｐ−バスが指定された時にたゾちに開始
する第１の時間スロット中にＰ−バスのアドレス区分を
使用する。次いで、この装置は第１の時間スロットの終
りに開始する第２の時間スロット中に共通の制御ユニッ
ト１０内のメモリマネージメント回路２２を使用し、・
・・・・・というようにしてＰ−バスのデータレジスタ
の使用が完了するまで次々に作動を続ける。前記したよ
うに、この順序は、カシェ２０に対して当たりとなるメ
モリ読み取りを行なうプロセッサＰ７のアクセス時間を
最小にするように選択される。

カシェをシュミレーションして調査することにより、こ
の特定の実施例に用いられた型式のＰＤＰ−１１データ
処理システムにおいては読み取りの当たり具合いが優れ
ていることが示されている。

口１ｇ１ｔａｌ　Ｐｒｅｓｓ　（１９７８年）のＣ，Ｇ
ｏｒｄｏｎ　Ｂｅ１１氏等によるコンピュータエンジニ
アリングと題する前記論文の特に第１０章を参照された
い、リソースの各時間スロットの開始及び終了は後述す
るように第２Ｅ図のクロック時間ＰＯないしＰ３に同期
される。

第３図はカシェ２０に対して当たりとなるメモリ読み取
りを行なうプロセッサＰ７のタイミングを示している。

第２Ｅ図のクロック時間ＰＯないしＰ３が第３Ａ図にも
示されている。プロセッサＰＣＯがメモリ読み取りの実
行を望んでいると仮定すれば、所与のバスサイクルのＰ
Ｏにおいてその要求ラインに信号が発せられる。プロセ
ッサＰが、その時Ｐ−バスに要求を発しているものの中
で最も優先順位が高いとすれば、このバスサイクルのＰ
３においてこのプロセッサにＰ−バスが与えられる。要
求を発した時と許可された時との時間間隔が第３Ｂ図に
「要求」と示されている。

このバスサイクルのＰ３から次のバスサイクルのＰ２ま
で、プロセッサＰはＰ−バスのアドレス区分を用いて、
メモリの読み取りを表わす機能コードＦ、その１０．及
び共通のｆＡｔＪ　外器ＣＣに対して読み取るべきメモ
リ位置の仮想アドレスＶＡを伝送する。この時間間隔が
第３Ｂ図に「伝送」と示されている。

このＰ２から次のＰｌまで、即ち第３Ｂ図の「マネージ
」時間中、プロセッサＰは共通の制御器ＣＣのメモリマ
ネージメント回路２２を使用する。このマネージメント
に、メモリマネージメント回路はプロセッサＰＣＯから
受けた仮想アドレスＶＡ及び機能コードＦをチエツクし
て、そのアドレスにより定められた位置が、読み取りを
行なうことのできる位置であるかどうかを決定する。

この位置が読み取りを行なえる場合には、回路２２が再
配置定数も発生する。

このＰｌから次のＰＯまで、即ち第３Ｂ図の「変換」時
間中には、プロセッサＰが共通の制御ユニット１０のア
ドレス変換回路２４を使用する。

回路２４の演算ユニットはプロセッサＰＣＯから受は取
った仮想アドレスＶＡに再配置定数を加算し、実アドレ
スＰＡを作る。

次の時間間隔は「カシェ」である、この時間中には、実
アドレスＰＡを用いてカシ、Ｌ２０が読み取られる。こ
の「カシェ」時間は１つの全バスサイクルに及び、即ち
最後のＰＯからこれに続くＰＯまで及び、従ってパイプ
ラインの全リソースの中で最も長い時間間隔である。然
し乍ら、この「カシェ」時間はカシェ２ｏへ１回だけア
クセスできるに充分な長さにされる。

次の時間間隔は「当たりチエツク」である。

この時間中には、共通の制御ユニット１０内のカシュ当
たりチエツク回路を用いて読み取りがカシェメモリ２０
に対して当たりとなるかどうかが決定される。この「当
たりチエツク」時間は「カシェ」時間の終りのＰＯから
次のＰ３まで続く。

第３Ｂ図の最後の時間間隔は「データ」時間間隔である
。最後のＰ３から次のＰ２まで続くこの「データ」時間
中は、Ｐ−バスのデータ区分を用いて、カシェ２０から
読み取られたデータがプロセッサＰに送られる。この「
データ」時間間隔の終りに、メモリの読み取りが完了す
る。

メモリ読み取りがカシェ２０において当たりであること
が当たりチエツク回路によって指示された場合には、プ
ロセッサＰにより送られたｆＤが不要となる。Ｐ−バス
のタイミングに同期されたプロセッサＰは「データ」時
間中にＰ−バスのデ−夕区分をストローブしてデータを
受は取る。１！を述するようにメモリ読み取りがカシェ
２０に対して外れとなった時には１０が必要とされる。

この段階での説明においては、成る付加的なタイミング
の用語を用いることが有用である。前記したように、全
てのトランザクションは装置がその要求ラインに信号を
発した時に開始され、そしてパイプラインの最後のリソ
ースがその作動を終了した時に終わりとなる。トランザ
クションの開始からの時間はバスサイクル及びクロック
時間でカウントできる。従って、トランザクション開始
後の第ｍ番目のバスサイクルの後の第ｎ番目のクロック
時間に生じるトランザクション時間をＴ、、いとする。

従って、例えば、メモリ読み取りを行なう上記プロセッ
サＰＣＯは、ＴＯｌｏにその要求ラインに信号を発し、
ＴＯ１３からＴＩ、２までＰ−バスのアドレス区分を用
い、・・・・・・というようにしてＴ５．２においてデ
ータを受は取るまで作動を続ける。プロセッサＰＣＯに
対するパイプラインのタイミングがトランザクション時
間Ｔ　１６　＊　１％について第３Ｂ図に示されている
。

カシェ２０において当たりとなるメモリ読み取りに対し
てパイプラインのリソースを各次々のＰ−バスサイクル
のＰ３に指定することができる。

これが生じる場合には、所与の時間にパイプラインの各
リソースは別々のメモリ読み取りに対して作動を行なう
、第３Ｄ図は上記したプロセッサＰより優先順位の低い
プロセッサＰによって開始される当たり読み取りのタイ
ミングを示している。

第３Ｅ図はプロセッサＰによる当たり読み取りのタイミ
ングをトランザクション時間Ｔ１．７に対して示してい
る。

上記したパイプラインリソース編成では、カシェ２０が
アクセスされた後にＰ−バスのデータレジスタが使用さ
れる。その結果、カシェ２０において当たりとなるメモ
リ読み取りは、所望のデータを検索するのにパイプライ
ンを１回だけ情報通過すればよい、然し乍ら、カシェ２
０において外れとなるメモリ読み取り、及び全てのメモ
リ書き込みは、バッキング記憶メモリユニット２８への
アクセスを必要とする。更に、カシェ２０に記憶された
データの有効性を維持するためには、メモリ読み取りの
外れによってカシェ２０を指定しなければならず（即ち
、そのタグ記憶部２０Ａ及びデータ記憶部２０Ｂの両方
を変更しなければならず）、一方力シュ２０に含まれた
位置へのメモリ書き込みによってカシェ２０を更新しな
ければならない（即ち、そのデータ記憶部２０Ｂを変更
しなければならない）、従って読み取りの当たりとは異
なり、読み取りの外れ及び書き込みは、パイプラインリ
ソースを通る第２の情報通過を必要とする。この後者の
トランザクシリンについて以下に述べる。

第６図は共通の制御器ＣＣを更に詳細に示している。カ
シェ２０において外れとなるメモリ読み取り及びメモリ
書き込みに対して共通の制御ユニット１０がいかに応答
するかを述べることによって共通の制御ユニット１０の
作動が最も良く説明される。読み取りの外れについて先
ず初めに説明する。

プロセッサＰがカシェ２０に含まれていないメモリ位置
からデータを読み取ることを望むと仮定する。プロセッ
サＰは、カシェ２０において当たりとなる読み取りを行
なうプロセッサＰに対して上記で述べたのと同様に、パ
イプラインのリソースによって同期して作動を進める。

実際には、たとえ読み取りがカシェ２０において外れと
なることが当たりチエツク回路１６２によって決定され
たとしてもパイプラインの「データ３時間間隔中にＰ−
バスのデータレジスタを経てプロセッサＰヘデータが送
り戻される。従って送り戻されるデータは不適当なもの
である。これを考慮するため、当たりチエツク回路１６
２は外れを検出した際に「データ有効」信号を否定にし
そしてこの否定された「データ有効」信号をレジスタ１
６３からＰ−バスのデータ区分を経て不適当なデータと
共にプロセッサＰへ送り戻す、この否定にされた「デー
タ有効」信号は、次のパイプラインシーケンスの「伝送
」時間中にプロセッサＰがＰ−バス上でそれ自体のＩＤ
を感知するまでプロセッサＰを「時期」状態にする。プ
ロセッサＰにより読み取られる位置の正しいデータは４
サイクル後でそのパイプラインシーケンスの「データ」
時間中にＰ−バスのデータ区分から受は取られる。

トランザクション時間は第４図に示された成分の上に指
示されている。これらは対応する成分がパイプラインに
おいてその作動を完了した時間を示している。

前記したように、プロセッサＰはカシェ２０に含まれて
いないメモリ位置からの読み取りを試みる。カシェ２０
の当たりチエツク回路は、外れを検出すると、読み取り
に対する機能コードＦ、プロセッサＰのＩＤ、及び読み
取るべきメモリ位置の実アドレスＰＡをマルチプレクサ
１５８のレジスタに入れる。情報はＴ５．２においてレ
ジスタへラッチされる。Ｔ６、ｌにおいてこの情報は適
当な待ち行列即ちバッファ１７２．１７４又は１７６に
入れられる。待ち行列即ちバッファにいったん情報が記
憶されると、読み取り外れ情報のパイプラインリソース
への第１の通過が完了する。

前記したように、メモリバス４８はＰ−バスに対して非
同期で作動する。メモリを参照する場合は待ち行列が空
になるまでメモリバス裁定回路１８６を介して非同期で
行なわれる。メモリバス裁定回路７６は前記米国特許第
４，０４５，７８１号に開示されている。待ち行列１７
２及び１７６の各々には順序が保持され、それ故、全て
のメモリアクセスは先入れ先出しベースで処理される。

成る指令がメモリバス４８の制御権を獲得すると、バッ
キング記憶メモリユニット１８４内の所望位置をアクセ
スする。メモリのアクセスが完了すると、実アドレスＰ
Ａ及びメモリユニット１８４から読み取られたデータが
メモリバス４８からメモリ戻り待ち行列１８８へ送られ
る。このメモリ戻り待ち行列１８８も先入れ先出しベー
スで作動する。控えタグ記憶部１８２もカシェ２０のタ
グ記憶部２０Ａの控えとしてメモリ戻り待ち行列１８８
への入力に維持される。メモリ戻り待ち行列１８８にデ
ータが入力されると、ちょうど読み取られたメモリ位置
の実アクセスＰＡを表わす控えタグが控えタグ記憶部１
８２に書き込まれる。控えタグ記憶部１８２の目的につ
いて′は以下に述べる。

メモリからのデータがメモリ戻り待ち行列１８Ｂに記憶
されると、カシェ２０を再びアクセスして、読み取り外
れを生じたプロセッサＰ７へ正しいデータを送り戻すよ
うに、共通の制御器ＣＣがパイプラインに要求を発せね
ばならない。

従って、共通の制御ユニッ）１０は新たなバスサイクル
のＴＯｌｏにその要求ラインに信号を発することにより
新たなトランザクションを開始する。

全ての装置はＰ−バスに接続されているので、共通の制
御器ＣＣはＰ−バスへのアクセスを裁定しなければなら
ない。然し乍ら、共通の制御器ＣＣはＰ−バス上の全て
の装置に対して最も高い優先順位を有している。ＴＯ１
３にＰ−バスへのアクセスが許可された時には、共通の
制御器ＣＣ貞よ読み取りを表わす機能コードＦと、実ア
ドレスＰＡと、メモリ戻り待ち行列１８８からのＩＤと
をＰ−バスのアドレス区分に送出する。Ｔ４．０におい
て、共通の制御器ＣＣは、ちょうど読み取られたメモリ
位置の実アドレスＰＡをカシェ２０のタグ記憶部２０Ａ
に書き込みそしてカシェのデータ記憶部２０Ｂの対応位
置にデータを挿入することにより、カシェ２０を指定す
る。Ｔ４．３においてデータはＰ−バスのデータ区分に
送出され、プロセッサＰによって受は取られる。これで
、読み取り外れに対する作動が完了する。

装置からみれば、メモリの位置への書き込み作動は簡単
である。このような書き込みを開始する装置はパイプラ
インに要求を発し、「伝送」時間中にＰ−バスのアドレ
ス区分に仮想アドレス情報ＶＡを送出し、そして書き込
まれるべきデータを「データ」時間中にＰ−バスのデー
タ区分に送出すれば、これで完了である。然し乍ら、共
通の制御器ＣＣには更に書き込みが含まれる。共通の制
御器ＣＣは書き込まれる位置がカシェ２０内にある場合
にはカシェ２０を更新しなければならない。

バイブライン内のリソースの順序は、パイプラインを通
る第１の情報通過中にカシエ２０がアクセスされた時に
書き込まれるべきデータが共通の制御器ＣＣに得られな
いような順序になっているから、パイプラインを通る第
２の情報通過を開始しなければならない。

パイプラインリソースを通る第１の情報通過中に共通の
制御ユニット１０がメモリへの書き込みを表わす機能コ
ードＦを検出した場合には、共通の制御ユニット１０は
機能コードＦと、書き込まれるべき位置の実アドレスＰ
Ａと、書き込まれるべきデータとをレジスタ１５９に与
える。次いで、パイプラインのリソースの第１の情報通
過が完了した時にＩＤ信号に基いて情報が待ち行列１７
２又は１７６或いはバッファ１７４へ転送される。

指令がメモリバス４８の制御権を獲得すると、この指令
によりバッキング記憶メモリユニット１８４に書き込み
が行なわれる。メモリサイクルが完了すると、メモリか
らのデータ及びちょうど書き込まれたメモリ１８４の位
置の実アドレスＰＡがメモリ戻り待ち行列１８８ヘロー
ドされる。

次いで、控えタグ記憶部１Ｂ２がチエツクされて、ちょ
うど書き込まれたメモリ位置がカシエ２０に含まれた位
置であるかどうかが決定される。それから、共通の制御
器ＣＣはパイプラインリソースを通る第２の情報通過を
開始するようにパイプラインに要求を出す、この第２の
情報通過中に、もし、いま書き込まれたメモリ位置がカ
シエ２０に含まれた位置であることを控えタグ記憶部が
示すならば、カシエ２０のデータ記憶部２０Ｂはメモリ
へ書き込まれたデータで更新される。そうでなければ、
カシエ２０は、第２の情報通過中には更新されない。

前記したように、控えタグ記憶部１８２はカシエ２０の
タグ記憶部２０Ａの控えとして維持される。この控えの
有効性は、カシ二のタグ記憶部２０Ａの変化と控えタグ
記憶部１８２の変化をインターロックすることによって
維持される。この控えタグ記憶部１８２は、カシエ２０
において当たりとなる書き込みによって更に更新さるべ
き特定のカシエ位置がパイプラインリソースを通る２回
の書き込み情報通過の間に別のメモリ位置に再指定され
るのを防止する０例えば、カシエ２０において外れとな
った読み取りに対する第２の情報通過が書き込みに対す
る第１の情報通過と第２の情報通過との間の時間中に生
じた場合には、このような誤った再指定が生じることが
ある。

説明上、控えタグ記憶部１８２を除去しそして所与の時
間Ｔｏおいてカシエの位置Ｘがメモリ位置へに対応する
ものと仮定する。又、時間Ｔｏにおいて、カシエ２０に
対して外れとなるような読み取りのパイプラインリソー
スへの第１の情報通過は完了しているが、この読み取り
の第２の情報通過は完了していないものと仮定する。そ
の後の時間Ｔ１において、共通の制御器ＣＣによりメモ
リ位置Ａへの書き込み指令が受は取られる。メモリ位置
Ａはカシエの位置Ｘに含まれているので、この書き込み
はカシ二の当たりと同様に処理される。更に、時間Ｔ２
において、カシエ２０に対して外れとなる読み取りの第
２の情報通過によりカシエの位置Ｘが別のメモリ位置例
えばメモリ位置Ｂに指定されるものと仮定する。時間Ｔ
３において、カシ二の当たりとして処理される書き込み
の第２の情報通過により、カシエの位置Ｘがメモリ位置
Ａからの新たなデータで更新される。これにより、誤っ
たデータがカシエの位置Ｘに記憶されることになる。

この問題は、本発明によれば、メモリ戻り待ち行列１８
８の入力に控えタグ記憶部１８２を設けることによって
解消される。メモリ戻り待ち行列１８８からの入力でし
かカシ二のタグを変更できないことが分っている。控え
タグ記憶部１８２をメモリ戻り待ち行列１８８への入力
に設置し、そしてこの待ち行列１８８を通る順序を保持
することにより、特定の入力がカシエ２０に達する時に
控えタグ記憶部１８２に見られるタグがカシエ２０に実
際にあるタグと同じであるようにすることができる。パ
イプラインを通る第２の書き込み情報通過が完了する前
に特定のカシエ位置Ｘが新たなメモリ位置に再指定され
たとすれば、控えりグ記憶部１８２をチエツクすること
によってこれが指示される。この場合は、パイプライン
リソースを通る第１の情報通過中にたとえ所望の位置が
カシェ２０内にあったとしてもこの書き込みはカシェの
外れとして処理される。その結果、カシェ２０は誤って
更新されることがない。

控えタグ記憶部１８２は別の目的も果たす、前記したよ
うに、バッキング記憶メモリユニット１８４の内容は大
量記憶制御装置４０及び４２によって変更される。カシ
ェ２０内にあるメモリ位置がユニット４０又は４２から
の■１０トランザクションによって変更される時には、
この変更がカシェ２０の内容にも反映されねばならない
。然し乍ら、メモリユニット１８４の内容が・ユニット
４０又は４２によって変更される時に絶えずカシェ２０
にも作用を与えることは効率的でない。

このシステムにおいては、２次記憶装置４０又は４２か
らのアクセスを含むバッキング記憶メモリユニット２８
への全てのアクセスは、成る順序が保持されたメモリ戻
り待ち行列１８Ｂ及びメモリ裁定回路１８６によって行
なわれる。これにより、ユニット４０及び４２によって
開始されるトランザクションと、Ｐ−バス上の装置によ
って開始されてメモリユニット１８４の同じ位置に関与
したトランザクションとの間の競合が排除される。

更に、Ｐ−バス上の装置からのトランザクションと同様
にユニット４０又は４２からのトランザクションにおい
ては、カシェの更新を開始する前に控えタグ記憶部１８
２がチエツクされる。ユニット４０又は４２によって書
き込まれる位置がカシェ２０内にあることが控えタグ記
憶部１８２によって指示された場合には、カシェ２０が
更新されるが、さもなくば更新されない。これにより、
実際に更新が必要とされる時しかカシェ２０を用いるこ
とができず、ユニット４０又は４２によって書き込まれ
るメモリ位置ごとに絶えずカシェ２０が使用されること
が排除される。このようにして、カシェ２０の帯域中を
ユニット４０及び４２による更新にとられることなく、
カシェ２０をＰ−バスの作動に用いることができる。

前記したように、カシェ２０内の所与の位置に当たりと
なる書き込みは、カシェ２０を更新するためにパイプラ
インリソースへの第２の情報通過を必要とする。この位
置を更新処理中のプロセッサＰＣはこの更新が完了する
前にこの位置を読み取ろうとすることが考えられる。こ
れにより、変更されていない無効データが戻されること
になる。

この問題は、パイプラインリソースを通る第１の書き込
み情報通過の際に書き込まれるカシェ２０の位置を無効
化することによって解消される。

然し乍ら、これでは、書き込みを行なっているプロセッ
サが全書き込み時間中強制的に停止されることになる。

又、Ｐ−バス上の別の装置によって用いられているカシ
ェの位置も無効となってしまう、これらは両方ともシス
テムの全効率を低下させることになる。

本発明によれば、カシェ２０の１部分としてプロセッサ
インデックス式のＲＡＭ　（Ｐ　Ｉ　Ｒ）１６７が設け
られる。このＰＩＲ１６７はカシェの無効化機構に代っ
て用いられる。ＰＩＲ１６７はシステム１０の各プロセ
ッサ３０ごとに１つの位置を含んでいる。ＰＩＲ９０は
プロセッサＰＣのＩＤによってインデックスされ、そし
てそのインデックス巾はカシェ２０の１２ビツトインデ
ツクス巾′よりも１ビット大きい。このＰＩＲのこの付
加的なインデックスピントは書き込み作動が進行中であ
る時の指示体として用いられる。

パイプラインリソースを通る第１の書き込み作動情報通
過の際には、書き込みを行なっているプロセッサＰｎに
対応するＰＩＲ１６７の位置に、書き込まれるべきメモ
リ位置のタグが書き込まれる。

これと同時に、ＰＩＲ１６７のその位置の付加的なビッ
トがセントされる。プロセッサＰｎがカシェ２０内の成
る位置を読み取ろうとする時には、このプロセッサは「
カシェ」時間間隔中にＰＩＲ１６７の対応位置をアクセ
スし、そしてタグ及びここに記憶された付加的なピット
をチエツクして、読み取ろうとしている位置が書き込み
進行中の位置であるかどうかを決定する。もしそうであ
れば、たとえ読み取るべき位置がカシェ２０内にあって
もその読み取り作動は読み取り外れとして処理される。

従ってこの読み取りは書き込み後にメモリ待ち行列１７
２へ強制的に入れられる。もしそうでなければ、読み取
り作動は通常に行なわれ、即ち、その位置がカシェ２０
内にあれば読み取りの当たりとして行なわれ、或いはそ
の位置がカシェ２０内になければ読み取りの外れとして
行なわれる。パイプラインリソースを通る第２の書き込
み情報通過の際には、「カシエ」時間中にＰＩＲ１６７
の付加的なピントがクリヤされ、その位置への書き込み
が完了したことが示される。

第４Ｂ図は、プロセッサＰによって開始されてカシエ２
０に対して外れとなるような読み取り作動のタイミング
を示している。第４Ｃ図は、プロセッサＰによって開始
されてカシエ２０に対して当たりとなるような書き込み
作動のタイミングを示している。プロセッサＰの優先順
位はプロセッサＰより低い、第４Ｄ図はプロセッサＰに
よって開始されてカシエ２０に対して外れとなるような
書き込み作動のタイミングを示している。プロセッサＰ
の優先順位はプロセッサＰ及びプロセッサＰより低い。

第４Ａ図にはクロック時間ＰＯないしＰ３が示されてい
る。

この特定の実施例では、ＰＩＲ９０はシステム１０の各
プロセッサＰＣごとに１つの位置しか含んでいない。従
ってＰＩＲ１６７は各プロセッサＰｎの１つの書き込み
進行中しか考慮できない。然し乍ら、いかなる所与のプ
ロセッサＰｎに対しても所与の時間に２つ以上の書き込
み作動が進行するようにさせることができる。これを行
なう場合には、ＰＩＲ９０は、書き込まれている位置の
うちの第１位置が読み取られるのを防止するだけに過ぎ
ない。書き込まれているその後の位置はプロセッサＰＣ
によって読み取ることができ、従って無効データが戻さ
れることになる。

この特定の実施例では、この問題は、プロセッサ３０の
ハードウェアに書き込み進行中（ＷＩＰ）フラグを設け
ることによって解消される。このＷＩＰフラグは、実際
には、１つのプロセッサＰｎが所与の時間に２つ以上の
書き込み作動を有することを防止する。プロセッサＰＣ
が書き込み作動の開始を望む時には、このプロセッサは
Ｐ−バスへ要求を出す前にそのＷＩＰフラグをチエツク
する。ＷＩＰフラグがセットされていれば、このプロセ
ッサＰＣはＷＩＰフラグがクリヤされるまでこのＷＩＰ
フラグをチエツクし続ける。ｗｉｐミルフラグリヤされ
ると、プロセッサＰｎはＰ−バスに要求を出し、そのＩ
Ｄと、書き込み機能コードＦと、書き込まれるべき位置
のＶＡとをＰ　−／＜スのアドレス区分に送り、次いで
そのＷＩＰフラグをセットする。その後このプロセッサ
Ｐｎが、パイプラインリソースにアクセスしてカシエを
更新すると共にＰＩＲ１６７の付加的なビットをクリヤ
するように共通の制御ユニット１０に求める時には、こ
のプロセッサＰｎはそのＷＩＰフラグもクリヤする。こ
の解決策では、書き込まれる位置がカシェ２０内に含ま
れていないことが控えタグ記憶部１８２のチエツクによ
って指示されたとしても、ＰＩＲ１６７の付加的なビッ
ト及びプロセッサＰｎのＷＩＰフラグをクリヤするため
に、全ての書き込み作動に対してパイプラインリソース
への第２の情報通過を強制的になさねばならない。

この解決策とは別に、システム１０の各プロセッサＰｎ
ごとに２つ以上の位置を含むようにＰＩＲ１６７を構成
することもできる。従ってＰＩＲ１６７は、１つのプロ
セッサＰＣが所与の時間に２つ以上の書き込み作動を有
しているような場合を取り扱うことができる。

典型的な作動においては、入出力装置３２（遠隔プロセ
ッサを含むこともある）及びプロセッサ３０は、！゛Ｄ
１機能コード及び仮想アドレス信号を高速Ｐ−バスイン
ターフェイス回路６１へ送ることによってパイプライン
リソースとのトランザクションを開始する。メモリモジ
ュール２８は、読み取り指令の実行の際にはこれらのト
ランザクションがカシエに対して“外れ”だ時に、或い
は書き込み指令の実行の際にはこれらのトランザクショ
ンがカシエに対して“当たった”時に、ＣＣＵＩＯによ
ってアクセスされるだけである。

前記したように、これらトランザクションの成るものは
同期して行なわれ、他のものは非同期で行なわれ、そし
て又成るものは指令によって許可された時にメモリモジ
ュール２８又はＣＣＵＩＯの内部指令／状態レジスタに
直接アクセスする。−方、大量記憶制御装置４０及び４
２はメモリインターフェイス３６を経て常にメモリモジ
ュール２８に直接アクセスし、そ朝、故、パイプライン
のリソースを使用しない、然し乍ら、共通の制御ユニッ
ト１０は大量記憶制御装置４０及び４２によって発せら
れる書き込み指令を監視し、カシェメモリ２０内の成る
位置が作用を受ける場合にはＣＣＵＩＯによってカシエ
の更新が行なわれる。

従って、カシエ２０への同期アクセスとは別に、メモリ
モジュール２８へのアクセス要求は色々なランダムな時
間周期で生じることが明らかである。

これらの要求を最適に処理するため、メモリモジュール
２８へのアクセス要求を受は取る待ち行列及びメモリ裁
定構成体が第６図及び第７図に示されており、これによ
り本発明のマルチプロセッサシステムに対して効率的な
データ処理能力が与えられる。待ち行列の全ての作動は
先入れ先出しくＦ　Ｉ　ＦＯ）のベースで行なわれる。

第６図において、実アドレス、機能コード、ＩＤ信号、
及びデータ信号（書き込み要求の場合）はＰ−バス７６
又は内部の裁定装置１５０から第１段レジスタ１５２に
入る。これらの信号は、パイプラインを通る第１の情報
通過の際にはバス接続部１５６から入るが、パイプライ
ンを通る第２の情報通過の際には、カシエメモリを更新
又は指定し、データをユニバス上の装置に送り、或いは
必要に応じて情報信号を再循環するようなＣＣＵｌｏの
内部要求により、バス接続部１５４から入る。要求が内
部で発せられたものであると仮定すれば、マルチプレク
サ１５８は、後述のＣＣＦ発生器によって内部に発生さ
れたＣＣＦ制御ビットＣＣＦ２−ＣＣＦＯ及び機能コー
ド信号に基いてレジスタ１５２への入力を選択する。上
記の制御ビットは、表Ｉに示されるように、パイプライ
ンを通る第１の情報通過の際に機能コード信号、ＩＤ信
号及び当たりチエツク回路１６２に応答して、全てゼロ
の状態から変えられる。ＣＣＵＩＯは、これらの制御ビ
ットに応答してパイプラインを通る第２の情報通過の際
にＣＣＵＩＯの内部作動を変更する制御回路を備えてい
る。内部裁定回路Ｍ４１５０は、ＣＣＵＩＯがそのリソ
ースへのアクセスを得てそのカシエ１６６を更新又は指
定するか、ユニバス上の装置がアクセスを得てトランザ
クションを実行するか、或いはメモリ構成体１６Ｂがア
クセスを得て要求されたデータを送り戻すかを決定する
。バス上の大量記憶装置はリソースの使用に対して競合
することはない。

説明上、更に、パイプラインを通る第１の情報通過の際
に読み取り“外れ”が生じたものと仮定する。これは、
要求されたデータがカシエ２０にない時、又は書き込み
進行中の位置に要求がなされた時に生じる。この場合は
、Ｐ−バス７６を経て送り戻されるデータはない。そう
ではなくて、Ｔにおいて、マルチプレクサ１７０が適当
な機能コード、実アドレス及びＩＤ信号をプロセッサ／
ユニバス待ち行列１７２、ユニバス／メそりバッファ１
７４、又はプロセッサ／メそり待ち行列１７６へ送出す
る。同様に、書き込み“当たり”の際にも、カシエを更
新するのではなく、マルチプレクサ１７０が適当な待ち
行列１７０又は１７２或いはバッファ１７４に上記と同
じ信号の待ち行列を作る。又、機能コード、実アドレス
及びＩＤ信号に関連したデータ信号を選択する制御回路
も含まれている。前記したように、データ信号はアドレ
ス信号よりも４つのＰ−バスサイクルだけ後に続く。

プロセッサ／ユニバス待ち行列１７２はその指令をユニ
バスインターフェイス回路１７８へ送り、この回路は米
国特許第３．７１０．３２４号に開示された非同期ユニ
バス規定に基いて指令を処理する。好ましい実施例では
、待ち行列１７２は１６組までのデータ、実アドレス、
機能コード及びＩＤ信号を受は入れる。この待ち行列は
前記したように時間周期Ｔでロードされる。ユニバス上
の装置がプロセッサ／ユニバス指令に応答する時には、
この装置がそのデータ、機能コード及びＩＤ信号をユニ
バス戻りバッファ１７８に与える。ＣＣＵの裁定回路１
５０がユニバス戻りバッファ１７８からの情報を受は入
れる時には、ＣＣＦ発生器が適当な制御情報をプロセッ
サ／ユニバス待ち行列１７２へ送り、それにより別の組
の指令情報をユニバスインターフェイス回路１７８へ入
力できるようにする。これらの手順により、ＣＣＵＩＯ
をユニバス規定に適合させることができる。

同様に、ユニバス／メモリバッファ１７４はユニバス上
の装置から送られる１ｍのデータ、アドレス、及び制御
信号を記憶する。ユニバス上の装置からの指令はユニバ
ス戻りバッファ１７８に入り、そしてこれが首尾よくパ
イプラインリソースへのアクセス権を得ると、データが
カシェ１６６内にあれば、カシエ１６６からプロセッサ
／ユニバス待ち行列１７２を経て読み取られたデータを
得る。さもなくば、その読み取り又は書き込み指令情報
をユニバス／メモリバッファ１７４に与える。ユニバス
指令が“読み取り外れ°となった場合には、ＣＣＵがパ
イプラインを通る次の情報道通の際にその読み取られた
データをプロセッサ／ユニバス待ち行列１７２へ戻ス。

ユニバス指令が書き込み“当たり”となった場合には、
ＣＣＵがそのトランザクションに注目し、それに応じて
そのカシエ１６６を更新する。ＣＣＵ発生器はパイプラ
インの段を通じてトランザクションが進められる時にト
ランザクションの状態を注目し、適当な制御ビットＣＣ
Ｆ２−ＣＣＦＯを発生して、ＣＣＵＩＯの各段の内部作
動を制御する。

プロセッサ／メモリ待ち行列１７６はメモリモジュール
１８４に向けられたプロセッサ３０からの指令を受は取
る。これらの指令は読み取り、書き込み、書き込み／修
正、或いはメモリモジュール又はＣＣＵＩＯにある内部
レジスタへの書き込み及び読み取りを含む。この場合も
、“読み取り外れ１又は“書き込み当たり”が生じたと
仮定すれば、全ての指令情報はＴにおいて待ち行列１７
６で待ち行列にされる。これらの指令はその後メモリ裁
定回路１８６によって選択されてから実行される。実行
の際には、書き込みデータ（メモリへの）又は読み取ら
れたデータ（メモリから）がそれに関連した機能コード
及びＩＤ信号と共にメモリ戻り待ち行列１８８を経て戻
される。最終的に、メモリ戻り待ち行列１８８から戻さ
れる指令は内部裁定回路ｍ１５０によりパイプラインリ
ソースへのアクセスを得る。その後、表１に示された適
当な第２番目のＣＣＵ実行機能が共通の制御ユニットに
おいて実行される。

一方、大量記憶用バス４６上にある装置からの指令はイ
ンターフェイス回路１７７のバッファからメモリ裁定回
路１７６に入る。大量記憶装置によるメモリアクセスが
パイプラインリソースの使用を要求するのは、大量記憶
装置がカシ二メモリ１６６に維持されている位置におい
てメモリ１８４へ書き込みを行なう時だけである。この
決定は控えタグ記憶部１８２からの情報で行なわれる。

控えタグメモリ１８２はパイプラインリソースの１部分
ではないので、書き込み“当たり”のみがパイプライン
へのアクセスを必要とする。この構成により、マルチプ
ロセッサシステムの全性能が改善される。

前記したように、ＣＣＵ発生器は、カシ二メモリ１６６
を更新又は指定する必要がある時に裁定装置１５０自体
に最高の優先順位を与えるようにこの裁定装置を制御す
る制御ビン）ＣＣＦ　２ＣＣＦＯを発生する０表Ｉは、
パイプラインリソースを通る第２の情報通過中にＣＣＵ
が使用するために、パイプラインリソースを通る第１の
情報通過中にＣＣＦ発生器１６０によって発生される制
御ビットＣＣＦ２−ＣＣＦＩを示している。これらの制
御ビットはＩＤ及び機能コード信号と共にＣＣＵ発生器
のデコーダへ送られ、適当な時間周期で適当な制御信号
を発生して、ＣＣＬＩＩＯ内のマルチプレクサ、ゲート
、ラッチ及びレジスタを上記のアルゴリズムに基いて制
御する。デコーダ１８０は一般のリードオンリメモリ　
（ＲＯＭ）で構成される。特に、例えばＩＤ及び機能コ
ード信号によって識別されたメモリアドレスの内容が、
記憶されたＣＣＦビットを表わすように、このＲＯＭに
は情報が記録される。これらのＣＣＦビソトは次いでパ
イプラインに再循環されて、その第２の情報通過中に作
動を制御する。

ＣＣＵの好ましい実施例において第２の情報通過中にＣ
ＣＵによって行なわれる成る特定作動としては、マルチ
プレクサ１５Ｂをｗｉ御することによりレジスタ１５２
への入力を選択すること、要求の待ち行列を作るように
待ち行列１７２．１７４又は１７６を作動すること、カ
シエ１６６を更新又は指定すること、ＰＩＲを更新する
こと、及び控えタグ記憶部１８２を更新することが含ま
れる。その他の作動を行なってもよい、特定のゲート及
び制御回路も設けられているが、これらは当業者にとっ
て明らかであろうからここには詳細に示さない。

プロセッサ３０、ユニバス上の装置３２又は大量記憶用
バス上の装置６８及び７０からメモリ１８４への全ての
アクセスはメモリ裁定回路１８６へ入れられる。メモリ
裁定回路１８６は、バッファ１７４、待ち行列１７２及
び待ち行列１７６のどれがメモリモジュール１８４への
アクセス権を得て、例えばメモリ読み取り又は書き込み
指令を実行するかを決定する。メモリモジュール１８４
から送り戻される読み取られたデータはメモリ戻り待ち
行列１８８にいったん記憶されてから共通の制御ユニッ
）１０へ戻される。共通の制御ユニット１０は通し書き
込み式のカシ二メモリ２０を用いているので、メモリモ
ジュール１８４へ書き込まれるデータもメモリ戻り待ち
行列１８８にいったん記憶されてから共通の制御ユニッ
ト１０によってそのカシ二メモリ２０を更新するように
後で用いられる。更新作動が行なわれるかどうかは、控
えタグ記憶部１８２に“書き込みの当たり”が生じるか
どうかによって左右される。前記したように、控えタグ
記憶部１８２はカシ二メモリ２０の全ての指定経過を保
持していて、カシ二メモリにあるメモリデータに相当す
るアドレスタグの現在リストを維持している。この特徴
により共通の制御ユニッ）１０はパイプラインリソース
を遣る１回の情報通過でそのカシ二メモリ２０を更新す
ることができる。さもなくば、カシェメモリ２０力（ア
クセスされてしまうまで当たりチエツク回路がパイプラ
インに使用されないので２回の実行が必要となる。

第７図はメモリ裁定・戻り回路１６８を示している。図
示されたように、メモリバス裁定回路１８６は、プロセ
ッサ／メモリ待ち行列１７２、ユニバス／メモリバッフ
ァ１７４及び大量記憶インターフェイス回路１７７から
実アドレス信号、機能コード信号、識別信号、及びデー
タ信号（書き込み指令の場合）を受は取る。各々の接続
部は、選択されたバッファ１７４、待ち行列１７６、又
はインターフェイス回路１７７からの実アドレス信号、
機能コード信号、識別信号及びデータ信号を転送する個
々の組の導体を備えている。第６図には、これらの導体
が延びる経路しか示されておらず、個々の導体は示され
ていない。選択は、回転、優先順位指定のような一般の
技術で行なうこともできるし、待ち行列内の指令の数に
基いて行なうこともできる。

裁定回路１８６によって成る特定の指令が選択されると
、実アドレス信号、書き込みデータ（もしあれば）、機
能コード信号、及び１０信号が導体１９８を経て指令バ
ッファ１９６へ送られる。

これらの信号は指令バッファ１９６から個々の組の導体
２０２．２０４、及び２０６を経てメモリモジュール１
８４及びメモリ指令待ち行列２００へ送られる。指令デ
コーダ２０８は機能コード信号及びＩＤ信号を受けてこ
れらをデコードし、メモリモジュール１８４のメモリ作
動を制御する適当な制御信号を発生する。読み取り指令
を実行すべき場合には、メモリデータがモジュール１８
４からメモリバス接続部２１０を経てマルチプレクサ２
１２へと戻される。書き込み指令を実行すべき場合には
、メモリモジュール１８４の制御回路が、実アドレス導
体２０２上の実アドレスによって識別された位置に書き
込みデータを入力し、次いでこの書き込みデータをメモ
リ指令待ち行列２００に記録する。この指令に関連した
機能コードに基いて、マルチプレクサ２１２はメモリ指
令待ち行列２００の制御論理装置によってスイッチされ
て、メモリモジュール１８４がら読み取られたデータを
送るか又はメモリ指令待ち行列２００からの書き込みデ
ータを戻し、それにより適当なデータをその機能コード
、ＩＤ、及び実アドレス信号と共にメモリ戻り待ち行列
１８８に入れ、この待ち行列は好ましい実施例では１６
＆ｔｌまでの指令を収容できる。

メモリ戻り待ち行列１８８の出力は次いで大量記憶用バ
スのインターフェイス回路１７？、共通の制御器の内部
裁定回路網１５０及び控えタグ記憶部１８２へ送られる
。読み取ったデータを大量記憶装置へ戻すべきであるこ
とが機能コード及びＩＤ信号で示された場合には、大量
記憶用バスのインターフェイス回路１７７はパイプライ
ンのリソースを使用せずにこの読み取ったデータを受は
入れ、それ故、カシエメモリ２０もその他のパイプライ
ンリソースもアクセスせず指定もしない。

大量記憶装置又はその他の装置によってメモリモジュー
ル８４へ書き込まれるデータのアドレスはタグ比較回路
２１４によって監視され、控えタグメモリ１８２に書き
込みの“当たり”が生じた場合には、ＣＣＵＩＯはその
カシエメモリ２０を更新するためにパイプラインリソー
スにアクセス要求を出す。この更新作動は、メモリ戻り
待ち行列１８８からの書き込み指令を内部裁定回路網１
５０へ転送しこの裁定回路網がリソースへのアクセスを
ただちに許可することによって行なわれる。カシエの更
新指令はパイプラインリソースへのアクセスに対して最
も高い優先順位の１つを有している。

メモリモジュール１８４から読み取られてプロセッサ３
０又はユニバス上の装置３２へ向けられるデータは、そ
れに関連したメモリアドレスが控えタグ記憶部１８２に
記録されてからメモリ戻り待ち行列１８８にロードされ
る。従ってこの控えタグ記憶部１８２は、カシエのタグ
記憶部２０Ａが既に指定されていてもいなくてもカシエ
メモリ２０の全てのタグアドレスを含んでいる。待ち行
列１８８内のデータ書き込み指令は、この待ち行列を出
た後にカシエメモリ２０を更新して控えタグ記憶部１Ｂ
２にアクセスするように計画される。

従って、これを実行するように計画された読み取りデー
タによってカシエ２０がまだ指定されていなくても、待
ち行列１８８に指定作動が保留となっていれば、書き込
み指令によってカシエが更新されることはない。それ故
、本発明の別の特徴によれば、まだ実行されずに待ち行
列１８８に存在する読み取り指令によってただちに指定
されるカシエの位置が誤って更新されることがこの待ち
行列構成によって防止される。この構成により、カシエ
メモリ２０のタグ記憶部２０Ａを変更する指令をインタ
ーロックさせる必要性が排除される。

このようなインターロックはシステムの全性能を著しく
低下するものである。

前記したように、Ｐ−バス７６は、アドレス及び制御信
号と、データ信号とを各々伝送する個別のアドレス区分
及びデータ区分を備えている。従って、共通の制御ユニ
ットのリソースは第８Ａ図に示された個別のアドレス区
分と、第８Ｂ図に示された個別のデータ区分とに分けら
れる。データ信号が組合わされた指令がＰ−バス上の装
置によってＰ−バス７６に出される場合には、機能コー
ド信号、ＩＤ信号、及びアドレス信号が第１のＰ−バス
サイクル中に第１段レジスタ３５２に入れられ、そして
データ信号が４サイクル後で共通の制御ユニットのデー
タ区分にある第１段レジスタ３０６に入れられる。次の
組の指令情報が第１段区分３５２に入れられる時には、
第１組の指令信号が第２段レジスタ３５４へと進められ
、そして第２指令に組合わされたデータ信号がもしあれ
ばこれがレジスタ３０６に入れられる。その手前の組の
データ信号は第２段データレジスタ３０８へ進められる
。従って、各組の指令情報がレジスタ３５２に入れられ
るにつれて、それに対応するデータ信号がデータレジス
タ３０６内で４サイクル後に続く。データ信号を機能コ
ード、アドレス及びＩＤ信号よりも４サイクル後に転送
する場合の利点は第６図に示された共通の制御ユニット
１０を簡単に検討することによって明らかとなろう。

カシエ１６６において外れが生じたと仮定しよう。

メモリモジュールへのアクセスが行なわれ、それに対応
するデータが内部裁定回路網１５０を通じて戻される０
機能コード、ＩＤ及び実アドレス信号はこの裁定回路網
１５０からデータ導体１５５に送られ、一方それに対応
するデータ信号は導体１５４を経て第１段レジスタ１５
２へ送られる。

機能コード、ＩＤ及び実アドレス信号が出力レジスタ１
６３によってＰ−バス７６に達する時には、その読み取
り指令を開始したＰ−バス上の装置は、４サイクル後で
共通の制御ユニットのリソースを経て送られるデータ信
号の到来が知らされる。機能コード、ＩＤ及びアドレス
信号は、共通の制御器のリソース、特にメモリマネージ
メント回路及びアドレス変換回路２４を使用する必要が
ないので、パイプラインリソースを通して送られる別の
組の指令情報に対してこれらのリソースを用いることが
できる。このように、アドレス信号とデータ信号とを分
離することにより、共通の制御器のリソースの作動及び
使用が効率的なものにされる。

さて第８Ａ図及び第８Ｂ図について説明する。

ＣＣＦ発生器３４０は、第８Ａ図及び第８Ｂ図の全ての
レジスタ、マルチプレクサ、及びレジスタの内部論理機
構の作動を制御する。共通の制御裁定装置３３６及びＣ
ＣＦ発生器３４０は、指令がパイプラインリソースを通
してシーケンシングされる時にこれら指令に組合わされ
る情報信号を監視する。指令情報の組がパイプラインに
第１回目に通される際には、ＣＣＦ発生器３４０は、導
体３７０．３７４及び３７８によってＰ−バス７６へ戻
されるべき情報を受は取る。この情報に応答して、ＣＣ
Ｆ発生器３４０は１組の制御ビットＣＣＦ２−ＣＣＦＯ
を発生し、これらビットは次いでレジスタ３６０のＣＣ
Ｆ区分に供給される。

ＣＣＦ発生器３４０からの他の制御信号はマルチプレク
サ制御回路３５０へ送られ、この制御回路は指令情報が
次にパイプラインリソースに通される際にマルチプレク
サ３６４．３６６及び３６８の選択を制御する。更に、
このマルチプレクサ制御回路３５０は、導体３１８を経
て送られるカシェデータ、又は導体３１６そしてマルチ
プレクサ３１４を経て送られるパイプラインデータの選
択を制御する。選択を行なう条件は前記で説明した。

又、マルチプレクサ制御回路３５０はパイプラインから
導体３０２を通るデータ信号又は内部裁定回路１５０か
ら導体３０４を通るデータ信号を選択するようにマルチ
プレクサ３００を制御する。

共通の制御ユニソ）１０は、第８Ｂ図に示されたプロセ
ッサインデックスＲＡＭ３２６も備えている。このプロ
セッサインデックスＲＡＭは、実アドレス及びＩＤ信号
を記憶するインデックス部分３２５と、ＩＤ信号により
識別された装置が、まだカシェメモリに書き込まれてい
ない書き込み指令を伝送したかどうかを指示する書き込
み進行中ビット３２７とを含んでいる。指令装置の指令
情報がパイプラインリソースのカシュメそり段に達する
と、その要求されたデータがカシェメモリ内にあるかど
うかを確かめるためにカシェメモリ３２８のアドレスタ
グ記憶部がチエツクされるだけでなく、そのインデック
ス部分３２５及びその書き込み進行中ビット３２７もチ
エツクされる。

従って、たとえ要求された情報がカシェメモリ３２８内
にあっても、書き込み進行中ビット３２７がセントされ
ていれば、回路３３０により指令装置はカシェに対する
そのメモリ参照が強制的に　“外れ”となるようにされ
る。この強制的に“外れ”にする回路３３０はタグ比較
・データ有効性論理回路３４２の制御論理を変更して、
駆動装置３４６が作動された時のデータ有効性信号を否
定にする。これらの作動は、プロセッサインデックスＲ
ＡＭ３２６に対するタグ比較及びアクセスを行なえる時
まで指令及びデータ情報の伝送を遅延する遅延線３４８
によって実行できるようにされる。

パイプラインリソースの効率的な使い方を更に最適なも
のにするため、要求した読み取りデータがパイプライン
リソースのデータ区分を通して送り戻されるように計画
された時に、共通の制御器の裁定回路網３３６はデータ
がパイプラインの別の指令と共に伝送されない場合だけ
戻り情報をＰ−バススロットに指定する。この形式の時
間スロットが利用できる場合には、マルチプレクサ制御
回路３５０はマルチプレクサ３６４．３６６及び３６８
によって機能コード信号、ＩＤ信号、及び実アドレス信
号の１部分をレジスタ３６０へ入力せしめ、その後これ
ら信号は要求された読み取りデータがパイプラインの入
カバソファ３０６に送られるのと同時にＰ−バス７６に
送られる。データレジスタ３０６に送られたデータがパ
イプラインへ送られる直前に出力バッファ３２０に達し
た時には、共通の制御ユニットはそれ自体で機能コード
信号、１０信号及び実アドレス信号を再循環し、これに
よりこれら全ての情報は同時に出力バッファ３６０及び
３２０に達して一緒にＰ−バス７６に出される。その他
の作動もＣＣＦ発生器の制御ビットＣＣＦ２−ＣＣＦＩ
の状態に基いて共通の制御ユニット内で実行される。こ
れらの制御ビットはレジスタ段３５２．３５４．３５６
．３５８．３５０及び３６０を通して再循環されて、プ
ロセッサインデックスＲＡＭ３２６及びカシェメモリ３
２８内で成る作動を開始する。第５図は、指令の形式、
実アドレスのレンジ及び機能コード信号Ｆ３−ＦＯに基
いて共通の制御ユニット内で行なわれる全ての作動を示
している。適当な情報がレジスタから共通のＩＩＪｍユ
ニットの制御回路へ送られて、これらの作動を実行する
。

以上の説明は本発明の特定の実施例に限定される。然し
乍ら、本発明は、色々な基本構造を有するデータ処理シ
ステムや、本明細書に述べたものとは異なった内部回路
を用いたシステムでも、本発明の前記目的及び効果の全
部又は幾つかを達成するように実施できることが明らか
であろう。それ故、添付の請求の範囲は本発明の真の精
神及び範囲内に入る全ての変更や修正を網羅するものと
する。

【図面の簡単な説明】

第１図は本発明により構成されたマルチプロセッサシス
テムのブロック図、 第２Ａ図ないし第２Ｅ図は第１図に示された要素間での
情報の転送を同期する種々のクロック信号を示した図、 第３八図ないし第３Ｅ図は第１図のカシュメモリに含ま
れたメモリ位置に対してプロセッサが読み取り作動を実
行する時の第１図の要素に対するタイミング間隔を示し
た図、 第４Ａ図ないし第４Ｄ図及び第４Ａ−１図ないし第４Ｄ
−１図は第１図のカシュメモリに２回アクセスすること
を必要とするトランザクションをプロセッサが実行する
時の第１図の要素に対するタイミング間隔を示した図、 第５図は共通の制御ユニットに生じる種々の状態に応答
して該制御ユニットで実行される内部作動をリストした
口命、 第６図は第１図に用いられた共通の制御ユニットを詳細
に示した図、 第７図は第６図の共通の制御ユニットの内部メモリ裁定
・メモリ戻り回路を示した図、そして第８Ａ図及び第８
Ｂ図は第１図の共通の制御ユニットの共有リソースの機
能要素を示す図である。 １０・・・・・・共通の制御ユニット、２０・・・・・
・カシュメモリ、 ２０Ａ・・・・・・タグ記憶部、 ２０Ｂ・・・・・・データ記憶部、 ２８・・・・・・ランダムアクセスメモリモジュール、
３０・・・・・・プロセッサ、 ４０．４２・・・・・・大量記憶制御装置、４６・・・
・・・大量記憶用バス、 ４８・・・・・・メモリバス、 ６０・・・・・・ユニバス、 ６１・・・・・・Ｐ−バスインターフェイス、３２・・
・・・弓１０装置、 ３４・・・・・・メモリ要求待ち行列、３６・・・・・
・メモリインターフェイス、６４・・・・・・ユニバス
インターフェイス、６５・・・・・・メモリ戻り待ち行
列、６７・・・・・・控えタグ記憶部、 ７２・・・・・・ユニバス要求待ち行列。

Claims (1)

1. 【特許請求の範囲】 　データ信号および制御情報を含む指令を発する装置間
   の情報の転送を行なうデータ処理システムであって、前
   記制御情報は、行われるべき情報転送動作の種類を指定
   するコード信号と、その情報転送に関わる装置を識別す
   る装置識別信号と、情報がそこへまたはそこから転送さ
   れるべき装置の位置を指定するアドレス信号とを含むよ
   うなデータ処理システムにおいて、 Ａ、複数のアドレス可能な記憶位置に情報を記憶するた
   めのランダムアクセスメモリ手段（２８）と、 Ｂ、共通制御手段（１０）とを備えており、前記共通制
   御手段は、ｉ、ある順序のパイプラインシーケンスにお
   いて指令を処理するためのデータ区分（第８Ｂ図）およ
   び制御区分（第８Ａ図）を備えるパイプラインリソース
   手段を備えており、該パイプラインリソース手段は、 ａ、前記制御区分において制御情報を受ける制御入力手
   段（３５２）および前記データ区分においてデータ信号
   を受けるデータ入力手段（３０６）と、 ｂ、前記ランダムアクセスメモリ手段に含まれた情報の
   コピーを記憶するアドレス可能な記憶位置を有するデー
   タ記憶手段（２０Ｂ）および該データ記憶手段に含まれ
   た情報に関連した前記ランダムアクセスメモリ手段にお
   けるアドレス可能な記憶位置を指定するメモリアドレス
   を記憶するアドレスタグ記憶手段 （２０Ａ）を含む連想メモリ手段（２０）と、ｃ、ある
   指令によって要求されたメモリデータが前記連想メモリ
   手段に存在するか否かを決定するタグ比較手段（１６２
   ）と、 ｄ、前記ランダムアクセスメモリ手段にアクセスしよう
   としている指令を受ける待ち手段 （１７６）と、 ｅ、前記制御区分においてそこから制御情報を伝送する
   制御出力手段（１６３）および前記データ区分において
   そこからデータ信号を伝送するデータ出力手段（１６３
   ）とを備えており、 前記共通制御手段は、さらに、ｉｉ、前記ランダムアク
   セスメモリ手段とこの共通制御手段とを相互に接続する
   メモリインターフェイス手段を備えており、 該メモリインターフェイス手段は、 ａ、前記ランダムアクセスメモリ手段において情報を読
   み取り、または書き込む指令を受ける指令受信手段（１
   ９６）と、 ｂ、前記ランダムアクセスメモリ手段から読み出され、
   または前記ランダムアクセスメモリ手段へ書き込まれた
   情報を記憶するメモリ戻り手段（６５）と、 ｃ、前記指令受信手段および前記メモリ戻り手段に接続
   され前記ランダムアクセスメモリ手段（１８４）、前記
   指令受信手段および前記メモリ戻り手段（６５）の間の
   情報の転送を制御するメモリ制御手段（２０８）と、 ｄ、前記タグ記憶手段（２０Ａ）に含まれた情報のコピ
   ーを維持するための控えタグ記憶手段（１８２）とを備
   えており、 前記共通制御手段は、さらに、ｉｉｉ、前記共通制御手
   段の動作を制御するタイミングおよび制御手段（２６）
   を備えており、 該タイミングおよび制御手段は、 ａ、前記パイプラインリソース手段の相続くステージを
   通して指令のシーケンシングを行い、且つさらに前記タ
   グ比較手段に応答して、前記連想メモリ手段から前記制
   御出力手段へのある指令によって要求されるデータの転
   送を、前記指令によって要求されたデータが前記連想メ
   モリ手段に存在するときに可能化するパイプラインタイ
   ミング手段と、 ｂ、前記タグ比較手段に応答してある指令を、該指令に
   よって要求されるデータが前記連想メモリ手段にないと
   きに前記待ち手段 （１７６）に入れ、且つさらに前記指令における制御情
   報に応答して前記指令が前記ランダムアクセスメモリ手
   段に情報を書き込もうとしているときにはそれを前記待
   ち手段 （１７６）に入れるための待ち制御手段 （１５８）と、 ｃ、前記控えタグ記憶手段（１８２）における情報に応
   答して、ある指令が前記ランダムアクセスメモリ手段に
   情報を書き込むときに、前記データ記憶手段（２０Ｂ）
   を更新するための更新手段（３３６、３４０、３５０）
   と、ｄ、前記指令におけるコード信号に応答して、前記
   連想メモリ手段に存在していない情報が前記ランダムア
   クセスメモリ手段から読み出されるときに、前記タグ記
   憶手段（２０Ａ）および前記データ記憶手段（２０Ｂ）
   を指定するための指定手段（３３６、３４０、 ３５０）とを備える、 ことを特徴とするデータ処理システム。