JPS6319904B2 - - Google Patents

Description

請求の範囲 １ データ信号および制御情報を含む指令を発す
る装置間の情報の転送を行うデータ処理システム
であつて、前記制御情報は、行われるべき情報転
送動作の種類を指定するコード信号と、その情報
転送に関わる装置を識別する装置識別信号と、情
報がそこへまたはそこから転送されるべき装置の
位置を指定するアドレス信号とを含むようなデー
タ処理システムにおいて、 Ａ 複数のアドレス可能な記憶位置に情報を記憶
するためのランダムアクセスメモリ手段２８
と、 Ｂ 共通制御手段１０とを備えており、 前記共通制御手段は、．ある順序のパイプラ
インシーケンスにおいて指令を処理するためのデ
ータ区分（第８Ｂ図）および制御区分（第８Ａ
図）を備えるパイプラインリソース手段を備えて
おり、該パイプラインリソース手段は、 ａ 前記制御区分において制御情報を受ける制御
入力手段３５２および前記データ区分において
データ信号を受けるデータ入力手段３０６と、 ｂ 前記ランダムアクセスメモリ手段に含まれた
情報のコピーを記憶するアドレス可能な記憶位
置を有するデータ記憶手段２０Ｂおよび該デー
タ記憶手段に含まれた情報に関連した前記ラン
ダムアクセスメモリ手段におけるアドレス可能
な記憶位置を指定するメモリアドレスを記憶す
るアドレスタグ記憶手段２０Ａを含む連想メモ
リ手段２０と、 ｃ ある指令によつて要求されたメモリデータが
前記連想メモリ手段に存在するか否かを決定す
るタグ比較手段１６２と、 ｄ 前記ランダムアクセスメモリ手段にアクセス
しようとしている指令を受ける待ち手段１７６
と、 ｅ 前記制御区分においてそこから制御情報を伝
送する制御出力手段１６３および前記データ区
分においてそこからデータ信号を伝送するデー
タ出力手段１６３とを備えており、 前記共通制御手段は、さらに、．前記ランダ
ムアクセスメモリ手段とこの共通制御手段とを相
互に接続するメモリインターフエース手段を備え
ており、 該メモリインターフエイス手段は、 ａ 前記ランダムアクセスメモリ手段において情
報を読み取り、または書き込む指令を受ける指
令受信手段１９６と、 ｂ 前記ランダムアクセスメモリ手段から読み出
され、または前記ランダムアクセスメモリ手段
へ書き込まれた情報をメモリ戻り手段６５と、 ｃ 前記指令受信手段および前記メモリ戻り手段
に接続され前記ランダムアクセスメモリ手段１
８４、前記指令受信手段および前記メモリ戻り
手段６５の間の情報の転送を制御するメモリ制
御手段２０８とを備えており、 前記共通制御手段は、さらに、．前記共通制
御手段の動作を制御するタイミングおよび制御手
段２６を備えており、 該タイミングおよび制御手段は、 ａ 前記パイプラインリソース手段の相続くステ
ージを通して指令のシーケンシングを行い、且
つさらに前記タグ比較手段に応答して、前記連
想メモリ手段から前記制御出力手段へのある指
令によつて要求されるデータの転送を、前記指
令によつて要求されたデータが前記連想メモリ
手段に存在するときに可能化するパイプライン
タイミング手段と、 ｂ 前記タグ比較手段に応答してある指令を、該
指令によつて要求されるデータが前記連想メモ
リ手段にないときに前記待ち手段１７６に入
れ、且つさらに前記指令における制御情報に応
答して前記指令が前記ランダムアクセスメモリ
手段に情報を書き込もうとしているときにはそ
れを前記待ち手段１７６に入れるための待ち制
御手段１５８とを備えることを特徴 とするデータ処理システム。

関連米国特許及び特許出願 本発明の実施例の説明においては以下に挙げる
特許及び特許出願を参考として取り上げる。

1974年６月４日付の“データ処理システム”と
題する米国特許第3815099号、 1976年12月21日付の“データ処理システム用の
２次記憶設備”と題する米国特許第3999163号、 1977年８月30日付の“デジタルデータ処理シス
テム用の選択可能なバイトアドレス式メモリモジ
ユール”と題する米国特許第4045781号、 1980年10月21日付の“データ処理システム用の
分配裁定回路”と題する米国特許第4229791号、 1971年10月19日付の“データ処理システム”と
題する米国特許第3614741号、 1975年７月１日付の“メモリアクセス制御シス
テム”と題する米国特許第3893084号、 1974年12月10日付の“仮想アドレスを実際のア
ドレスに変換する回路”と題する米国特許第
3854126号、 1973年１月９日付の“データ処理システム”と
題する米国特許第3710324号、 1977年10月25日付の“制御信号を発生する手段
を有したメモリモジユール”と題する米国特許第
4055851号。

背景技術 本発明はデジタルデータ処理システムに係り、
特に、共通の制御回路、メモリ及び周辺装置を共
有する複数個のデジタルデータプロセツサを備え
たマルチプロセツサシステムに係る。

これまでにも多数のプロセツサをベースとした
デジタルデータ処理システムは多数製造されてい
る。マルチプロセツサシステムと称するこれらの
システムは多数の種種の構造を有している。これ
らシステムは、相互接続を持たない独立したプロ
セツサや、メツセージの伝送により互いに通信で
きる密接接続されたプロセツサ回路網や、共通の
制御回路、メモリ及び周辺装置を共有するマルチ
プロセツサに分類される。マルチプロセツサシス
テム、並びにこれらシステム内の結合及び分担の
程度に基いてシステム設計に含まれる妥協につい
ての優れた論文が、Digital Press（1978年）のC.
Gordon Bell氏等による“コンピユータエンジニ
アリング”と題する文献の第16章に載せられてい
る。

最近まで、マルチプロセツサシステムの用途
は、所与の能力を有する単１プロセツサではなし
得ない高度な利用性や高い信頼性及び性能を必要
とするような非常に特殊な場合に限定されてい
る。この理由の１つは、常に優れた高性能の単１
プロセツサシステムを製造するという考え方が広
く受け容れられているためである。然し乍ら、一
般に、単１プロセツサシステムで高い性能が得ら
れるのは、付加的な設計及び技術開発を著しく犠
性にした場合だけであり、これによつてしばしば
その利用性が限定されると共に、システムの信頼
性及び融通性に妥協が含まれることになる。その
上、性能を更に高くすることを望む利用者が現存
のシステムを新たな単１プロセツサシステムに取
り替える場合には、システムの適応性及び訓練に
関連した問題が生じることになる。

本発明の譲受人によつて製造されているPDP
―11データ処理群のマイクロプロセツサのような
相当の機能性を有する低コストマイクロプロセツ
サの出現により、マルチプロセツサシステムに対
する新たな可能性がもたらされている。このよう
なマイクロプロセツサは利用性が高い上に計算サ
イクル当たりのコストが安いので、このようなマ
イクロプロセツサで構成されたマルチプロセツサ
システムは、これと同等のコストの多数の一般の
単１プロセツサシステムによつて典型的に網羅さ
れるような計算容量を与える能力をもつ。これら
のマルチプロセツサシステムは、制限され良好に
定められた性能レンジにわたつてモジユールによ
り性能を増分的に延ばして行くことができ然も訓
練及びその他の現場修理コストが安いという利点
を利用者にもたらす。

それ故、本発明の目的は、多数のプロセツサを
使用することをベースとした新規で且つ改良され
たデジタルデータ処理システムを提供することで
ある。

本発明の別の目的は、同等のコストの従来の単
１プロセツサシステムに匹敵する性能を示すマル
チプロセツサシステムを提供することである。

本発明の別の目的は、メモリマネージメント及
び入出力制御に関して実証されている技術の利点
を取り入れたマルチプロセツサシステムを提供す
ることである。

本発明の更に別の目的は、既存のプロセツサ規
準との両立性を保ちながら高度な多処理効率を示
すようなマルチプロセツサシステムを提供するこ
とである。

発明の概要 本発明の目的は、共通の制御ユニツトを共有し
これによつて相互に通信するようなプロセツサモ
ジユール、メモリモジユール、大量記憶装置及び
入出力装置を含む色色な数のモジユール成分で構
成できるマルチプロセツサシステムを提供するこ
とである。

本発明の更に特定の目的は、プロセツサが全シ
ステム性能を不当に低下することなく共通のカシ
ユメモリを共有するようなモジユール状のマルチ
プロセツサシステムを提供することである。

本発明の更に一般的な目的は、或る形態で経済
的に組立てることができそして処理及びデータ記
憶容量に対する需要が増すにつれて既存のシステ
ム成分を交換したり変更したりする必要なしに更
に大きな形態へと後で拡張できるようなモジユー
ル状のマルチプロセツサシステムを提供すること
である。

本発明の更に別の目的は、色々な作動特性を有
するマルチプロセツサシステムに所望される種々
の同期及び非同期規準、アドレス変換回路、並び
にメモリマネージメントルーチンに適合できる共
通の制御ユニツトを備えたモジユール状のマルチ
プロセツサシステムを提供することである。

本発明のこれら及び他の目的によれば、マルチ
プロセツサシステムは、メモリマネージメント回
路と、アドレス変換回路と、カシユメモリとを含
む共通の制御ユニツトを備えており、この共通の
制御ユニツトは、少なくとも１つのプロセツサ
と、少なくとも１つのデータ記憶装置を含む少な
くとも１つの大量記憶制御装置と、少なくとも１
つのメモリモジユールと、少なくとも１つの入出
力装置（例えば、Ｉ／Ｏ端末装置）とによつて或
る順序のパイプライン式シーケンスで分担され
る。全てのプロセツサは非インターロツク式の同
期バツクプレーンプロセツサバスを経て共通の制
御ユニツトに接続される。このプロセツサバス
は、識別信号、メモリアドレス信号及び機能コー
ド信号を共通の制御ユニツトに転送する１組のア
ドレス・制御導体と、記憶装置及びメモリの処理
データをその他の制御信号と共に送る１組のデー
タ・制御導体とを備えている。全ての入出力装置
は非同期式の入出力バスを経て共通の制御ユニツ
トに接続され、又このバスの信号はプロセツサバ
スを経て共通の制御ユニツトに転送される。メモ
リモジユールは非同期式のメモリバスを経て共通
の制御ユニツトに接続される。全ての大量記憶制
御装置は同期式の大量記憶用バスを経て共通の制
御ユニツトに接続される。メモリバス及び大量記
憶用バスは主メモリをアクセスするため共通の制
御ユニツト内のメモリインターフエイス回路に接
続される。プロセツサ及び入出力装置も必要に応
じてこのメモリインターフエイス回路を経て主メ
モリにアクセスする。

従つて、プロセツサバス、大量記憶用バス、又
は入出力バスに対して指令を開始して、プロセツ
サバス、メモリバス、大量記憶用バス、又は入出
力バスに接続された応答装置に適当に情報を転送
することができる。カシユメモリに存在しないメ
モリデータを検索したり或いはカシユメモリにデ
ータを書き込んだりするためには、或る種のトラ
ンザクシヨンでは共通の制御ユニツトのリソース
ユニツトへ２回アクセスすることが必要とされる
ので、共通の制御ユニツトはそれ自身の要素にア
クセスしてそのカシユメモリを更新したり指定し
たり及び／又はメモリデータを指令装置へ戻した
りするように制御手段を備えている。

共通の制御ユニツトは、その好ましい構造とし
ては、装置識別信号、メモリアドレス信号及び機
能コード信号や、処理されたデータ、記憶デー
タ、メモリデータ及びその関連制御信号をマルチ
プロセツサシステムの装置間で各々やり取りする
ための個々の制御情報路及び個々の記憶データ路
を備えている。

共通の制御ユニツトの制御情報路においては、
制御情報が多段レジスタを通して転送され、その
第１の段は装置識別信号、機能コード信号及び仮
想アドレス信号を受け取る。内部制御信号及び実
アドレス信号は共通の制御ユニツトによつて発生
され、次いで共通の制御ユニツトを通る第２経路
を含むトランザクシヨン用の制御情報レジスタ内
で循環される。又、制御情報路は、メモリモジユ
ール内の或る位置で実行できる作動の形式を制限
するメモリマネージメント回路を１つの段に含
み、指令装置で発生された仮想アドレスを応答装
置の実アドレスに変換するアドレス変換回路をそ
の次の段に含み、そしてカシユメモリの読み取
り、更新及び指定作動を制御するカシユ比較回路
を更に次の段に含んでいる。

又、共通の制御ユニツトのデータ路は多段レジ
スタ構成体を備えている。第１段レジスタは指令
装置からの処理データ又はメモリデータを受け取
るか、或いは応答装置から検索された処理デー
タ、記憶データ又はメモリデータを受け取る。

本発明は、別の特徴として、プロセツサインデ
ツクスRAM及び書き込み進行中フラグを備えて
いる。或る指令装置によつて開始される或る種の
トランザクシヨンでは、“書き込みの当たり”に
対してカシユメモリを更新したり、“読み取りの
外れ”に対してカシユメモリを指定したりするた
めに共通の制御ユニツトのリソースに２回目の情
報通過を行なうことが必要とされ、そして２回目
の情報通過によつてこのトランザクシヨンが完了
する前に別の指令装置がカシユメモリの内容を変
えてしまうことがあるので、カシユメモリは、更
に、書き込まれる位置のアドレスタグを記憶する
ように各プロセツサに組合わされたインデツクス
位置を有するプロセツサインデツクスランダムア
クセスメモリ（PIR）と、これに関連した書き込
み進行中（WIP）フラグとを備えており、この
フラグはこれがセツトされると、他の指令装置が
カシユメモリのその位置を読み取るのを禁止す
る。共通の制御ユニツトへの２回目の情報通過に
よつて書き込みが完了すると、WIPフラグがク
リヤされる。

PIRは各々の指令装置ごとに１つのアドレスタ
グしか含んでおらず、そして指令装置はその第１
の書き込み指令を完了する前に次の別の書き込み
指令を発することができるので、マルチプロセツ
サシステムでは、指令装置の第１の書き込み指令
が進行中である間はこの指令装置が次の書き込み
指令を発しないようにさせるために用いられる
WIPフラグ制御ビツトを指令装置が備えている
のが好ましい。

従つて、共通の制御ユニツトは、複数個の同様
のプロセツサ、メモリモジユール、大量記憶装置
及び入出力装置を受け容れて、モジユール式のマ
ルチプロセツサシステムを経済的に拡張すること
ができる。

以上の説明は本発明の好ましい形態を述べたも
のである。然し乍ら、本発明の範囲は特に添付の
請求の範囲で規定される。本発明の上記及び更に
別の目的並びに効果は添付図面を参照した以下の
詳細な説明より理解されよう。

【図面の簡単な説明】

第１図は本発明により構成されたマルチプロセ
ツサシステムのブロツク図、 第２Ａ図ないし第２Ｅ図は第１図に示された要
素間での情報の転送を同期する種々のクロツク信
号を示した図、 第３Ａ図ないし第３Ｅ図は第１図のカシユメモ
リに含まれたメモリ位置に対してプロセツサが読
み取り作動を実行する時の第１図の要素に対する
タイミング間隔を示した図、 第４Ａ図ないし第４Ｄ図は第１図のカシユメモ
リに２回アクセスすることを必要とするトランザ
クシヨンをプロセツサが実行する時の第１図の要
素に対するタイミング間隔を示した図、 第５図は共通の制御ユニツトに生じる種々の状
態に応答して該制御ユニツトで実行される内部作
動をリストした表、 第６図は第１図に用いられた共通の制御ユニツ
トを詳細に示した図、 第７図は第６図の共通の制御ユニツトの内部メ
モリ栽定・メモリ戻り回路を示した図、 そして第８Ａ図及び第８Ｂ図は第１図の共通の
制御ユニツトの共有リソースの機能要素を示す図
である。

ここに取り上げる実施例の説明 Ａ マルチプロセツサシステムの一般的な説明 以下の説明では、色々な意味をもつ幾つかの
用語が用いられている。然し乍ら、本発明の理
解を容易にするため、次のような定義を行な
う。

“情報”という語は、装置識別信号、メモリ
アドレス信号、装置の作動を制御する信号（例
えば、制御信号及びタイミング信号）、並びに
メモリ、記憶装置又は処理装置からのデータ信
号を含むものとする。或いは又、“情報”は一
般にはアドレス信号、制御信号、及びデータ信
号を含む。“装置”という語はデータ処理シス
テムの何らかの成分を意味する。“メモリデー
タ”という語はランダムアクセスメモリモジユ
ールに関連した情報を指す。“記憶データ”と
いう語はデイスクフアイルドラムユニツト又は
磁気テープユニツトのような大量記憶装置に関
連した情報を意味する。“カシユデータ”とい
う語はカシユメモリに関連した情報を意味す
る。一般的に云えば、“データ”という語はメ
モリデータ、記憶データ、レジスタデータ又は
カシユデータを意味する。“記憶情報”という
語はデータ及びこれに伴なう制御信号を含み、
これら制御信号はデータ記憶装置とやり取りさ
れる。“識別信号”又は“ID信号”という語は
データ処理システム内の装置を識別する信号を
意味する。“アドレス信号”又は“メモリアド
レス信号”という語はデータ記憶装置内のアド
レス可能な位置を識別する信号を意味する。
“機能コード”又は“制御ビツト”という語は
装置をいかに機能又は作動させるかということ
を示す信号を意味する。“制御情報”という語
は、或る所与の組の作動の中で装置をいかに機
能又は作動させるかを決定するアドレス信号、
制御信号及びデータ信号を含む。“バス”とい
う語は、情報の転送に対して多数の装置を並列
に接続する複数の並列導体を意味する。“バス
接続部”という語は装置とバスとの間の電気接
続部を意味する。“接続”という語は１本の信
号導体又は複数本の導体によつて２つの装置を
直接相互接続することを意味する。“指令”装
置とは、指令を発している装置である。“応答”
装置とは、指令装置に応答する装置である。
“トランザクシヨン”は指令装置によつて開始
された指令を実行するのに必要な全ての作動を
意味する。本明細書では、トランザクシヨンは
指令を実行するのに必要な或る順序のパイプラ
イン事象シーケンスで全てのステツプを実行す
ることを意味する。

以上の定義に基き、本発明により構成されたマ
ルチプロセツサシステムについて説明する。この
ようなシステムが第１図に示されている。その全
ての装置は共通の制御ユニツト（CCU）１０を
介して相互通信する。CCU１０は“共有パイプ
ラインリソース”と称するものを備えており、こ
れはカシユメモリ２０と、メモリマネージメント
回路２２と、アドレス変換回路２４と、クロツ
ク・制御回路２６とを含んでいる。その他の“共
有パイプラインリソース”は指令信号の組を受け
取る入力レジスタと、指令信号の組に関連したデ
ータ信号を受け取る出力レジスタとを含んでい
る。カシユメモリ２０は、どのプロセツサ３０
（Ｐ，Ｐ，……Ｐ）でもデータを迅速にアクセス
できるように、ランダムアクセスメモリモジユー
ル２８に含まれた情報の控えを記憶するのに用い
られ、上記プロセツサ３０はメモリモジユール２
８からメモリデータを検索できる速度よりも迅速
に処理サイクルを実行する。このシステムにおい
ては、データを検索するためのメモリアクセス時
間が例えば500ナノ秒であり、一方、CCU１０が
カシユメモリ２０に対してメモリを参照できる速
度が133ナノ秒である。本発明に使用されるカシ
ユメモリ回路２０が関連米国特許第4055851号に
開示されている。CCU１０のメモリマネージメ
ント回路２２は予め確立されている規定に基いて
ランダムアクセスメモリモジユール２８内の或る
読み取りのみ及び書き込みのみの位置へ適当にア
クセスすることができる。又、メモリマネージメ
ント回路２２はアドレス変換回路２４によつて使
用される再配置定数も与える。本発明に用いるこ
とのできるメモリマネージメント回路２２が1975
年７月１日付の関連米国特許第3893084号に開示
されている。アドレス変換回路２４は仮想アドレ
スを実アドレスに変換するのに用いられる。仮想
アドレスとは、指令装置によつて発生されたメモ
リアドレスであるが応答装置内の特定アドレス位
置を独特に定める実アドレスを形成しないような
アドレスである。実アドレスは特定のアドレスを
形成する。アドレス変換回路２４は、回路２２内
のレジスタからの再配置定数を指令装置から得た
仮想アドレスに加算する演算ユニツトを用いるこ
とにより実アドレスを確立する。例えば、アドレ
ス変換回路２４は、プロセツサ３０により発生さ
れた18ビツトアドレスを、メモリモジユール２８
内の特定位置を独特に定める22ビツトアドレスに
変換する。本発明に用いることのできるアドレス
変換回路２４が1974年12月10日付の関連米国特許
第3854126号にも開示されている。

共通の制御ユニツト１０は、メモリモジユール
２８へのアクセス要求の待ち行列を作る後述のメ
モリ要求待ち行列３４も備えている。要求された
データがカシユメモリ２０内に存在しない時に
は、CCUは、指令装置を識別するID信号、転送
に関与したメモリモジユール２８内の実アドレス
を識別する実アドレス信号、及びメモリモジユー
ル２８とでもつて実行さるべき作動を識別する機
能コード信号（例えば読み取り又は書き込み指
令）をメモリ要求待ち行列３４に記憶させる。こ
れらの要求は次いで接続部３８を経てメモリイン
ターフエイス回路３６へ送られる。待ち行例３４
は32組の指令情報を保持する。マルチプロセツサ
システムの作動中には要求需要が変化するので待
ち行列が必要となる。これらの要求は、クロツ
ク・制御回路２６内の制御回路、プロセツサ３
０、Ｉ／Ｏ装置３２、又はカシユメモリ回路２０
から出される。

メモリインターフエイス回路３６は、大量記憶
制御装置４０及び４２からバス接続部４４を経て
記憶情報検索要求又は記憶情報記憶要求も受け取
る。制御装置４０及び４２は、記憶及び制御の両
情報を転送する32ビツト巾の同期式大量記憶用バ
ス４６に接続される。大量記憶用バス４６及び制
御装置４０及び４２は米国特許特許第3999163号
に開示されており、PDP11／70大規模メモリバ
スとして商業的に知られている。

メモリインターフエイス３６内の一般の裁定回
路は、メモリ要求待ち行列３４からの要求を与え
るか大量記憶制御装置４０又は４２からの要求を
与えるかを決定する。図示されていないが、メモ
リインターフエイス回路はユニバス上の装置３２
からユニバスインターフエイス回路６４を経てア
クセス要求を直接処理するように用いることもで
きる。いつたん裁定が完了すると、制御情報信号
及びデータ信号の両方がメモリバス４８に転送さ
れ、これら信号は次いでメモリモジユール５０，
５２又は５４の適当な１つに転送される。メモリ
バス４８はメモリモジユール２８とメモリインタ
ーフエイス回路３６との間で制御情報及びメモリ
データをやり取りする他の制御回路も含んでい
る。メモリバス４８及びメモリモジユール２８並
びにその関連制御論理回路については関連米国特
許第4045781号に詳細に説明されている。

メモリ戻り待ち行列６５はアドレスされたメモ
リデータ及びID信号と、どこからか来た実アド
レスとを記憶する。メモリモジユール２８へ書き
込まれるべきデータもこの待ち行列６５に記憶さ
れる。書き込みデータはカシユメモリ２０を後で
更新するのに用いられる。この情報はCCU１０
に送り戻されてパイプラインリソース内で循環さ
れ、必要に応じてカシユメモリ２０を更新したり
指定したりし、そして最終的にはメモリデータを
最初に要求した指令装置へ転送される。カシユメ
モリの更新が行なわれるかどうかは控えタグ記憶
部６７でのアドレス比較の結果によつて左右され
る。その利点及び作動については後述する。

関連米国特許第3710324号に開示されユニバス
として商業的に知られている非同期式のＩ／Ｏバ
ス６０を介して、周辺装置５６及び端末装置５８
（例えば、オペレータコンソール、テレタイプ、
又は遠隔プロセツサ）のようなＩ／Ｏ装置３２間
でも制御情報及びデータの転送が行なわれる。
Ｉ／Ｏ装置３２からの指令はＰ―バスインターフ
エイス６４を経て共通の制御ユニツト１０にアク
セスする。これらの指令は先ず初めバス接続部６
２を経てユニバスインターフエイス回路６４に入
り、次いで個別のアドレス及びデータバス接続部
６６を経てＰ―バスインターフエイス回路６１へ
転送される。その後、クロツク・制御回路２６
は、パイプラインリソースであるカシユメモリ２
０、メモリモジユール２８、又は大量記憶制御装
置４０及び４２或いはそれらの装置６８及び７０
の内部レジスタをアクセスするようにＩ／Ｏ装置
３２からの指令の実行を制御する。一方、ユニバ
スを経てＩ／Ｏ装置３２へ向けられるプロセツサ
３０の指令はユニバス要求待ち行列７２に入る。
その後、これらの指令、並びにシステム内の他の
装置からの指令は、ユニバスインターフエイス回
路６４に入り、該回路は次いでバス接続部６２を
経て適当なＩ／Ｏ装置３２へ指令を送る。

プロセツサ３０は、Ｐ―バスとも称するプロセ
ツサバス７６を経て共通の制御ユニツト１０と通
信する。好ましい実施例では、プロセツサ３０は
いかなる数のプロセツサユニツト７８ないし８４
を含んでもよい。各プロセツサ３０は各々のイン
ターフエイス回路８６ないし９２を経てＰ―バス
７６に接続される。これらのインターフエイス回
路はＰ―バス７６へのプロセツサのアクセスを制
御する分配裁定回路網を含む。この裁定回路網の
説明については関連米国特許第4229791号を参照
されたい。各々のインターフエイス回路８６ない
し９２は各対のアドレス及びデータバス接続部９
３ないし１００を経てＰ―バス７６に接続され
る。

Ｐ―バス７６は非インターロツク式の同期バツ
クプレーンバスであり、個別の“アドレス”バス
１０２と、個別の“データ”バス１０４とを含ん
でいる。バス１０２及び１０４の各々は多数の並
列導体を含む。アドレスバス１０２は、装置識別
情報（ID）信号、機能コード（Ｆ）信号、メモ
リアドレス情報（ADRS）信号、及びその他の制
御情報例えばパリテイチエツクビツト及びタイミ
ング信号を送る導体を含む。ID信号は、CCU１
０に向けられた時の指令装置を識別する。さもな
くば、ID信号は応答装置を識別する。データ及
び制御バス１０４はプロセツサ３０とカシユメモ
リ２０との間にデータ信号を送る。又、プロセツ
サ３０はパイプラインリソース２０ないし２６を
用いることなくＰ―バス７６を介して互いに通信
することもできる。

同様に、各々のインターフエイス回路８６ない
し９２は１組に“アドレス”バス接続部９３，９
５，９７及び９９と、１組の“データ”バス接続
部９４，９６，９８及び１００とを備えている。
これらのバス接続部９３ないし１００は、個別の
アドレスバス導体１０６並びに個別のデータバス
導体１０８を経てプロセツサ３０が共通の制御ユ
ニツト１０と通信できるようにする。各組の導体
はＰ―バス７６とＰ―バスインターフエイス６１
との間のバス接続を確立する。導体を分離したこ
とにより、或る装置がバス１０２を使用すると同
時に別の装置がバス１０４を使用することができ
る。例えば、プロセツサ７８が、Ｐ―バス７６の
データバス１０４の使用を必要としない読み取り
指令を実行している場合には、共通の制御ユニツ
ト１０は、待期中のプロセツサ又はユニバス上の
装置へデータを戻すのにバス１０４の使用を待期
する必要がない。この構成によりマルチプロセツ
サシステムの全効率が改善される。

Ｐ―バス及びプロセツサ３０で実行される作動
はCCU１０の内部クロツクに同期される。特に、
クロツク・制御回路２６の内部４相クロツクがＰ
―バス７６及びプロセツサ３０の作動を支配す
る。

本発明によつて実施された特定の実施例では、
プロセツサ７８ないし８４が本発明の譲受人によ
つて製造されたPDP１１データ処理システムで
ある。これらのシステムは関連米国特許第
3614741号に開示されている。又、これらシステ
ムの説明は、本発明の譲受人によつて出版された
“マイクロコンピユータプロセツサハンドブツク”
（1979年）からも入手できる。

パイプラインリソースで行なわれるトランザク
シヨンは非インターロツク式のものであるから、
カシユメモリが新たな情報で更新されたり或いは
指定されたりする前に共通の制御ユニツト１０に
おいて或る別のトランザクシヨンを行なうことが
できる。カシユメモリ２０の内容を変更する指令
をインターロツクすると、システムの全性能が低
下することになる。従つて、本発明の別の特徴に
おいては、これらトランザクシヨンをインターロ
ツクする必要性を排除し然もマルチプロセツサシ
ステムの時間的な効率を維持するようなプロセツ
サインデツクスRAM（PIR）２０Ｃが設けられ
る。このPIR２０Ｃの重要性を理解するため、カ
シユメモリ２０の作動について簡単に説明する。
共通の制御ユニツト１０のカシユメモリ回路２０
は直接マツプ通し書き込み式のカシユメモリであ
る。即ち、常にランダムアクセスメモリモジユー
ル２８に書き込んでからでなければカシユメモリ
２０を更新できない。それ故、書き込まれる実ア
ドレスがタグ記憶部２０Ａ内のアドレスの１つに
対応する場合には、ランダムアクセスモジユール
２８内に書き込まれた新たなデータがカシユメモ
リ２０にも反映されねばならない。さもなくば、
カシユメモリのデータは古いものになつてしま
う。通し書き込み機能が与えられるので、カシユ
メモリ２０に新たなデータを維持するためには処
理システムの装置間に或る種の作動条件が存在し
なければならない。

カシユメモリ２０は、或る数のアドレス記憶装
置を有するデータ記憶部２０Ｂと、それに対応す
る数のデータ記憶位置を有するアドレスタグ記憶
部２０Ａとを含んでいる。データ記憶部２０Ｂは
メモリモジユール２８に配置されたメモリデータ
の控えを含んでいる。データ記憶部２０Ｂにもあ
るメモリモジユール２８の特定アドレス位置は、
タグ記憶部２０Ａの対応位置に含まれた対応アド
レス情報によつて識別される。従つて、カシユメ
モリ２０はメモリモジユール２８と“関連”して
いると云え、それ故“連想”メモリとも称され
る。

データ処理システム内の或る指令装置がメモリ
モジユール２８内の或る位置からの情報を要求す
る時には、カシユ時間中にCCU１０のパイプラ
インリソースがタグ記憶部２０Ａをチエツクし
て、その要求されたデータを検索するのにメモリ
２８にアクセスしなければならないかどうかを決
定する。もしそうでなければ、パイプラインリソ
ースを通る第１の情報通過の終りにカシユメモリ
２０Ｂからその指令装置へカシユデータが送り戻
される。従つて、この場合は、指令装置はメモリ
モジユール２８からの情報の要求に対しカシユメ
モリに“当たつた”と云える。これに対し、要求
したデータがカシユメモリに形成されていない時
には指令装置はカシユメモリに“外れた”と云え
る。この場合は、パイプラインリソースを通る第
１の情報通過の終りにデータラインに現われるカ
シユデータは無効にされる。適当な時間に、クロ
ツク・制御回路２６は、メモリモジユール２８へ
の次の要求に対しメモリ要求待ち行列３４に要求
の待ち行列を形成する。指令装置によつて開始さ
れたトランザクシヨンはパイプラインリソースを
通る第２の情報通過がなされるまで完了できな
い。この第２の通過は、指令装置がデータを読み
取るのに代つてCCU１０によつて行なわれる。
要求したデータが検索されると、このデータは
CCU１０により指令装置へ送り戻される。その
間、指令装置は要求した情報を待期する。パイプ
ラインリソースを通る第２の情報通過の際には、
共通の制御ユニツト１０はタグ記憶部２０Ａ及び
データ記憶部の２０Ｂの両方にメモリモジユール
２８からの新たな情報を指定する。

通し書き込み機能では、プロセツサ７８，８
０，８２及び８４に各々関連したWIP回路７９，
８１，８３及び８５に書き込み進行中（WIP）
制御ビツトを使用し且つカシユメモリ２０に関連
したプロセツサインデツクスRAM（PIR）を使用
することが必要とされる。これらの回路は、書き
込み中であるメモリモジユール２８の位置がプロ
セツサ３０によつて読み取られるのを禁止する。
特に、WIPビツトがセツトされた時には、プロ
セツサがPIRのアドレスをチエツクする。プロセ
ツサがPIRのその位置に書き込みすることを求め
る場合には、WIP制御ビツトがクリヤされるま
で、これら回路は各次々の読み取り指令に対して
プロセツサがカシユメモリに対して“外れる”よ
うにせしめる。この制御ビツトはパイプラインリ
ソースを通る第２の情報通過の際にCCU１０に
よつてクリヤされ、プロセツサにより既に発生さ
れている“書き込みの当たり”に応答してそれ自
体を更新する。PIRは各プロセツサごとに１つの
アドレス記憶位置を含んでいるだけであるから、
各プロセツサ３０はそのWIP制御フラグビツト
７９，８１，８３及び８５を各々チエツクし、そ
してこのビツトがセツトされていれば、その次の
書き込み指令の発生を見合わせる。

同様に、入出力装置３２又は大量記憶制御装置
４０及び４２のようなその他の装置も“書き込み
の当たり”指令を発することによりカシユメモリ
データに作用することができる。これら装置も、
図示されていないが、装置インデツクスRAM
（DIR））及びそれに対応するWIP制御フラグビツ
トを組み込んでおり、これらによりシステムはカ
シユメモリ２０に新たなデータを維持することが
できる。

指令装置が書き込み指令を発する時には、共通
の制御ユニツト１０は後述するように控えタグ記
憶部６７をチエツクして、書き込み指令を向ける
メモリのアドレスがそこに含まれているかどうか
を決定する。もし含まれていれば、制御回路２６
はカシユ記憶部２０Ｂの作用位置を更新するが、
それに対応するタグ記憶部の位置はそのまゝにさ
れる。この書き込みサイクルの際の更新作動はイ
ンターロツクされ、更新中にカシユ回路２０内で
その他の作独動が生じないようにされる。かく
て、カシユメモリ２０は直接マツプ通し書き込み
式のカシユメモリである。

以下で説明するように、クロツク・制御回路２
６は、パイプラインに入る全ての指令に対して保
持された順序でCCU１０のパイプライン事象シ
ーケンスを制御する。好ましい実施例では、133
ナノ秒の間隔を有する４相クロツク信号が或る順
序で共通の制御ユニツトの各リソースを順に作動
して、CCU１０の段を通して各指令を歩進させ
る。前記したように、プロセツサ３０、ユニバス
上の装置５６又は５８、或いは大量記憶制御装置
４０又は４２のいずれによつて指令を開始するこ
ともできる。共通の制御ユニツト１０は、状態情
報を獲得する装置によつて読み取りを行なうこと
のできる内部レジスタも備えている。又、これら
の制御レジスタは、いかなる装置によつて書き込
みを行なうこともできるし、或いはCCU自体で
発生された制御情報を書き込んで、CCUが第２
の実行をなす時にその内部作動を制御して、その
カシユメモリの更新又は指定を行なうと共に要求
されたデータを指令装置へ送るようにすることも
できる。

(2) Ｐ―バス Ｐ―バスは２つの区分、既ちアドレス及び制
御区分１０２と、データ及び制御区分１０４と
に分けられる。アドレス区分は、メモリの位置
を識別する仮想アドレス信号（VA）と、行な
われるトランザクシヨンの形式を示す機能コー
ド信号（Ｆ）と、トランザクシヨンに含まれる
装置を指示する識別信号（ID）とを送るもの
である。例えば、ID信号はどんな装置でトラ
ンザクシヨンを開始するか又はトランザクシヨ
ンをどんな装置に向けるかを指示する。ID信
号が開始装置を識別する場合には、トランザク
シヨンが共通の制御器CCに向けられる。

Ｐ―バス７６へのアクセスは、Ｐ―バス７６
に接続された各装置（即ち、共通の制御器CC
及び各々のプロセツサPC）間で振り分けられ
る。Ｐ―バスインターフエイス回路８６，８
８，９０，９２及び６１の１部を形成するこれ
らの裁定回路は、本発明の譲受人に譲渡されそ
してここに取り上げたJohn V.Levy氏等の特
許出願第954456号に開示されている。このよう
な装置の各々は個々の優先順位と、Ｐ―バスの
アドレス区分の１部を形成する個々の要求ライ
ンとを有している。Ｐ―バスに再びアクセスす
るためには、装置がその要求ラインに信号を発
し、そしてＰ―バスを利用できるようになつた
時にそれより優先順位の高い要求がなければ、
その装置はＰ―バスの制御権を獲得する。共通
の制御器CCには最高の優先順位が指定される。
プロセツサPCは、Ｐバスに沿つたそれらの
各々の位置によつて決定される次第に低くなる
個々の優先順位を有している。ユニバス６０か
らＰ―バスへのアクセス要求は共通の制御器
CCの要求ラインによつて処理される。

共通の制御器CC内のクロツク回路２６は、
Ｐ―バスに対するトランザクシヨンを制御する
タイミング信号を分配する。これらのタイミン
グ信号はインターフエイス回路８６，８８，９
０，９２及び６１の各々に分配される。第２Ａ
図ないし第２Ｄ図に示されたように、タイミン
グ信号は、50％のデユーテイサイクルを各々有
したP0CLKないしP3CLK直角位相信号を含ん
でいる。P0CLKないしP3CLKパルスの先縁は
第２Ｅ図に示されたようにP0ないしP3クロツ
ク時間を定める。次々のP0クロツク時間とP0
クロツク時間との間隔は１つの完全なバスサイ
クルを定め、それ故、これをバスサイクル時間
と称する。一般に、Ｐ―バスへアクセスするこ
とを求めるいかなる装置も、或る所与のバスサ
イクル中のＰ０においてその要求ラインに信号
を発する。そのバスサイクルのＰ０とＰ３との
間に裁定が行なわれ、もし制御権を獲得する
と、そのサイクルのP3において制御権が与え
られる。その他の作動は後述するように逐次に
行なわれる。

この特定の実施例においては、次々のP0時
間とP0時間との間隔、ひいてはバスサイクル
時間が約133ナノ秒である。

(3) パイプラインリソース Ｐ―バス７６、並びにカシユ２０からデータ
を読み取るためにプロセツサP_oによつて必要
とされる共通の制御ユニツト１０の１部分は、
パイプラインとして編成される。更に、カシユ
２０に対して当たりとなるメモリ読み取りを行
なうプロセツサP_oのアクセス時間を最小とす
るようにこのパイプラインの設計が最適なもの
にされる。パイプライン内のリソースは次の通
りである。

(1) アドレス、ID、Ｆ、及び内部レジスタ (2) メモリマネージメント回路２２ (3) 共通制御器CC内のアドレス変換回路２４ (4) カシユ２０ (5) カシユの当たりチエツク回路３８及び (6) データ及び制御情報レジスタ 何らかの装置がＰ―バスの制御権を獲得した
時には、この装置が上記した全てのパイプライ
ンリソースに指定される。いかなる装置もパイ
プラインのリソースの１部分のみに要求を発す
ることはない。然し乍ら、装置によつて使用す
ることが必要とされるリソースは全部ではな
い。従つて、所与のトランザクシヨン中にこの
トランザクシヨンに必要とされないリソースが
１つ以上あれば、そのリソースは遊んでいるこ
とになる。

パイプラインのリソースは常に上記にリスト
した順序で順々に指定される。換言すれば、Ｐ
―バスの制御権を獲得した装置は、Ｐ―バスが
指定された時にたゞちに開始する第１の時間ス
ロツト中にＰ―バスのアドレス区分を使用す
る。次いで、この装置は第１の時間スロツトの
終りに開始する第２の時間スロツト中に共通の
制御ユニツト１０内のメモリマネージメント回
路２２を使用し、……というようにしてＰ―バ
スのデータレジスタの使用が完了するまで次々
に作働を続ける。前記したように、この順序
は、カシユ２０に対して当たりとなるメモリ読
み取りを行なうプロセツサP_oのアクセス時間
を最小にするように選択される。カシユをシユ
ミレーシヨンして調査することにより、この特
定の実施例に用いられた型式のPDP―11デー
タ処理システムにおいては読み取りの当たり具
合いが優れていることが示されている。
Digital Press（1978年）のC.Gordon Bell氏等
によるコンピユータエンジニアリングと題する
前記論文の特に第10章を参照されたい。リソー
スの各時間スロツトの開始及び終了は後述する
ように第２Ｅ図のクロツク時間Ｐ０ないしＰ３
に同期される。

第３図はカシユ２０に対して当たりとなるメ
モリ読み取りを行なうプロセツサP_oのタイミ
ングを示している。第２Ｅ図のクロツク時間Ｐ
０ないしＰ３が第３Ａ図にも示されている。プ
ロセツサPCOがメモリ読み取りの実行を望ん
でいると仮定すれば、所与のバスサイクルのＰ
０においてその要求ラインに信号が発せられ
る。プロセツサＰが、その時Ｐ―バスに要求を
発しているものの中で最も優先位が高いとすれ
ば、このバスサイクルのP3においてこのプロ
セツサＰ―バスが与えられる。要求を発した時
と許可された時との時間間隔が第３Ｂ図に「要
求」と示されている。

このバスサイクルのP3から次のバスサイク
ルのP2まで、プロセツサＰはＰ―バスのアド
レス区分を用いて、メモリの読み取りを表わす
機能コードＦ、そのID、及び共通の制御器CC
に対して読み取るべきメモリ位置の仮想アドレ
スVAを伝送する。この時間間隔が第３Ｂ図に
「伝送」と示されている。

このＰ２から次のＰ１まで、即ち第３Ｂ図の
「マネージ」時間中、プロセツサＰは共通の制
御器CCのメモリマネージメント回路２２を使
用する。このマネージ時間中に、メモリマネー
ジメント回路はプロセツサPCOから受けた仮
想アドレスVA及び機能コードＦをチエツクし
て、そのアドレスにより定められた位置が、読
み取りを行なうことのできる位置であるかどう
かを決定する。この位置が読み取りを行なえる
場合には、回路２２が再配置定数も発生する。

このＰ１から次のＰ０まで、即ち第３Ｂ図の
「変換」時間中には、プロセツサＰが共通の制
御ユニツト１０のアドレス変換回路２４を使用
する。回路２４の演算ユニツトはプロセツサ
PCOから受け取つた仮想アドレスVAに再配置
定数を加算し、実アドレスPAを作る。

次の時間間隔は「カシユ」である。この時間
中には、実アドレスPAを用いてカシユ２０が
読み取られる。この「カシユ」時間は１つの全
バスサイクルに及び、即ち最後のＰ０からこれ
に続くＰ０まで及び、従つてパイプラインの全
リソースの中で最も長い時間間隔である。然し
乍ら、この「カシユ」時間はカシユ２０へ１回
だけアクセスできるに充分な長さにされる。

次の時間間隔は「当たりチエツク」である。
この時間中には、共通の制御ユニツト１０内の
カシユ当たりチエツク回路を用いて読み取りが
カシユメモリ２０に対して当たりとなるかどう
かが決定される。この「当たりチエツク」時間
は「カシユ」時間の終りのＰ０からＰ３まで続
く。

第３Ｂ図の最後の時間間隔は「データ」時間
間隔である。最後のＰ３から次のＰ２まで続く
この「データ」時間中は、Ｐ―バスのデータ区
分を用いて、カシユ２０から読み取られたデー
タがプロセツサＰに送られる。この「データ」
時間間隔の終りに、メモリの読み取りが完了す
る。

メモリ読み取りがカシユ２０において当たり
であることが当たりチエツク回路によつて指示
された場合には、プロセツサＰにより送られた
IDが不要となる。Ｐ―バスのタイミングに同
期されたプロセツサＰは「データ」時間中にＰ
―バスのデータ区分をストローブしてデータを
受け取る。後述するようにメモリ読み取りがカ
シユ２０に対して外れとなつた時にはIDが必
要とされる。

この段階での説明においては、或る付加的な
タイミングの用語を用いることが有用である。
前記したように、全てのトランザクシヨンは装
置がその要求ラインに信号を発した時に開始さ
れ、そしてパイプラインの最後のリソースがそ
の作動を終了した時に終わりとなる。トランザ
クシヨンの開始からの時間はバスサイクル及び
クロツク時間でカウントできる。従つて、トラ
ンザクシヨン開始後の第ｍ番目のバスサイクル
の後の第ｎ番目のクロツク時間に生じるトラン
ザクシヨン時間をT_n,oとする。従つて、例え
ば、メモリ読み取りを行なう上記プロセツサ
PCOは、Ｔ０，０にその要求ラインに信号を
発し、Ｔ０，３からＴ１，２までＰ―バスのア
ドレス区分を用い、……というようにしてＴ
５，２においてデータを受け取るまで作動を続
ける。プロセツサPCOに対するパイプライン
のタイミングがトランザクシヨン時間T_n,oにつ
いて第３Ｂ図に示されている。

カシユ２０において当たりとなるメモリ読み
取りに対してパイプラインのリソースを各次々
のＰ―バスサイクルのＰ３に指定することがで
きる。これが生じる場合には、所与の時間にパ
イプラインの各リソースは別々のメモリ読み取
りに対して作動を行なう。第３Ｄ図は上記した
プロセツサＰより優先順位の低いプロセツサＰ
によつて開始される当たり読み取りのタイミン
グを示している。第３Ｅ図はプロセツサＰによ
る当たり読み取りのタイミングをトランザクシ
ヨン時間T_n,oに対して示している。

上記したパイプラインリソース編成では、カ
シユ２０がアクセスされた後にＰ―バスのデー
タレジスタが使用される。その結果、カシユ２
０において当たりとなるメモリ読み取りは、所
望のデータを検索するのにパイプラインを１回
だけ情報通過すればよい。然し乍ら、カシユ２
０において外れとなるメモリ読み取り、及び全
てのメモリ書き込みは、バツキング記憶メモリ
ユニツト２８へのアクセスを必要とする。更
に、カシユ２０に記憶されたデータの有効性を
維持するためには、メモリ読み取りの外れによ
つてカシユ２０を指定しなければならず（即
ち、そのタグ記憶部２０Ａ及びデータ記憶部２
０Ｂの両方を変更しなければならず）、一方カ
シユ２０に含まれた位置へのメモリ書き込みに
よつてカシユ２０を更新しなければならない
（即ち、そのデータ記憶部２０Ｂを変更しなけ
ればならない）。従つて読み取りの当たりとは
異なり、読み取りの外れ及び書き込みは、パイ
プラインリソースを通る第２の情報通過を必要
とする。この後者のトランザクシヨンについて
以下に述べる。

(4) メモリ要求待ち行列を形成する際の共通制御
器の機能 第６図は共通の制御器CCを更に詳細に示し
ている。カシユ２０において外れとなるメモリ
読み取り及びメモリ書き込みに対して共通の制
御ユニツト１０がいかに応答するかを述べるこ
とによつて共通の制御ユニツト１０の作動が最
も良く説明される。読み取りの外れについて先
ず初めに説明する。

プロセツサＰがカシユ２０に含まれていない
メモリ位置からデータを読み取ることを望むと
仮定する。プロセツサＰは、カシユ２０におい
て当たりとなる読み取りを行なうプロセツサＰ
に対して上記で述べたのと同様に、パイプライ
ンのリソースによつて同期して作動を進める。
実際には、たとえ読み取りがカシユ２０におい
て外れとなることが当たりチエツク回路１６２
よつて決定されたとしてもパイプラインの「デ
ータ」時間間隔中にＰ―バスのデータレジスタ
を経てプロセツサＰへデータが送り戻される。
従つて送り戻されるデータは不適当なものであ
る。これを考慮するため、当たりチエツク回路
１６２は外れを検出した際に「データ有効」信
号を否定にしそしてこの否定された「データ有
効」信号をレジスタ１６３からＰ―バスのデー
タ区分を経て不適当なデータと共にプロセツサ
Ｐへ送り戻す。この否定にされた「データ有
効」信号は、次のパイプラインシーケンスの
「伝送」時間中にプロセツサＰがＰ―バス上で
それ自体のIDを感知するまでプロセツサＰを
「待期」状態にする。プロセツサＰにより読み
取られる位置の正しいデータは４サイクル後で
そのパイプラインシーケンスの「データ」時間
にＰ―バスのデータ区分から受け取られる。

トランザクシヨン時間は第４図に示された成
分の上に指示されている。これらは対応する成
分がパイプラインにおいてその作動を完了した
時間を示している。

前記したように、プロセツサＰはカシユ２０に
含まれていないメモリ位置からの読み取りを試み
る。カシユ２０の当たりチエツク回路は、外れを
検出すると、読み取りに対する機能コードＦ、プ
ロセツサＰのID、及び読み取るべきメモリ位置
の実アドレスPAをマルチプレクサ１５８のレジ
スタに入れる。情報はＴ５，２においてレジスタ
へラツチされる。Ｔ６，１においてこの情報か適
当な待ち行列即ちバツフア１７２，１７４又は１
７６に入れられる。待ち行列即ちバツフアにいつ
たん情報が記憶されると、読み取り外れ情報のパ
イプラインリソースへの第１の通過が完了する。

前記したように、メモリバス４８はＰ―バスに
対して非同期で作動する。メモリを参照する場合
は待ち行列が空になるまでメモリバス裁定回路１
８６を介して非同期で行なわれる。メモリバス裁
定回路７６は前記米国特許第4045781号に開示さ
れている。待ち行列１７２及び１７６の各々には
順序が保持され、それ故、全てのメモリアクセス
は先入れ先出しベースで処理される。

或る指令がメモリバス４８の制御権を獲得する
と、バツキング記憶メモリユニツト１８４内の所
望位置をアクセスする。メモリのアクセスが完了
すると、実アドレスPA及びメモリユニツト１８
４から読み取られたデータがメモリバス４８から
メモリ戻り待ち行列１８８へ送られる。このメモ
リ戻り待ち行列１８８も先入れ先出しベースで作
動する。控えタグ記憶部１８２もカシユ２０のタ
グ記憶部２０Ａの控えとしてメモリ戻り待ち行列
１８８への入力に維持される。メモリ戻り待ち行
列１８８にデータが入力されると、ちようど読み
取られたメモリ位置の実アドレスPAを表わす控
えタグが控えタグ記憶部１８２に書き込まれる。
控えタグ記憶部１８２の目的については以下に述
べる。

メモリからのデータがメモリ戻り待ち行列１８
８に記憶されると、カシユ２０を再びアクセスし
て、読み取り外れを生じたプロセツサp_oへ正しい
データを送り戻すように、共通の制御器CCがパ
イプラインに要求を発せねばならない。従つて、
共通の制御ユニツト１０は新たなバスサイクルの
Ｔ０，０にその要求ラインに信号を発することに
より新たなトランザクシヨンを開始する。全ての
装置はＰ―バスに接続されているので、共通の制
御器CCはＰ―バスへのアクセスを裁定しなけれ
ばならない。然し乍ら、共通の制御器CCはＰ―
バス上の全ての装置に対して最も高い優先順位を
有している。Ｔ０，３にＰ―バスへのアクセスが
許可された時には、共通の制御器CCは読み取り
を表わす機能コードＦと、実アドレスPAと、メ
モリ戻り待ち行列１８８からのIDとをＰ―バス
のアドレス区分に送出する。Ｔ４，０において、
共通の制御器CCは、ちようど読み取られたメモ
リ位置の実アドレスPAをカシユ２０のタグ記憶
部２０Ａに書き込みそしてカシユのデータ記憶部
２０Ｂの対応位置にデータを挿入することによ
り、カシユ２０を指定する。Ｔ４，３においてデ
ータはＰ―バスのデータ区分に送出され、プロセ
ツサＰによつて受け取られる。これで、読み取り
外れに対する作動が完了する。

装置からみれば、メモリの位置への書き込み作
動は簡単である。このような書き込みを開始する
装置はパイプラインに要求を発し、「伝送」時間
中にＰ―バスのアドレス区分に仮想アドレス情報
VAを送出し、そして書き込まれるデータを「デ
ータ」時間中にＰ―バスのデータ区分に送出すれ
ば、これで完了である。然し乍ら、共通の制御器
CCには更に書き込みが含まれる。共通の制御器
CCは書き込まれる位置がカシユ２０内にある場
合にはカシユ２０を更新しなければならない。パ
イプライン内のリソースの順序は、パイプライン
を通る第１の情報通過中にカシユ２０がアクセス
された時に書き込まれるべきデータが共通の制御
器CCに得られないような順序になつているから、
パイプラインを通る第２の情報通過を開始しなけ
ればならない。

パイプラインリソースを通る第１の情報通過中
に共通の制御ユニツト１０がメモリへの書き込み
を表わす機能コードＦを検出した場合には、共通
の制御ユニツト１０は機能コードＦと、書き込ま
れるべき位置の実アドレスPAと、書き込まれる
べきデータとをレジスタ１５９に与える。次い
で、パイプラインのリソースの第１の情報通過が
完了した時にID信号に基いて情報が行列１７２
又は１７６或いはバツフア１７４へ転送される。

指令がメモリバス４８の制御権を獲得すると、
この指令によりバツキング記憶メモリユニツト１
８４に書き込みが行なわれる。メモリサイクルが
完了すると、メモリからのデータ及びちようど書
き込まれたメモリ１８４の位置の実アドレスPA
がメモリ戻り待ち行列１８８へロードされる。次
いで、控えタグ記憶部１８２がチエツクされて、
ちようど書き込まれたメモリ位置がカシユ２０に
含まれた位置であるかどうかが決定される。それ
から、共通の制御器CCはパイプラインリソース
を通る第２の情報通過を開始するようにパイプラ
インに要求を出す。この第２の情報通過中に、も
し、いま書き込まれたメモリ位置がカシユ２０に
含まれた位置であることを控えタグ記憶部が示す
ならば、カシユ２０のデータ記憶部２０Ｂはメモ
リへ書き込まれたデータで更新される。そうでな
ければ、カシユ２０は、第２の情報通過中には更
新されない。

前記したように、控えタグ記憶部１８２はカシ
ユ２０のタグ記憶部２０Ａの控えとして維持され
る。この控えの有効性は、カシユのタグ記憶部２
０Ａの変化と控えタグ記憶部１８２の変化をイン
ターロツクすることによつて維持される。この控
えタグ記憶部１８２は、カシユ２０において当た
りとなる書き込みによつて更に更新さるべき特定
のカシユ位置がパイプラインリソースを通る２回
の書き込み情報通過の間の別のメモリ位置に再指
定されるのを防止する。例えば、カシユ２０にお
いて外れとなつた読み取りに対する第２の情報通
過が書き込みに対する第１の情報通過と第２の情
報通過との間の時間中に生じた場合には、このよ
うな誤つた再指定が生じることがある。

説明上、控えタグ記憶部１８２を除去しそして
所与の時間TOおいてカシユの位置ｘがメモリ位
置Ａに対応するものと仮定する。又、時間TOに
おいて、カシユ２０に対して外れとなるような読
み取りのパイプラインリソースへの第１の情報通
過は完了しているが、この読み取りの第２の情報
通過は完了していないものと仮定する。その後の
時間Ｔ１において、共通の制御器CCによりメモ
リ位置Ａへの書き込み指令が受け取られる。メモ
リ位置Ａはカシユの位置ｘに含まれているので、
この書き込みはカシユの当たりと同様に処理され
る。更に、時間Ｔ２において、カシユ２０に対し
て外れとなる読み取りの第２の情報通過によりカ
シユの位置ｘが別のメモリ位置例えばメモリ位置
Ｂに指定されるものと仮定する。時間Ｔ３におい
て、カシユの当たりとして処理される書き込みの
第２の情報通過により、カシユの位置ｘがメモリ
位置Ａからの新たなデータで更新される。これに
より、誤つたデータがカシユの位置ｘに記憶され
ることになる。

この問題は、本発明によれば、メモリ戻り待ち
行列１８８の入力に控えタグ記憶部１８２を設け
ることによつて解消される。メモリ戻り待ち行列
１８８からの入力でしかカシユのタグを変更でき
ないことが分つている。控えタグ記憶部１８２を
メモリ戻り待ち行列１８８への入力に設置し、そ
してこの待ち行列１８８を通る順序を保持するこ
とにより、特定の入力がカシユ２０に達する時に
控えタグ記憶部１８２に見られるタグがカシユ２
０に実際にあるタグと同じであるようにすること
ができる。パイプラインを通る第２の書き込み情
報通過が完了する前に特定のカシユ位置ｘが新た
なメモリ位置に再指定されたとすれば、控えタグ
記憶部１８２をチエツクすることによつてこれが
指示される。この場合は、パイプラインリソース
を通る第１の情報通過中にたとえ所望の位置がカ
シユ２０内にあつたとしてもこの書き込みはカシ
ユの外れとして処理される。その結果、カシユ２
０は誤つて更新されることがない。

控えタグ記憶部１８２は別の目的も果たす。前
記したように、バツキング記憶メモモリユニツト
１８４の内容は大量記憶制御装置４０及び４２に
よつて変更される。カシユ２０内にあるメモリ位
置がユニツト４０又は４２からのＩ／Ｏトランザ
クシヨンによつて変更される時には、この変更が
カシユ２０の内容にも反映されねばならない。然
し乍ら、メモリユニツト１８４の内容がユニツト
４０又は４２によつて変更される時に絶えずカシ
ユ２０にも作用を与えることは効率的でない。

このシステムにおいては、２次記憶装置４０又
は４２からのアクセスを含むバツキング記憶メモ
リユニツト２８への全てのアクセスは、或る順序
が保持されたメモリ戻り待ち行列１８８及びメモ
リ裁定回路１８６によつて行なわれる。これによ
り、ユニツト４０及び４２によつて開始されるト
ランザクシヨンと、Ｐ―バス上の装置によつて開
始されてメモリユニツト１８４の同じ位置に関与
したトランザクシヨンとの間の競合が排除され
る。更に、Ｐ―バス上の装置からのトランザクシ
ヨンと同様にユニツト４０又は４２からのトラン
ザクシヨンにおいては、カシユの更新を開始する
前に控えタグ記憶部１８２がチエツクされる。ユ
ニツト４０又は４２によつて書き込まれる位置が
カシユ２０内にあることが控えタグ記憶部１８２
によつて指示された場合には、カシユ２０が更新
されるが、さもなくば更新されない。これによ
り、実際に更新が必要とされる時しかカシユ２０
を用いることができず、ユニツト４０又は４２に
よつて書き込まれるメモリ位置とに絶えずカシユ
２０が使用されることが排除される。このように
して、カシユ２０の帯域巾をユニツト４０及び４
２による更新にとられることなく、カシユ２０を
Ｐ―バスの作動に用いることができる。

前記したように、カシユ２０内の所与の位置に
当たりとなる書き込みは、カシユ２０を更新する
ためにパイプラインリソースへの第２の情報通過
を必要とする。この位置を更新処理中のプロセツ
サPCはこの更新が完了する前にこの位置を読み
取ろうとすることが考えられる。これにより、変
更されていない無効データが戻されることにな
る。

この問題は、パイプラインリソースを通る第１
の書き込み情報通過の際に書き込まれるカシユ２
０の位置を無効化することによつて解消される。
然し乍ら、これでは、書き込みを行なつているプ
ロセツサが全書き込み時間中強制的に停止される
ことになる。又、Ｐ―バス上の別の装置によつて
用いられているカシユの位置も無効となつてしま
う。これらは両方ともシステムの全効率を低下さ
せることになる。

本発明によれば、カシユ２０の１部分としてプ
ロセツサインデツクス式のRAM（PIR）１６７が
設けられる。このPIR１６７はカシユの無効化機
構に代つて用いられる。PIR１６７はシステム１
０の各プロセツサ３０ごとに１つの位置を含んで
いる。PIR９０はプロセツサPCのIDによつてイ
ンデツクスされ、そしてそのインデツクス巾はカ
シユ２０の12ビツトインデツクス巾よりも１ビツ
ト大きい。このPIRのこの付加的なインデツクス
ビツトは書き込み作動が進行中である時の指示体
として用いられる。

パイプラインリソースを通る第１の書き込み作
動情報通過の際には、書き込みを行なつているプ
ロセツサPnに対応するPIR１６７の位置に、書
き込まれるべきメモリ位置のタグが書き込まれ
る。これと同時に、PIR１６７のその位置の付加
的なビツトがセツトされる。プロセツサPnがカ
シユ２０内の或る位置を読み取ろうとする時に
は、このプロセツサは「カシユ」時間間隔中に
PIR１６７の対応位置をアクセスし、そしてタグ
及びここに記憶された付加的なビツトをチエツク
して、読み取ろうとしている位置が書き込み進行
中の位置であるかどうかを決定する。もしそうで
あれば、たとえ読み取るべき位置がカシユ２０内
にあつてもその読み取り作動は読み取り外れとし
て処理される。従つてこの読み取りは書き込み後
にメモリ待ち行列１７２へ強制的に入れられる。
もしそうでなければ、読み取り作動は通常に行な
われ、即ち、その位置がカシユ２０内にあれば読
み取りの当たりとして行なわれ、或いはそのの位
位置がカシユ２０内になければ読み取りの外れと
して行なわれる。パイプラインリソースを通る第
２の書き込み情報通過の際には、「カシユ」時間
中にPIR１６７の付加的なビツトがクリヤされ、
その位置への書き込みが完了したことが示され
る。

第４Ｂ図は、プロセツサＰによつて開始されて
カシユ２０に対して外れとなるような読み取り作
動のタイミングを示している。第４Ｃ図は、プロ
セツサＰによつて開始されてカシユ２０に対して
当たりとなるような書き込み作動のタイミングを
示している。プロセツサＰの優先順位はプロセツ
サＰより低い。第４Ｄ図はプロセツサＰによつて
開始されてカシユ２０に対して外れとなるような
書き込み作動のタイミングを示している。プロセ
ツサＰの優先順位はプロセツサＰ及びプロセツサ
Ｐより低い。第第４Ａ図にはクロツク時間Ｐ０な
いしＰ３が示されている。

この特定の実施例では、PIR９０はシステム１
０の各プロセツサPCごとに１つの位置しか含ん
でいない。従つてPIR１６７は各プロセツサPn
の１つの書き込み進行中しか考慮できない。然し
乍ら、いかなる所与のプロセツサPnに対しても
所与の時間に２つ以上の書き込み作動が進行する
ようにさせることができる。これを行なう場合に
は、PIR９０は、書き込まれている位置のうちの
第１位置が読み取られるのを防止するだけに過ぎ
ない。書き込まれているその後の位置はプロセツ
サPCによつて読み取ることができ、従つて無効
データが戻されることになる。

この特定の実施例では、この問題は、プロセツ
サ３０のハードウエアに書き込み進行中（WIP）
フラグを設けることによつて解消される。この
WIPフラグは、実際には、１つのプロセツサPn
が所与の時間に２つ以上の書き込み作動を有する
ことを防止する。プロセツサPCが書き込み作動
の開始を望む時には、このプロセツサはＰ―バス
へ要求を出す前にそのWIPフラグをチエツクす
る。WIPフラグがセツトされていれば、このプ
ロセツサPCはWIPフラグがクリヤされるまでこ
のWIPフラグをチエツクし続ける。WIPフラグ
がクリヤされると、プロセツサPnはＰ―バスに
要求を出し、そのIDと、書き込み機能コードＦ
と、書き込まれるべき位置のVAとをＰ―バスの
アドレス区分に送り、次いでそのWIPフラグを
セツトする。その後このプロセツサPnが、パイ
プラインリソースにアクセスしてカシユを更新す
ると共にPIR１６７の付加的なビツトをクリヤす
るように共通の制御ユニツト１０に求める時に
は、このプロセツサPnはそのWIPフラグもクリ
ヤする。この解決策では、書き込まれる位置がカ
シユ２０内に含まれていないことが控えタグ記憶
部１８２のチエツクによつて指示されたとして
も、PIR１６７の付加的なビツト及びプロセツサ
PnのWIPフラグをクリヤするために、全ての書
き込み作動に対してパイプラインリソースへの第
２の情報通過を強制的になさねばならない。

この解決策とは別に、システム１０の各プロセ
ツサPnごとに２つ以上の位置を含むようにPIR
１６７を構成することもできる。従つてPIR１６
７は、１つのプロセツサPCが所与の時間に２つ
以上の書き込み作動を有しているような場合を取
り扱うことができる。

典型的な作動においては、入出力装置３２（遠
隔プロセツサを含むこともある）及びプロセツサ
３０は、ID、機能コード及び仮想アドレス信号
を高速Ｐ―バスインターフエイス回路６１へ送る
ことによつてパイプラインリソースとのトランザ
クシヨンを開始する。メモリモジユール２８は、
読み取り指令の実行の際にはこれらのトランザク
シヨンがカシユに対して“外れ”た時に、或いは
書き込み指令の実行の際にはこれらのトランザク
シヨンがカシユに対して“当たつた”時に、
CCU１０によつてアクセスされるだけである。
前記したように、これらトランザクシヨンの或る
ものは同期して行なわれ、他のものは非同期で行
なわれ、そして又或るものは指令によつて許可さ
れた時にメモリモジユール２８又はCCU１０の
内部指令／状態レジスタに直接アクセスする。一
方、大量記憶制御装置４０及び４２はメモリイン
ターフエイス３６を経て常にメモリモジユール２
８に直接アクセスし、それ故、パイプラインのリ
ソースを使用しない。然し乍ら、共通の制御ユニ
ツト１０は大量記憶制御装置４０及び４２によつ
て発せられる書き込み指令を監視し、カシユメモ
リ２０内の或る位置が作用を受ける場合には
CCU１０によつてカシユの更新が行なわれる。
従つて、カシユ２０への同期アクセスとは別に、
メモリモジユール２８へのアクセス要求は色々な
ランダムな時間周期で生じることが明らかであ
る。これらの要求を最適に処理するため、メモリ
モジユール２８へのアクセス要求を受け取る待ち
行列及びメモリ裁定構成体が第６図及び第７図に
示されており、これにより本発明のマルチプロセ
ツサシステムに対して効率的なデータ処理能力が
与えられる。待ち行列の全ての作動は先入れ先出
し（FIFO）のベースで行なわれる。

第６図において、実アドレス、機能コード、
ID信号、及びデータ信号（書き込み要求の場合）
はＰ―バス７６又は内部の裁定装置１５０から第
１段レジスタ１５２に入る。これらの信号は、パ
イプラインを通る第１の情報通過の際にはバス接
続部１５６から入るが、パイプラインを通る第２
の情報通過の際には、カシユメモリを更新又は指
定し、データをユニバス上の装置に送り、或いは
必要に応じて情報信号を再循環するようなCCU
１０の内部要求により、バス接続部１５４から入
る。要求が内部で発せられたものであると仮定す
れば、マルチプレツサ１５８は、後述のCCF発
生器によつて内部に発生されたCCF制御ビツト
CCF２―CCF０及び機能コード信号に基いてレ
ジスタ１５２への入力を選択する。上記の制御ビ
ツトは、表Ｉに示されたように、パイプラインを
通る第１の情報通過の際に機能コード信号、lD
信号及び当たりチエツク回路１６２に応答して、
全てゼロの状態から変えられる。CCU１０は、
これらの制御ビツトに応答してパイプラインを通
る第２の情報通過の際にCCU１０の内部作動を
変更する制御回路を備えている。内部裁定回路網
１５０は、CCU１０がそのリソースへのアクセ
スを得てそのカシユ１６６を更新又は指定する
か、ユニバス上の装置がアクセスを得てトランザ
クシヨンを実行するか、或いはメモリ構成体１６
８がアクセスを得て要求されたデータを送り戻す
かを決定する。バス上の大量記憶装置はリソース
の使用に対して競合することはない。

説明上、更に、パイプラインを通る第１の情報
通過の際に読み取り“外れ”が生じたものと仮定
する。これは、要求されたデータがカシユ２０に
ない時、又は書き込み進行中の位置に要求がなさ
れた時に生じる。この場合は、Ｐ―バス７６を経
て送り戻されるデータはない。そうではなくて、
Ｔにおいて、マルチプレクサ１７０が適当な機能
コード、実アドレス及びlD信号をプロセツサ／
ユニバス待ち行列１７２、ユニバス／メモリバツ
フア１７４、又はプロセツサ／メモリ待ち行列１
７６へ送出する。同様に、書き込み“当たり”の
際にも、カシユを更新するのではなく、マルチプ
レクサ１７０が適当な待ち行列１７０又は１７２
或いはバツフア１７４に上記と同じ信号の待ち行
列を作る。又、機能コード、実アドレス及びlD
信号に関連したデータ信号を選択する制御回路も
含まれている。前記したように、データ信号はア
ドレス信号よりも４つのＰ―バスサイクルだけ後
に続く。

プロセツサ／ユニバス待ち行列１７２はその指
令をユニバスインターフエイス回路１７８へ送
り、この回路は米国特許第3710324号に開示され
た非同期ユニバス規定に基いて指令を処理する。
好ましい実施例では、待ち行列１７２は16組まで
のデータ、実アドレス、機能コード及びlD信号
を受け入れる。この待ち行列は前記したように時
間周期Ｔでロードされる。ユニバス上の装置がプ
ロセツサ／ユニバス指令に応答する時には、この
装置がそのデータ、機能コード及びlD信号をユ
ニバス戻りバツフア１７８に与える。CCUの裁
定回路１５０がユニバス戻りバツフア１７８から
の情報を受け入れる時には、CCF発生器が適当
な制御情報をプロセツサ／ユニバス待ち行列１７
２へ送り、それにより別の組の指令情報をユニバ
スインターフエイス回路１７８へ入力できるよう
にする。これらの手順により、CCU１０をユニ
バス規定に適合させることができる。

同様に、ユニバス／メモリバツフア１７４はユ
ニバス上の装置から送られる１組のデータ、アド
レス、及び制御信号を記憶する。ユニバス上の装
置からの指令はユニバス戻りバツフア１７８に入
り、そしてこれが首尾よくパイプラインリソース
へのアクセス権を得ると、データがカシユ１６６
内にあれば、カシユ１６６からプロセツサ／ユニ
バス待ち行列１７２を経て読み取られたデータを
得る。さもなくば、その読み取り又は書き込み指
令情報をユニバス／メモリバツフア１７４に与え
る。ユニバス指令が“読み取り外れ”となつた場
合には、CCUがパイプラインを通る次の情報通
過の際にその読み取られたデータをプロセツサ／
ユニバス待ち行列１７２へ戻す。ユニバス指令が
書き込み“当たり”となつた場合には、CCUが
そのトランザクシヨンに注目し、それに応じてそ
のカシユ１６６を更新する。CCU発生器はパイ
プラインの段を通じてトランザクシヨンが進めら
れる時にトランザクシヨンの状態に注目し、適当
な制御ビツトCCF２―CCF０を発生して、CCU
１０の各段の内部作動を制御する。

プロセツサ／メモリ待ち行列１７６はメモリモ
ジユール１８４に向けられたプロセツサ３０から
の指令を受け取る。これらの指令は読み取り、書
き込み、書き込み／修正、或いはメモリモジユー
ル又はCCU１０にある内部レジスタへの書き込
み及び読み取りを含む。この場合も、“読み取り
外れ”又は“書き込み当たり”が生じたと仮定す
れば、全ての指令情報はＴにおいて待ち行列１７
６で待ち行列にされる。これらの指令はその後メ
モリ裁定回路１８６によつて選択されてから実行
される。実行の際には、書き込みデータ（メモリ
への）又は読み取られたデータ（メモリから）が
それに関連した機能コード及びlD信号と共にメ
モリ戻り待ち行列１８８を経て戻される。最終的
に、メモリ戻り待ち行列１８８から戻される指令
は内部裁定回路網１５０によりパイプラインリソ
ースへのアクセスを得る。その後、表Ｉに示され
た適当な第２番目のCCU実行機能が共通の制御
ユニツトにおいて実行される。

一方、大量記憶用バス４６上にある装置からの
指令はインターフエイス回路１７７のバツフアか
らメモリ裁定回路１７６に入る。大量記憶装置に
よるメモリアクセスがパイプラインリソースの使
用を要求するのは、大量記憶装置がカシユメモリ
１６６に維持されている位置においてメモリ１８
４へ書き込みを行なう時だけである。この決定は
控えタグ記憶部１８２からの情報で行なわれる。
控えタグメモリ１８２はパイプラインリソースの
１部分ではないので、書き込み“当たり”のみが
パイプラインへのアクセスを必要とする。この構
成により、マルチプロセツサシステムの全性能が
改善される。

前記したように、CCU発生器は、カシユメモ
リ１６６を更新又は指定する必要がある時に裁定
装置１５０自体に最高の優先順位を与えるように
この裁定装置を制御する制御ビツトCCF２―
CCF０を発生する。表Ｉは、パイプラインリソ
ースを通る第２の情報通過中にCCUが使用する
ために、パイプラインリソースを通る第１の情報
通過中にCCF発生器１６０によつて発生される
制御ビツトCCF２―CCF１を示している。これ
らの制御ビツトはlD及び機能コード信号と共に
CCU発生器のデコーダへ送られ、適当な時間周
期で適当な制御信号を発生して、CCU１０内の
マルチプレクサ、ゲート、ラツチ及びレジスタを
上記のアルゴリズムに基いて制御する。デコーダ
１８０は一般のリードオンリメモリ（ROM）で
構成される。特に、例えばlD及び機能コード信
号によつて識別されたメモリアドレスの内容が、
記憶されたCCFビツトを表わすように、この
ROMには情報が記録される。これらのCCFビツ
トは次いでパイプラインに再循環されて、その第
２の情報通過中に作動を制御する。

CCUの好ましい実施例において第２の情報通
過中にCCUによつて行なわれる或る特定作動と
しては、マルチプレクサ１５８を制御することに
よりレジスタ１５２への入力を選択すること、要
求の待ち行列を作るように待ち行列１７２，１７
４又は１７６を作動すること、カシユ１６６を更
新又は指定すること、PIRを更新すること、及び
控えタグ記憶部１８２を更新することが含まれ
る。その他の作動を行なつてもよい。特定のゲー
ト及び制御回路も設けられているが、これらは当
業者にとつて明らかであろうからここには詳細に
示さない。

プロセツサ３０、ユニバス上の装置３２又は大
量記憶用バス上の装置６８及び７０からメモリ１
８４への全てのアクセスはメモリ裁定回路１８６
へ入れられる。メモリ裁定回路１８６は、バツフ
ア１７４、待ち行列１７２及び待ち行列１７６の
どれがメモリモジユール１８４へのアクセス権を
得て、例えばメモリ読み取り又は書き込み指令を
実行するかを決定する。メモリモジユール１８４
から送り戻される読み取られたデータはメモリ戻
り待ち行列１８８にいつたん記憶されてから共通
の制御ユニツト１０へ戻される。共通の制御ユニ
ツト１０は通し書き込み式のカシユメモリ２０を
用いているので、メモリモジユール１８４へ書き
込まれるデータもメモリ戻り待ち行列１８８にい
つたん記憶されてから共通の制御ユニツト１０に
よつてそのカシユメモリ２０を更新するように後
で用いられる。更新作動が行なわれるかどうか
は、控えタグ記憶部１８２に“書き込みの当た
り”が生じるかどうかによつて左右される。前記
したように、控えタグ記憶部１８２はカシユメモ
リ２０の全ての指定経過を保持していて、カシユ
メモリにあるメモリデータに相当するアドレスタ
グの現在リストを維持している。この特徴により
共通の制御ユニツト１０はパイプラインリソース
を通る１回の情報通過でそのカシユメモリ２０を
更新することができる。さもなくば、カシユメモ
リ２０がアクセスされてしまうまで当たりチエツ
ク回路がパイプラインに使用されないので２回の
実行が必要となる。

第７図はメモリ裁定・戻り回路１６８を示して
いる。図示されたように、メモリバス裁定回路１
８６は、プロセツサ／メモリ待ち行列１７２、ユ
ニバス／メモリバツフア１７４及び大量記憶イン
ターフエイス回路１７７から実アドレス信号、機
能コード信号、識別信号、及びデータ信号（書き
込み指令の場合）を受け取る。各々の接続部は、
選択されたバツフア１７４、待ち行列１７６、又
はインターフエイス回路１７７からの実アドレス
信号、機能コード信号、識別信号及びデータ信号
を転送する個々の組の導体を備えている。第６図
には、これらの導体が延びる経路しか示されてお
らず、個々の導体は示されていない。選択は、回
転、優先順位指定のような一般の技術でで行なう
こともできるし、待ち行列内の指令の数に基いて
行なうこともできる。

裁定回路１８６によつて或る特定の指令が選択
されると、実アドレス信号、書き込みデータ（も
しあれば）、機能コード信号、及びlD信号が導体
１９８を経て指令バツフア１９６へ送られる。こ
れらの信号は指令バツフア１９６から個々の組の
導体２０２，２０４、及び２０６を経てメモリモ
ジユール１８４及びメモリ指令待ち行列２００へ
送られる。指令デコーダ２０８は機能コード信号
及びlD信号を受けてこれらをデコードし、メモ
リモジユール１８４のメモリ作動を制御する適当
な制御信号を発生する。読み取り指令を実行すべ
き場合には、メモリデータがモジユール１８４か
らメモリバス接続部２１０を経てマルチプレクサ
２１２へと戻される。書き込み指令を実行すべき
場合には、メモリモジユール１８４の制御回路
が、実アドレス導体２０２上の実アドレスによつ
て識別された位置に書き込みデータを入力し、次
いでこの書き込みデータをメモリ指令待ち行列２
００に記録する。この指令に関連した機能コード
に基いて、マルチプレクサ２１２はメモリ指令待
ち行列２００の制御論理装置によつてスイツチさ
れて、メモリモジユール１８４から読み取られた
データを送るか又はメモリ指令待ち行列２００か
らの書き込みデータを戻し、それにより適当なデ
ータをその機能コード、lD、及び実アドレス信
号と共にメモリ待ち行列１８８に入れ、この待ち
行列は好ましい実施例では16組までの指令を収容
できる。

メモリ戻り待ち行列１８８の出力は次いで大量
記憶用バスのインターフエイス回路１７７、共通
の制御器の内部裁定回路網１５０及び控えタグ記
憶部１８２へ送られる。読み取つたデータを大量
記憶装置へ戻すべきであることが機能コード及び
lD信号で示された場合には、大量記憶用バスの
インターフエイス回路１７７はパイプラインのリ
ソースを使用せずにこの読み取つたデータを受け
入れ、それ故、カシユメモリ２０もその他のパイ
プラインリソースもアクセスせず指定もしない。
大量記憶装置又はその他の装置によつてメモリモ
ジユール１８４へ書き込まれるデータのアドレス
はタグ比較回路２１４によつて監視され、控えタ
グメモリ１８２に書き込みの“当たり”が生じた
場合には、CCU１０はそのカシユメモリ２０を
更新するためにパイプラインリソースにアクセス
要求を出す。この更新作動は、メモリ戻り待ち行
列１８８からの書き込み指令を内部裁定回路網１
５０へ転送しこの裁定回路網がリソースへのアク
セスをただちに許可することによつて行なわれ
る。カシユの更新指令はパイプラインリソースへ
のアクセスに対して最も高い優先順位の１つを有
している。

メモリモジユール１８４から読み取られてプロ
セツサ３０又はユニバス上の装置３２へ向けられ
るデータは、それに関連したメモリアドレスが控
えタグ記憶部１８２に記録されてからメモリ戻り
待ち行列１８８にロードされる。従つてこの控え
タグ記憶部１８２は、カシユのタグ記憶部２０Ａ
が既に指定されていてもいなくてもカシユメモリ
２０の全てのタグアドレスを含んでいる。待ち行
列１８８内のデータ書き込み指令は、この待ち行
列を出た後にはカシユメモリ２０を更新して控え
タグ記憶部１８２にアクセスするように計画され
る。従つて、これを実行するように計画された読
み取りデータによつてカシユ２０がまだ指定され
ていなくても、待ち行列１８８に指定作動が保留
となつていれば、書き込み指令によつてカシユが
更新されることはない。それ故、本発明の別の特
徴によれば、まだ実行されずに待ち行列１８８に
存在する読み取り指令によつてただちに指定され
るカシユの位置が誤つて更新されることがこの待
ち行列構成によつて防止される。この構成によ
り、カシユメモリ２０のタグ記憶部２０Ａを変更
する指令をインターロツクさせる必要性が排除さ
れる。このようなインターロツクはシステムの全
性能を著しく低下するものである。

前記したように、Ｐ―バス７６は、アドレス及
び制御信号と、データ信号とを各々伝送する個別
のアドレス区分及びデータ区分を備えている。従
つて、共通の制御ユニツトのリソースは第８Ａ図
に示された個別のアドレス区分と、第８Ｂ図に示
された個別のデータ区分とに分けられる。データ
信号が組合わされた指令がＰ―バス上の装置によ
つてＰ―バス７６に出される場合には、機能コー
ド信号、lD信号、及びアドレス信号が第１のＰ
―バスサイクル中に第１段レジスタ３５２に入れ
られ、そしてデータ信号が４サイクル後で共通の
制御ユニツトのデータ区分にある第１段レジスタ
３０６に入れられる。次の組の指令情報が第１段
区分３５２に入れられる時には、第１組の指令信
号が第２段レジスタ３５４へと進められ、そして
第２指令に組合わされたデータ信号がもしあれば
これがレジスタ３０６に入れられる。その手前の
組のデータ信号は第２段データレジスタ３０８へ
進められる。従つて、各組の指令情報がレジスタ
３５２に入れられるにつれて、それに対応するデ
ータ信号がデータレジスタ３０６内で４サイクル
後に続く。データ信号を機能コード、アドレス及
びlD信号よりも４サイクル後に転送する場合の
利点は第６図に示された共通の制御ユニツト１０
を簡単に検討することによつて明らかとなろう。
カシユ１６６において外れが生じたと仮定しよ
う。メモリモジユールへのアクセスが行なわれ、
それに対応するデータが内部裁定回路網１５０を
通じて戻される。機能コード、ID及び実アドレ
ス信号はこの裁定回路網１５０からデータ導体１
５５に送られ、一方それに対応するデータ信号は
導体１５４を経て第１段レジスタ１５２へ送られ
る。機能コード、ID及び実アドレス信号が出力
レジスタ１６３によつてＰ―バス７６に達する時
には、その読み取り指令を開始したＰ―バス上の
装置は、４サイクル後で共通の制御ユニツトのリ
ソースを経て送られるデータ信号の到来が知らさ
れる。機能コード、ID及びアドレス信号は、共
通の制御器のリソース、特にメモリマネージメン
ト回路及びアドレス変換回路２４を使用する必要
がないので、パイプラインリソースを通して送ら
れる別の組の指令情報に対してこれらのリソース
を用いることができる。このように、アドレス信
号とデータ信号とを分離することにより、共通の
制御器のリソースの作動及び使用が効率的なもの
にされる。

さて第８Ａ図及び第８Ｂ図について説明する。
CCF発生器３４０は、第８Ａ図及び第８Ｂ図の
全てのレジスタ、マルチプレクサ、及びレジスタ
の内部論理機構の作動を制御する。共通の制御裁
定装置３３６及びCCF発生器３４０は、指令が
パイプラインリソースを通してシーケンシングさ
れる時にこれら指令に組合わされる情報信号を監
視する。指令情報の組がパイプラインに第１回目
に通される際には、CCF発生器３４０は、導体
３７０，３７４及び３７８によつてＰ―バス７６
へ戻されるべき情報を受け取る。この情報に応答
して、CCF発生器３４０は１組の制御ビツト
CCF２―CCF０を発生し、これらビツトは次い
でレジスタ３６０のCCF区分に供給される。
CCF発生器３４０からの他の制御信号はマルチ
プレクサ制御回路３５０へ送られ、この制御回路
は指令情報が次にパイプラインリソースに通され
る際にマルチプレクサ３６４，３６６及び３６８
の選択を制御する。更に、このマルチプレクサ制
御回路３５０は、導体３１８を経て送られるカシ
ユデータ、又は導体３１６そしてマルチプレクサ
３１４を経て送られるパイプラインデータの選択
を制御する。選択を行なう条件は前記で説明し
た。又、マルチプレクサ制御回路３５０はパイプ
ライデから導体３０２を通るデータ信号は内部裁
定回路１５０から導体３０４を通るデータ信号を
選択するようにマルチプレクサ３００を制御す
る。

共通の制御ユニツト１０は、第８Ｂ図に示され
たプロセツサインデツクスRAM３２６も備えて
いる。このプロセツサインデツクスRAMは、実
アドレス及びID信号を記憶するインデツクス部
分３２５と、ID信号により識別された装置が、
まだカシユメモリに書き込まれていない書き込み
指令を伝送したかどうかを指示する書き込み進行
中ビツト３２７とを含んでいる。指令装置の指令
情報がパイプラインリソースのカシユメモリ段に
達すると、その要求されたデータがカシユメモリ
内にあるかどうかを確かめるためにカシユメモリ
３２８のアドレスタグ記憶部がチエツクされるだ
けでなく、そのインデツクス部分３２５及びその
書き込み進行中ビツト３２７もチエツクされる。
従つて、たとえ要求された情報がカシユメモリ３
２８内にあつても、書き込み進行中ビツト３２７
がセツトされていれば、回路３３０により指令装
置はカシユに対するそのメモリ参照が強制的に
“外れ”となるようにされる。この強制的に“外
れ”にする回路３３０はタグ比較・データ有効性
論理回路３４２の制御論理を変更して、駆動装置
３４６が作動された時のデータ有効性信号を否定
にする。これらの作動は、プロセツサインデツク
スRAM３２６に対するタグ比較及びアクセスを
行なえる時まで指令及びデータ情報の伝送を遅延
する遅延線３４８によつて実行できるようにされ
る。

パイプラインリソースの効率的な使い方を更に
最適なものにするため、要求した読み取りデータ
がパイプラインリソースのデータ区分を通して送
り戻されるように計画された時に、共通の制御器
の裁定回路網３３６はデータがパイプラインの別
の指令と共に伝送されない場合だけ戻り情報をＰ
―バススロツトに指定する。この形式の時間スロ
ツトが利用できる場合には、マルチプレクサ制御
回路３５０はマルチプレクサ３６４，３６６及び
３６８によつて機能コード信号、ID信号、及び
実アドレス信号の１部分をレジスタ３６０へ入力
せしめ、その後これら信号は要求された読み取り
データがパイプラインの入力バツフア３０６に送
られるのと同時にＰ―バス７６に送られる。デー
タレジスタ３０６に送られたデータがパイプライ
ンへ送られる直前に出力バツフア３２０に達した
時には、共通の制御ユニツトはそれ自体で機能コ
ード信号、ID信号及び実アドレス信号を再循環
し、これによりこれら全ての情報は同時に出力バ
ツフア３６０及び３２０に達して一緒にＰ―バス
７６に出される。その他の作動もCCF発生器の
制御ビツトCCF２―CCF１の状態に基いて共通
の制御ユニツト内で実行される。これらの制御ビ
ツトはレジスタ段３５２，３５４，３５６，３５
８，３５０及び３６０を通して再循環されて、プ
ロセツサインデツクスRAM３２６及びカツシユ
メモリ３２８内で或る作動を開始する。第５図
は、指令の形式、実アドレスのレンジ及び機能コ
ード信号Ｆ３―Ｆ０に基いて共通の制御ユニツト
内で行なわれる全ての作動を示している。適当な
情報がレジスタから共通の制御ユニツトの制御回
路へ送られて、これらの作動を実行する。

以上の説明は本発明の特定の実施例に限定され
る。然し乍ら、本発明は、色々な基本構造を有す
るデータ処理システムや、本明細書に述べたもの
とは異なつた内部回路を用いたシステムでも、本
発明の前記目的及び効果の全部又は幾つかを達成
するように実施できることが明らかであろう。そ
れ故、添付の請求の範囲は本発明の真の精神及び
範囲内に入る全ての変更や修正を網羅するものと
する。

米国特許証によつて保証されることを新たに望
む請求の範囲は次の通りである。