JPS6035698B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明はディジタルデータ処理システム、より詳細には
このようなシステムの各種装置の結合及び装置間のデー
タの伝送に関する。

ディジタルデータ処理システムは３つの基本的素子すな
わち、記憶素子、入出力素子及びプロセッサ素子からな
る。

記憶素子は番地割り当て可能な記憶位置に情報を蓄積す
る。この情報にはデータと、データを処理する命令とが
ある。プロセッサ素子は記憶素子から情報を出し入れし
、受け取った情報をデータ又は命令のいずれかとして解
釈し、命令に従ってデータを処理する。入出力素子は、
入力データをシステムに伝送し且つシステムから処理デ
ータを得るために記憶素子と通信する。多年にわたり多
種の型式のディジタルデータ処理システムが開発されて
きた。

しかし、この開発は主に、より能率的な体系、大容量且
つ高速の記憶素子及びより洗練された入出力素子を有す
る新しいプロセッサ素子に向けられていた。データ処理
システムの各種素子間の情報の伝送に関する技術につい
ての開発はほとんどされなかった。事実本発明者らの知
り得るすべてのデータ処理システムは、それらの基本的
時刻方式により分類することができる。本質的に２つの
時刻方式、同期式と非同期式とがある。同期式のディジ
タルデータ処理システムでは通常、すべての素子のすべ
ての処理を制御するマスタークロツクが用いられる。

このマスタークロツクは、プロセッサ素子、及び結合バ
スに接続する記憶素子、入出力素子の動作を制御するタ
イミング信号を発する。システムのすべての素子はマス
タークロックに同期するので、マスタークロツクの周波
数はシステム中の最も遅い素子と互換的に作動するよう
にセットしなければならない。素子間の伝送速度によっ
てより高速の素子の演算速度に最終的な制限が課される
。従って、伝送速度が遅いとシステム全体が遅くなり、
その結果、システムはほとんどの構成部品装置の理論的
性能以下で作動する。他方のディジタルデータ処理シス
テムでは結合子全体にわたって非同期時刻を用いる。

非同期方式では、各素子はその最大の効率速度で自由に
動作する。典型的には、一方の素子が結合子バス上にデ
ータ伝送を開始したとき、２つの素子が相互に通信する
。そこで上記一方の素子がバスを制御して、他方の素子
が要求されている伝送が完了したことを確認するまでシ
ステム内のすべての第３の素子を排除する。非同期式シ
ステムでは、より遅い素子とは遅く通信する能力を保持
しながらシステム内の最も遅い素子よりは大きい速度で
伝送を行なうことができるので、同期式システムよりは
幾分高速である。しかし、非同期式システムは幾つかの
適用において欠点を有する。ある種の非同期式システム
では、伝送動作が開始されると、伝送が完了するまで伝
送に関係する２つの素子以外の素子にすべてのバスを利
用することができない。従って、低速の素子が関係する
伝送は高速の素子の動作を妨害し、その理論的レベル以
下に効率を減ずる。同期式及び非同期式伝送の欠点にも
かかわらずほとんどのディジタルデータ処理は未だにい
ずれか一方の方式でのみ設計され、双方の時刻方式を用
いることはない。

いずれか一方の方式を選択することはディジタルデータ
処理システムの目的となる適用如何による。従って、他
の適用で採用可能な演算速度であっても、ある適用では
採用できない場合がある。米国特許出願第８４５４１５
号明細書には、同期バスが個々の要素を結合しているデ
ィジタルデータ処理システムが記載されている。

しかしこのシステムでは、バスのタイミング制御をすべ
ての素子に拡大していない。各々の素子はその最大速度
で動作するが、バスには接続されていない。素子が伝送
を行なうときは、バスと同期して伝送を行なうように用
意される。このシステムは通信の全体的速度を著しく高
めているが、伝送全体の速度を最大の潜在速度まで高め
ていない。従って本発明の目的は素子が著しく高速度で
情報を交換し得るデータ処理システムを提供することで
ある。

本発明の他の目的は、他の素子間の情報交換を不当に遅
延することなく、各素子がその最大効率速度で動作可能
であるデータ処理システムを提供することである。

本発明の更に別の目的は、他方のデータ素子とデータ交
換の間、他の素子との情報の交換を完全に禁止すること
なく最大の効率で各素子が動作可能であるデータ処理シ
ステムを提供することである。

本発明に従うと、ディジタルデータ処理システムの２つ
の素子の間の情報の伝送は各々、２つの別個なトランザ
クションからなる。

第１のトランザクションでは、一方の素子が結合バスを
介して他方の素子に命令を送る。この命令はデータ伝送
動作を特定し且つ命令を送信する素子を同定する。もし
、伝送動作が一方の素子に情報を伝送することならば、
その素子はバスの制御を止め、システム内の他の素子間
の他のトランザクションを許可する。他の素子が要求の
情報を回収（ｒｅｔｒｉｅｖｅ）すると、その素子はバ
スの制御を得て、その情報を要求した素子のアィデンテ
ィフィケーションに沿ってバス上にその情報を送る。

一方の素子は情報を受取ることによって上記アィデンテ
ィフィケーションに応答し、かくして情報の交換を完了
する。本発明の範囲は特許請求の範囲によって特に明確
にされる。

本発明の上記及びその他の目的乃至効果は添付の図面を
参照した以下の記載によってより良く理解されるであろ
う。一般的説明 ‘ｉ｝ データ処理システム 第１図を参照すると、本発明の態様をなすデータ処理シ
ステムの基本的素子は、中央処理装置１０、記憶装置１
１及び１／０装置１２からなる。

同期背面結合子（ｓｙｎｃｈｒｏｎｏｕｓ舷ｃｋｐｌａ
ｎｅｉｎにｒｃｏｎｎｅｃｔｉｏｎ、ＳＢＩ）１４が中
央処理装置１０、記憶装置１１及び１／０装置１２を結
合する。中央処理装置１０はオペレータ用の制御卓１０
、ＳＢＩインターフェイス及び記憶貯蔵回路１６、番地
翻訳バッファ回路１７、命令バッファ回路１８及びデー
タ通路及び内部レジスタ回路１９からなる。

ＳＢＩインターフェイス及び記憶貯蔵回路１６は、ＳＢ
Ｉ１４上で記憶装置１１及び１／０装置１２にデータを
伝送するために必要なインターフェイス回路を格納する
。回路１６は記憶装置からすべてのデータを、バッファ
回路１７からすべての番地の翻訳を受け取る。回路１６
は連想記憶又は貯蔵記憶を含む。データ通路及び内部レ
ジスタ回路１９からデータが回路１６内の貯蔵記憶装置
に書込まれるたびに、該デー外ま記憶装置１ １の対応
する位置にも書込まれる。この態様の中央処理装置１０
は仮の番地で動作する。

番地翻訳バッファ回路１７は仮の番地を物理的な番地に
変換し、記憶貯蔵回路１６がこの物理的な番地を用いて
データを対応する場所から獲得するか又は記憶装置内の
対応する実際の場所からの伝送を開始するかを決定する
。命令バッファ回路１８は、命令が貯蔵記憶装置から直
接に又は記憶装置１１から回収するとこの命令を記憶す
る手段を含む。制御卓１５はオペレータインターフェイ
スとして用いる。

これによりオペレータはデータを検査入力し、中央処理
装置１０の動作を停止したり、一連のプログラム命令を
実行させる。更に制御卓によって、オペレータはブート
・ストラップ手法をシステムで開始したりへ又はデータ
処理システム全体について各種診断テストを遂行するこ
とができる。第１図の記憶装置１１は２台の記憶コント
ローラ２０Ａ及び２０Ｂを備える。

各々の記憶コントローラは複数の記憶アレーと接続する
。詳細には記憶コントローラ２０Ａは記憶アレー２１Ａ
に、２０Ｂは２１８に接続している。記憶装置１１の動
作は後述する。幾つかの型式の１／０装置１２が示され
ている。

１／０バスアダプタ２は、例えばタイプラィタの如き種
々の入出力（１／０）装置２３をバス１４に接続してい
る。

１／０バスアダプ夕２２と１／０装置２３との間の接続
、動作及び信号の伝送は米国特許第３７１０３２４号に
開示されている。

他の２台の１／０装置１２はデータ処理システムのため
の補助記憶装置を備えている。

これらは補助記憶バスアダプタ２４及び複数のディスク
ドライブ２５を含む。図中には、補助記憶バスアダプタ
２６及びテープドライブ２７も示されている。補助記憶
バスアダプタ２４及び２６とそれら各々のディスクドラ
イブ及びテ−プドラィブ２７との接続は米国特許第３９
９９１６３号に開示されている。第１図から明白なよう
に、ＳＢＩ１４はデータ処理システム内の各種装置を相
互に連結している。

本発明に従うと、ＳＢＩ１４に接続する種々の装置は極
めて能率的にＳＢＩ１４上で相互作用する。ＳＢＩ１４
に接続している種々の対の装置間の情報の伝送を理解す
るためには、既に使用済みであり且つ以下の記載にも用
いるであろう用語の定義を行なうことが役立つであろう
。“情報”とはデータ処理を制御し且つその基礎を与え
る知識をいう。情報には、番地、制御情報及び静的情報
がある。“データ”は処理の目的又は結果である情報を
含む。第１図のデータ処理システムの装置間の情報の伝
送はＳＢＩ１４上で起り、離散的な情報項目の伝送を生
ずる。

各情報項目はＳＢＩ１４上で特性サイズを有する。他の
素子により他のサイズを有する情報項目を処理してもよ
い。最も基本的な情報項目はバイトである。第１図に示
すデ−タ処理システムの特定の態様では、バイトは８つ
の２進数字（すなわちビット）である。第２Ａ図は複数
の隣接するバイトを示している。次により大きなデータ
項目サイズは“ワード”である。第２Ｂ図に示す如く、
“ワード”は２つの隣接するバイトからなる。第２Ｃ図
に示す如く、２つの隣接するワードは“ロングワード”
を構成する。更に２つの隣接するロングワードは第２Ｄ
図に示す如く“カッドワード”を構成する。ＳＢＩ１４
は並列にロングワードですべての情報を伝送する。

第２Ａ乃至第２Ｄ図は全体で４つのカツドワードを示し
ている。第２Ａ図に示すカツドワードではバイト川ま最
も意味の少ない位置であり、ワード０及びロングワード
０は各々第２Ｂ図及び第２Ｃ図の最も意味の少ないワー
ド及びロングワードの位置である。以下の記載では、対
応する整列がデータ処理システム内で保持されると仮定
している。しかし、米国特許出願第８４５０５５号に記
載の如く、例えば中央処理装置が他のバイト境界で始ま
るロングワ−ドを伝送するとき、この整列なしで伝送を
行なってもよい。もし２つの素子力ＳＢＩ１４を介して
情報を交換するならば、少なくとも２つの‘ＳＢＩトラ
ンザクション”が必要である。

第１のＳＢＩトランザクションでは一方の素子が情報の
交換を要求しＳＢＩ１４上に命令及び番地情報を伝送す
る。他方の素子は、番地情報に指示されて、情報の交換
に応じ、これを完了させる準備をする。これにより第１
のＳＢＩトランザクションが完了する。第２のＳＢＩト
ランザクションでは、交換すべき情報がＳＢＩ１４上で
伝送される。更に追加の情報を伝送するための第３のＳ
ＢＩトランザクションも可能である。ＳＢＩ１４に接続
する各々の素子をネクサスと呼ぶ。

第１図に示すシステムは６台のネクサスを含む。更に、
ネクサスを情報交換中のその機能に従って定義する。そ
のような交換中で、命令及び番地情報をＳＢＩ１４上に
送るネクサスを命令ネクサスと呼ぶ。この命令及び番地
情報に応答する装置を“応答ネクサス”と呼ぶ。かくし
て、中央処理装置が記憶コントローラ２０Ａからデータ
を回収する必要のある場合は、中央処理装置は命令ネク
サスとなり、第ＩＳＢＩトランザクション中でリード命
令及び記憶番地を送る。記憶コントローラ２０Ａは、Ｓ
ＢＩ１４から命令及び番地情報を受けたときは応答ネク
サスとなる。第筏ＢＩトランザクションでは、記憶コン
トローラ２０Ａは中央処理装置１０１こ命令されたデー
タを伝送する。更にネクサスは“発信”又は“受信”ネ
クサスとも定義される。

各々のバストランザクションでは、発信ネクサスは信号
配線を駆動し、受信ネクサスは信号配線をサンプルし、
検査する。上記の例では、中央処理装置は第ＩＳＢＩト
ランザクションで発信ネクサスとなり、第るＢＩトラン
ザクションで受信ネクサスとなる。

同様に、記憶コントローラ２０Ａは第１バストランザク
ションで受信ネクサスとなり、第るＢＩトランザクショ
ンで発信ネクサスとなる。同様なトランザクションが任
意の２台のネクサスの間の情報交換に対して生ずる。し
かし、記憶コントローラは普通は応答ネクサスとしての
み機能し、中央処理装置は命令ネクサスとして機能する
のが普通である。ＳＢＩ１４上での中央処理装置１０と
の典型的な情報交換としては中央処理装置内で命令、オ
ペランド・スベシフアィア及びデータとして解釈される
データがある。

他の伝送では、データを中央処理装置からＳＢＩ装置１
４上に返送して、ＳＢＩ１４に接続した他の素子又は装
置に伝送する。同様に、第１図に示す他の装置もＳＢＩ
１４上で情報交換を開始することができる。

典型的な交換としては、ディスクドライブ２５又はテー
プドライブ２７のうちの１台と記憶装置１１のうちの１
台との間の伝送がある。記憶コントローラ２０Ａ，２０
Ｂ及びバスアダプ夕２２，２４及び２６は種々の制御レ
ジスタを格納する。

データ処理システムの動作中の種々の時間に於いて、中
央処理装置１川こより実行されるプログラムは、記憶コ
ントローラ２０Ａ又は２０Ｂを介在させずにこれらの制
御レジスタの１台との間で直接に情報の伝送を行なう。
しかしながら、ＳＢＩ１４に接続する制御レジスタの各
々は記憶番地を有しているので、ＳＢＩ１４上のこれら
のトランザクションのすべては基本的に同一である。よ
り明確に云うと、命令一番地情報は所定の数の記憶場所
に番地を付けることができる。この数の最大値は番地内
のビットの位置の数に依存し、これにより使用可能な記
憶空間がバイト数として決定される。使用可能な記憶空
間の一部分は記憶アレー２１Ａ及び２１Ｂの記憶場所と
して確保される。残りの使用可能な空間はこれらの制御
レジスタに確保される。かくして、記憶ァレー又は制御
レジスタ内の記憶場所からなるデータ処理システム内の
各々の記憶場所は個有の記憶番地を有する。第１図に示
すデータ処理システムのこの特徴により入出力命令の必
要がなくなる。

その結果、記憶装置１１を呼出すときと同様の基本的動
作を用いてＳＢＩ１４に接続するＳＢＩインターフェイ
ス及び記憶貯蔵回路１６又は他の任意の素子は任意の記
憶場所にアクセスできる。その結果、中央処理装置１０
のＳＢＩインターフェイス及び記憶貯蔵回路１６と記憶
装置１１の記憶コントローラ２０Ａ及び記憶アレー２１
Ａの１つとの間の情報交換の説明するとＳＢＩ１４に接
続する他の任意の装置の間の情報交換を本質的に説明し
たこととなる。アダプタ２２，２４及び２６の特定の１
つに対する変形又は変更はこれらのアダプタの特定の機
能に基づいて行なわれ、以下の記載により当業者には明
白となるだろう。‘ｉｉ｝ 同期バックプレーン結合子
（ＳＢＩ）１４本発明の１態様に基づくと、ＳＢＩ１４
は、対応する導体位置でそれに接続する各種装置との間
で多くの信号の伝送を行なう。

これらの導体位置及び信号は次の５つのグラスに分類す
ることができる。１ 調整（ａｒｂｉｔｒａｔｉｏｎ） ２ 情報伝送 ３ 応答 ４ 制御 ５ 割込み要求 これらのすべての信号は、制御コンダクタ位置上のいく
つかの信号を構成する刻時信号と同期するよう保持され
る。

これらの刻時信号は第４図に示す。刻時回路はマスター
クロック（例えば第６図のクロツクゼネレータ７０）か
らの信号を用いて一連の信号を発する。第４Ａ及び第４
Ｂ図は、各々ＴＰ一日信号及びＴＰ−Ｌ信号と称される
相補信号ＴＰを示す。刻時信号は、ＴＰ−信号の半分の
周波数の直角位相信号を含む。これらは第４Ｃ及び第４
Ｄ図の相補刻時信号ＰＣＬＫ−日及びＰＣＬＫ−Ｌ及び
第４Ｅ及び第４Ｆ図の相補刻時信号ＰＤＣＬＫ一日及び
ＰＤＣＬＫ−Ｌとして示されている。これらの信号は第
３図に示すＳＢＩ１４の導体３０上に現われる刻時信号
である。各々のネクサスは、ＳＢＩ１４上でトランザク
ションを実行するのに必要なタイミング信号を派生する
回路を含む。

これらの信号として、第４Ｇ乃至第４１図に示す如く、
各々がＴＰ信号の半分の周波数で２５％の使用サイクル
を有する直角信号ＴＯＣＬＫ〜Ｔ３ＣＬＫがある。第４
Ｋ図に示す如く、ＴＯＣＬＫ〜Ｔ３ＣＬＫのパルスの先
端は時刻ＴＯ〜Ｔ３を形成する。連続する時刻ＴＯ間の
時間間隔をバスサィクルタイムと呼ぶ。一般に発信ネク
サスはＴ斑時刻にＳＢＩ１ ４上に情報を伝送する。受
信ネクサスはＴ湖時刻にＳＢＩ１４をサンプルする。本
発明の１態様では連続するＴＯ時刻の間隔は約２００ノ
ナ秒である。明らかなように、ＳＢＩ１４に接続する各
ネクサスはＳＢＩ１４上に情報を伝送することができる
。

従って、ＳＢＩ１４に対する呼出しを制御する手段を備
える必要がある。調整（ＴＲ）導線すなわち配線３１上
の調整信号はこの機能を果す。各ネクサスはそれに割り
当てた所定のバス・アクセス・プラィオリティを有する
。この態様においては、各々ＴＲＯＯ〜ＴＲＩ粥妃線と
して示した１６の調整配線がある。ＴＲＯＮ信号はホ−
ルド信号を構成し、各ネクサスに接続している。ＴＲＯ
Ｉ〜ＴＲＩ母配線の各々は各ネクサスにプラィオリティ
を割り当てる。

最高のプラィオリティのネクサスはＴＲＯＩ線上にアク
セス制御信号を送り、最低から２番目のプライオリティ
のネクサスはＴＲＩ皮濠上に他のアクセス制御信号を送
る。最低のプラィオリティのネクサスはアクセス制御信
号を発信しない。各々のネクサスは、そのネクサスに与
えられたプライオリティより高いプライオリティのネク
サスからのアクセス信号及びホールド信号に応答する。
最低のプラィオリティを有するネクサス以外のネクサス
、例えば第３図のネクサス３２がＳＢＩ１ ４へのアク
セスを得ようとするときは、調整回路３３Ａを付勢して
Ｔ加持刻にそれに割り当てたＴＲ配線上にそのアクセス
制御信号を送る。

次のＴ細時刻に、調整回路３３Ａはより高いプラィオリ
ティのネクサスからのすべてのアクセス制御信号及びホ
ールド信号をサンプルする。そしこのようなアクセス制
御信号又はホールド信号が発信されつづけているならば
、より高いプラィオリティのネクサスからのアクセス制
御信号又はホールド信号が受信されなくなるまで、ネク
サスは連続する各時刻Ｔ３に於いてアクセス制御信号の
サンプルをし続ける。Ｔ３時刻にこのような信号が受信
されないときは、調整回路３３Ａは情報伝送回路５６Ａ
が次のＴ軸時刻に情報伝送信号を送り始めることができ
るようにする。前述したように、最低のプラィオリティ
のネクサスはアクセス制御信号を送信しないが、すべて
のアクセス制御信号及びホールド信号を受信する。

もしこのネクサスがＳＢＩ１４へのアクセスを得ようと
するには、特定のＴ網時刻にアクセス制御信号及びホー
ルド信号を受信しなければアクセスを得ることができる
。このネクサスではＴＲ線の第１のサンプリングを遅延
する必要はない。従って、このネクサスはＳＢＩ１４に
対して最短の呼出し時間を実際に有することとなる。こ
のために通常は中央処理装置１０がディジタルデータ処
理システム中で最低のプライオリテイが割り当てられる
。情報伝送信号及びそれらに対応する配線３４は４つの
サブグループに集合されている。

これらは【１１パリティチェック配線３５、‘２｝情報
夕クー（ＴＡＧ）配線３６、細アイデンテイフオケーシ
ョン（ｍ）配線３７及び【４｝情報配線４０からなる。
２本のパリティチェック配線がある。

ＰＯ線３５はタグ配線３６、ＩＤ配線３７及び情報配線
４０中のマスク配線上の信号に対するパリティ信号を搬
送する。ＰＩ配線は他の情報配線４０上の信号に対する
パリティ信号を搬送する。タグ信号は送信ネクサス内の
タグ回路６０Ａによって受信される。タグ信号はｍ回路
５７Ｂ及び情報回路５６Ｂによるｍ配線３７上の信号及
び情報信号４０の解釈を制御する。情報配線４０上に搬
送される情報には４つの一般的型式がある。これらは読
み取りデータ、命令一番地、書込みデータ及び割込み総
括読み取り情報（ｉｎｔｅｒｍｐｔ ｓｍｍｍａｒｙ
ｒｅａｄ ｉｎｆｏｒｍａｔｉｏｎ）である。これらの
各々の型式に対応する一組のタグビット値によって情報
回路５６Ｂにより情報配線４０上のマスク信号に与える
解釈を制御する。例えば、情報が特定の位置より読み取
ったデータであるとタグ信号が指示すると、マスクビッ
トを解釈してデータが現実のデータ、訂正データ又は置
換データのいずれかであることを指示することができる
。情報配線４０上の情報がある位置に書込まれるべきデ
ータを構成するとタグビットが指示するときは、番地を
割り当てたロングワード位置の４つの連続するバイトの
いずれかに書込みを行なうべきかをマスクビットが特定
する。情報配線４０上の情報が命令及び番地を構成する
とタグビット値が指示するときは、情報は２つの区域に
分割される。

第１の区域は機能の欄であり、第２の区域は番地の欄で
ある。機能の欄は受信側によって行なわれる読み取り及
び書込み動作の型式を特定する。マスクビットはこれら
の動作のいずれかと共に用いても用いなくともよい。機
能欄が定義することができる６つの基本的動作、すなわ
ち【１｝マスク（ｍａｓｋｅｄ）読み取り動作、（２）
インターロックしたマスク読み取り動作、‘３｝拡張読
み取り動作、【４｝マスク書込み動作、‘５’インター
ロックしたマスク書込み動作及び‘６）拡張マスク書込
み動作がある。

拡張読み取り動作を除いて、これらすべての動作はマス
ク欄の情報を利用している。応答配線４１にはフオール
ト配線４３及び２本のＣＮＦ配線４４がある。

送信ネクサスがあるバスサィクルでＳＢＩ１４上に情報
を伝送するときは常に、受信ネクサスは番地を解読し、
２バスサィクルの後に該情報の受信の確認信号を送信す
る。各々のネクサスは連続する各バスサィクルのＴ３時
刻にＳＢＩ上の信号をサンプルする。従って各送信ネク
サスは、それらの各送信に応答するこれらの確認信号を
判別する回路を備える必要がある。確認配線４４は次の
４つの状態のうちの１つを定める。

すなわち、応答又は選択がないことを指示する未確認状
態、伝送を積極的に認識する認識（ＡＣＫ）状態、現時
点では命令に更に応答することが不可能なネクサスの選
択に成功したことに応答する使用中（ｂｕｓｙ）の状態
、ネクサスの選択には成功したがこのネクサスはこの種
の命令を実行することができない場合のエラー状態があ
る。フオールト配線４３は、情報通路のパリティヱフー
、書込みシーケンスのエラー又は他のエラーの状態のい
ずれかが存在することを指示するフオールト信号を搬送
する。

制御配線４５には４本の制御信号線と共にクロツク信号
線３０がある。

中央配線４５中のＶＮＪＡＭ配線４６は、他のすべての
素子に開始状態を設定する中央処理装置１０からの信号
を搬送し、これによってＶＮＪＡＭ信号はシステムの始
動信号を構成する。

配線４７上のフェイル信号は、データ処理システム中の
必須の素子であるネクサスの電力が消勢したときに示さ
れる信号である。

中央処理装置１０のみがフェィル信号を認識することが
できる。配線５０上のデッド信号は刻時回路又はＳＢＩ
端子回路で切迫した電力の消滅を検知したときに指示さ
れる。

これは、データ処理システムのＤＣＬ山信号と等価であ
る。配線５１上のインターロック信号はインターロック
された読み取り及び書込み動作に応答する種々のネクサ
スを調整する。

命令ネクサスが最初のバスサィクルでインターロック読
み取り命令を含む情報を送信するときは、そのネクサス
は次のバスサイクルでインターロック信号を送信する。
受信ネクサスは連続するバスサィクル中にインターロッ
ク信号を送信する。これは、インターロックしたマスク
書込み命令を受信し、対応する積極的確認信号を送信す
るまでインターロック信号を送信し続ける。次いで、イ
ンターロック信号は終る。配線５２の最後のグループは
割り込み要求信号を搬送する。

これらの信号は、例えば第１図の補助記憶バスアダプタ
２４又は２６のいずれかによるデータ伝送の完了の如き
なんらかの状態に応答した信号を中央処理装置１０１こ
送る必要のあるネクサスによって発信される。割り込み
要求信号線５３はＴ餌時刻に同期して付勢される。中央
処理装置１０が割り込み要求信号に応答するときは、装
置１川まある割り込み要求信号線を指示する割りみ総括
読み取り命令を送信する。割り込み総括読み取り命令を
受信し対応する割り込み要求信号線を呼出しているネク
サスはＣＮＦ信号を送信すると同時に機能欄のロングワ
ードの予め割り当てられたビット位置にＯＮＥＳを送信
する。その他の信号は送信されない。これらの信号は要
求するネクサスを独自に同定し、中央処理装置１０が応
答できるようにする。中央処理装置１０が割り込み総括
読み取り命令を送信するバスサィクル及びその次のバス
サィクルの双方のサイクルで装置１０はＴＲＯＯ配線上
にホールド信号を出すのでこのようなトランザクション
中に他のトランザクションがＳＢＩ上に生ずることはな
い。次いで中央処理装置１０は割り込みを起す状態に応
答することができる。もしネクサスが記憶コントローラ
２０Ａの如き割り込み機構を備えていないならば、中央
処理装置１０の状態の変化を警告する必要がある。

もしこのような変化が起ったならば、このようなネクサ
スは配線５４上にアラート信号を発信する。中央処理装
置１川まアラート信号に応答する。ＳＢＩ１４上に送信
される種々の信号を上述の如く認識した上で、第３図及
び第５図を用いて幾つかのＳＢＩトランザクションを一
般的に記載しＳＢＩ１４に接続する素子を用いるデータ
処理システムの性能を説明する。

ＳＢＩ１４は時分割多重結合子である。上述より明白な
とおり、記憶の交換には少なくとも２つのトランザクシ
ョンが介在する。第１のトランザクションは命令及び番
地情報の伝送に関し、第２及びその次の任意のトランザ
クションはデータの伝送に関する。全てのトランザクシ
ョンに対して内じ配線が用いられ、各トランザクション
中に情報配線４０上の情報に与えられる意味はタグ配線
３６上の信号によって決定される。第５図は、ネクサス
３２Ｂが１台の記憶コントローラを含むとの仮定のもと
に、ネクサス３２Ａ及びネクサス３２Ｂを含む幾つかの
ネクサスの間に起りうる幾つかのシーケンスを示してい
る。

ネクサス３２Ａは１／０バスアダプタ２２又は補助記憶
バスアダプタ２４及び２５のいずれかであり得る。最初
に調整回路３３Ａは、ネクサス３２Ａがネクサス３２Ｂ
にデータを伝送する用意があることを示す他の回路から
の信号を受信する。

その後の各Ｔ袖時刻毎に調整回路３３ＡはＳＢＩ１ ４
の制御信号を受信するまで調整配線をサンプルする。第
５図では、調整回路３３Ａは調整配線３１をサンプルし
、バスサィクルー中の時刻Ｔ３でＴＲ配線上により高い
プラィオリティのアクセス制御信号もホールド信号も見
つけていない。バスサイクルーの完了時に、情報回路５
６Ａ及びＩＤ回路５７Ａ、タグ回路６０Ａ及びパリティ
回路６１Ａを含む回路は次のバスサイクル２で情報伝送
配線３４上に適当な信号を送信する。

これらの信号としては、白色命令信号、情報回路５６Ｂ
内の場所を同定するための情報回路５６Ａからの番地信
号、ネクサス３２Ａを同定するｍ回路５７Ａからの信号
、情報配線４０が命令及び番地情報を有することを特定
するタグ回路６０Ａからの信号がある。パリティ回路６
１Ａは適当なパリティ信号を発信する。もし次のバスサ
ィクルで書込み命令がデータを従えるならば、調整回路
３３Ａはバスサィクル２でＴＲＯ疎配線上にホールド信
号を送信し、かくしてバスサィクル３で任意のより高い
プラィオリティのネクサスが情報伝送配線３４上に制御
を行なうのを阻止する。バスサイクル３では、ＳＢＩシ
ーケンス“ｎ”に関して何も起らない。２つ次のバスサ
イクル（すなわちバスサイクル４）で、バスサイクル２
でネクサス３２Ｂによって受信した情報が、エラーがな
かったと仮定して、ネクサス３２ＢのＣＮＦ回路６３Ｂ
がＣＮＦ配線４ ４上に積極的確認信号（“Ｍ旧ＭＯＲ
ＹＡＣＫ”として指示される）を送信する。

これによって、マスク書込み又はインターロックしたマ
スク書込み命令及び番地を伝送するためのＳＢＩシーケ
ンス“ｎ”を完了する（このトランザクションは連続し
た４バスサイクルを要した）。バスサィクル３でネクサ
ス３２は書込み命令及び番地情報を送信することを止め
、情報回路５６Ａから書込みデータを伝送する。バスサ
ィクル３でネクサス３２Ｂが書込みデータを受信した後
、バスサィクル５まで待機して対応する。ＭＥＭＯＲＹ
ＡＣＫを送信する。これによってＳＢＩシーケンス“ｎ
＋１”を完了する。受信ネクサスは命令及び番地と共に
伝送されるバイトマスクによって特定されたバイト位置
のみを変える。以上の説明より、書込み動作には２つの
別個なトランザクションが必要であることは明白である
。

更に、各々のトランザクションは連続した４バスサィク
ルを必要とする。しかし、ＳＢＩ１４のトランザクショ
ンのシーケンス及びタイミングによってこの書込み動作
が８よりはむしろ５のバスサィクルに減少する。もし、
バスサィクル３でネクサス３２Ａが拡張読み取り命令を
出す用意があり、より高いプラィオリテイの他のネクサ
スがアクセス制御信号を送信しておらず、ホールド信号
が送信されていないならば、ネクサス３２Ａはバスサィ
クル４で情報伝送配線３４上に命令及び番地情報を伝送
することができた。

このトランザクションのＭＥＭＯＲＹＡＣＫ確信信号（
第５図のバスシーケンス“ｎ十２”）は、バスサイクル
６まで命令ネクサス３２Ａによってサンプルされない。
拡張読み取り動作は受信ネクサス３２Ｂに番地信号によ
って特定される場所で始まるカッドワードを得さしめる
。しかしながら、カツドワードは２つのロングワードを
含み情報配線３４は並行に１つのロングワードしか伝送
しない。従って、ネクサス３２Ｂは核張謙み取り命令を
解釈し、ＳＢＩ１４上で２つの連続するトランザクショ
ンを実行する用意をする。この点に於いて、ＳＢＩ１４
上で他のネクサスによって更に別のトランザクションが
行なわれるのを禁止することは可能であろう。しかし、
本発明に基づくとネクサス３２ＡはＳＢＩ１４の制御を
放棄し、他のネクサスが制御を行ない得るようにする。
この開放によって、例えば補助記憶要素がバスサィクル
５でＳＢＩ１４を制御し、拡張書込み命令を送信するこ
とが可能となる。後述の如く、この命令は通常、第１図
の記憶コントローラ２０Ａ及び２０Ｂのいずれかを特定
する。もし拡張読み取り命令の受信が同じ記憶コントロ
ーラに指示されるならば、後述の如く各々の記憶コント
ローフは送信される一連の命令及び書込みデータの項目
を記憶する命令ファイルを格納しているので、記憶コン
トローラ２０Ａは更に命令を受け、次いで書込みデータ
を受信するだろう。上述したように、任意の書込み動作
に次のバスサィクルで書込むべき書込みデータを従わし
て、その結果、命令ネクサスとして補助記憶素子がバス
サィクル５及び６でホールド信号を示し、バスサィクル
６及び７で書込みデータを送信するようにできる。

従って、第５図のバスシーケンス“ｎ＋３”〜“ｎ＋５
”で示すように、拡張書込み動作は３つの連続したトラ
ンザクションを必要とする。これらは６バスサイクルの
間隔にわたってのみ拡張する。書込み命令及び番地情報
及び書込みデータの伝送が完了すると、ネクサス３２Ｂ
が前回の拡張読み取り命令に対して回答の用意があった
と仮定すると、ネクサス３２Ｂはバスの制御を行なう位
置にあり、ＳＢＩシーケンス“ｎ十６”の一部としてバ
スサィクル８で情報伝送配線上に第１の読み取りデータ
項目を送信する。

拡張読み取り動作が行なわれていると、ネクサス３２Ｂ
はバスサイクル８でホールド信号を示して、ＳＢＩシー
ケンス“ｎ＋７”で第２の読み取りデータ項目を送るこ
とができることを保証する。ネクサス３２Ａはバスサィ
クル８及び９で、ＩＤ配線３７上のＩＤコード及び夕グ
配線３５上の読み取りデータ機能を解読し、Ｔ３時刻に
読み取りデータ項目を受信する。バスサイクル１０及び
１ １でＣＮＦ配線４４上にネクサス３２Ａは第５図中
のＮＥＸＵＳＡＣＫで示すように確認信号を送信する。
その結果、ネクサス３２Ｂは伝送エラーのない状態であ
ることを“知る”。第３図の回路及び第５図の動作によ
ってＳＢＩ上の伝送が極めて能率的に行ない得ることが
以上の記載より理解できる。

バスサィクル１〜１１の任意の１つに注目すると解かる
ように、ＳＢＩ１４を構成する相違するグループの配線
が同時に相違するバスシーケンス又はトランザクション
に関与している。例えば、バスサイクル６でホールド信
号がバスシーケンス“ｎ＋５”に対して発信されている
。情報伝送配線３４がＳＢＩシーケンス“ｎ＋４”に対
して書込みデータを搬送中であり、同時に応答配線４１
力ＳＢＩシーケンス“ｎ＋２”に対して確認信号を搬送
している。更に、ＳＢＩ１４の制御では、各々が完了す
るには４バスサィクルを必要とする８つのトランザクシ
ョンが、３２バスサィクルではなく、１１バスサィクル
で完了することを可能としている。極めて効率よくディ
ジタルデータ処理システムの素子にデータを伝送するこ
とを可能としているのは、上述したＳＢＩ上の信号のタ
イミング及びシーケンス動作である。バスサィクル３で
開始した拡張読み取り動作はバスサィクル１ １まで完
了しないが、ＳＢＩ１４の関連する開放によって完全に
相違するトランザクションをバスサイクル５で行なうこ
とができた。

従って、読み取り動作はＳＢＩ１４上の他の伝送を禁止
しなく、同時にネクサス３２Ｂは読み取りデータを受信
中である。ネクサス３２ＢがＳＢＩ１４の制御を行なう
のは、ネクサスが伝送する予定のデータ項目を持ってい
るときのみであった。特定の説明‘ｉ’中央処理装置１
０ 第６図に示す如く、中央処理装置１０は第１図のオペレ
ータ用制御卓１５、ＳＢＩ１４、及びＳＢＩインターフ
ェイス及び記憶貯蔵回路１６、番地翻訳バッファ回路１
７及び指令バッファ回路１８を構成するその他の回路と
を含む。

更に詳細には、中央処理装置１０はクロックゼネレータ
７川こよって設定されるタイミングのもとで動作する。
クロックゼネレ−夕７０は内部刻時信号を与えるのみな
らず、ＳＢＩ１４上に送信されるＴＰ、ＰＣＬＫ及びＰ
ＤＣＬＫを発信する。ＳＢＩインターフェイス及び記憶
貯蔵回路１６は、ＳＢＩ１４及び物理的番地（ＰＡ）バ
ス７２に接続するＳＢＩ制御回路７１を備えている。Ｐ
Ａバス７２はデータ貯蔵回路７３及び翻訳バッファ７４
に接続する。翻訳バッファ７４は仮の番地（ＶＡ）情報
及び他の制御情報を物理的番地に変換し、この物理的番
地はＳＢＩ制御回路７１及びデータ貯蔵回路７３に同時
に送信される。データ貯蔵回路７３又はＳＢＩ１４の値
の場所からＳＢＩコントロール７１を介したデータを記
憶データ（ＭＤ）バス７５を介して中央処理装置１０内
の他の素子に搬送する。これらの装置としてはデータパ
ス回路７６及び指令バッフア及びデーコード回路７７が
ある。マイクロプログラムコントロール（ＵＰＣ）バス
７８は指令バッファ及びデコード回路７７からプログラ
ムコントロールストア８０へ信号を搬送する。

そこでプログラムコントロールストア８０はＣＳバス８
１上に種々の制御信号を発信し、このバス８１により信
号は翻訳バッファ７４、データパス７６、指令バッファ
及びデコーダ７７、及びトラップーインターラプトアー
ビットレータ回路８２に搬送される。これらの回路及び
オペレータ用制御卓１５は、プログラムコントロールス
トア８０に記憶されたマイクロィンストラクションに応
答して動作のシーケンスを制御するマイクロシーケンサ
８４と指令データ（ｍ）バス８３を介して通信する。マ
イクロシーケンサ８４は指令を得るための回収状態（ｒ
ｅｔｒｉｅｖａｌｓｔａに）を設定する。記憶装置１１
の１つから回収すべき次の指令の番地を特定するプログ
ラムカウンタはデータパス回路７２から翻訳バッファ７
４を介してＰＡバス７２上に送られる。もしデータ貯蔵
回路７３が特定された物理的番地に対応する場所に有効
な情報を保持しているならば、データをＭＤバス７５を
通り指令バッファ及びデコード回路７７に伝送する。マ
イクロシーケンサ８４は他のデータ通路を設定し、この
通路により他の情報を翻訳バッファ７４に伝送して、デ
ータ貯蔵回路７３、又は記憶装置１１又はＳＢＩ１４上
の他の記憶場所からの回収後にＳＢＩコントロール７１
のいずれかからデータパス内のレジス夕に他のデータを
伝送する。指令がデータを物理的番地の場所に伝送する
ことを要求するならば、マイクロプロセッサ８４は翻訳
バッファ７４に信号を伝送するに必要なデータパスを設
定して、これにより物理的番地を形成し、データをデー
タ貯蔵７３及びＳＢＩコントロール７１に同時に伝送す
る。このような伝送の間で、ＳＢＩコントロール７１は
特定した記憶場所との交換を開始する。第６及び第７図
に示すように、ＳＢＩコントロール７１はＰＡバス７２
、ＭＤバス７５、ＩＤバス８３及びＳＢＩ１４と接続す
る。

第６図において、データ貯蔵７３に呼出しを行い、要求
したデータがデータ貯蔵７３に格納されていないならば
、“ミス”状態が存在する。第８図の議取り／書込みコ
ンディション回路９ １は、ストール（ＳＴＡＬＬ）を
出し、次のＳＢＩＴＩ時刻にＲＡＩＳＥＴＲフリツプフ
ロツプ９２がセットする状態となる。

この信号は第９図のゼロアサーション信号として示され
る。中央処理装置１０とＳＢＩ１４のタイミングの一般
的関係を第９図及び第１０図に示す。以下の説明では接
頭辞“ＳＢＩ”はＳＢＩ時刻を、“ＣＰ”は中央処理装
置の時刻を示す。第９図はＣＰＴ畑時刻で区切ったサイ
クルタイムを示す。最初のサイクルタイム内に、マイク
ロプロセッサ８４からのマイクロワードが議取り信号を
出し、物理的番地をＰＡバス７２に割り当てる。

データ貯蔵がその情報を保有していないならば、フリツ
プフロツプ９２が次のＳＢＩＴＩにセットし、ＲＡＩＳ
ＥＤＴＲＦＦ信号を出す。短時間の遅れの後で、ＯＲゲ
ート９３がバッファフル（ＢＵＦＦＥＲＦＵＬＬ）信号
を出す。この信号は、例えばネクサスが受信モードのと
きのフリツプフロツプ９４によるリードデ−タＦＦ（Ｒ
ＥＡＤＤＡＴＡＦＦ）信号又は論取りデータ項目を受信
した後のシフトレジスタ９５からのェクスベクトリード
信号の表示の如き他の信号に応答して発信することがで
きる。ブウジィフリツプフロツブ９６がクリアされてい
る限り、レイズドＴＲＦＦ信号はＡＮＤゲート９７及び
ＯＲゲート１００を付勢してレィズＴＲ信号を出す。○
）ＴＲ配線上により高いプラィオリティのアクセスコン
トロール信号又はホールド信号が出ないこと、■ＡＮＤ
ゲート１ ０２がＯＲゲート１００からのレィズＴＲ信
号により付勢されていること、【３｝ＡＲＢＯＫ信号が
出ていないことの条件が満される限り、プラィオリティ
アービットレーション回路１ ０１はＳＢＩＴ３時刻に
ＡＲＢＯＫ信号を出す。アービツトレーション回路１０
１はＡＮＤゲート１０２からの入力信号をＳＢＩＴＯ‘
こ一致させて計時し、ＭＹＴＲ信号を出力する。レィズ
ドＴＲ信号が出されると、時刻ＳＢＩＴ２でラツチ（ｌ
ａにｈ）１０３がセットされてＡＮＤゲート１ ０４を
付勢してトランスミットＣＡ（ＴＲＡＮＳＭＩＴＣＡ）
信号を出す。

トランスミットＣＡ信号は命令一番地積報が送信される
べきであることを指示し、この信号は幾つかの他の回路
に印加される。例えば、この信号は第７図のアドレスレ
ジスタ１２０からトランスミツテイングマルチプレクサ
１２１及びデータトランスシーバ１１５を介してＳＢＩ
１４への番地の伝送を制御する。プジィフリツプフロツ
ブ９６はトランスミットＣＡ信号に応答して次のＳＢＩ
ＴＩ時刻にセットし、ＯＲゲート１００及びレィズＴＲ
信号を消す。次いでフリップフロツプ１ １ ０を次の
ＳＢＩＴ袖時刻にクリャし、トランスミットＣＡ信号を
止める。ブジイ信号及びリセツトブジイ信号はリセツト
ロジツク１０６を付勢して、タイミングシフトレジスタ
１０７に初期状態を設定する。シフトレジスタ１０７は
連続したサイクル間でタイミングパルス０，１，２を出
し、これらのタイミングパルスはＳＢＩＴ２で変化する
。これにより命令一番地情報の伝送を完了する。シフト
レジス夕はステートコントロールとして作動し、ＣＮＦ
回路６３．が適当な時刻にＣＮＦ配線４１をモニタでき
るようにする。

積極的確認を受信したときシフトレジスタ９５はシーケ
ンスデコーダ１ ０８からのＡＮＹＲＥＡＤ出力を印加
される。シーケンスデコーダは、命令一番地情報が任意
の読取り動作を定義するとき、シーケンス（ＳＥＱ）１
０ ９に応答してＡＮＹＲＥＡＤ信号を発する。かく
して、次のＳＢＩＴＩ時刻でＯＲゲート９３を付勢する
ＥＸＰＥＣＴＲＥＡＤ信号を出し、これによりＢＵＦＦ
ＥＲＦＵＬＬ信号を強勢（ａｓｓｅｒｔｅｄ）レベルに
保持する。受信ネクサスが要求されたデータ項目を回収
し、ＳＢＩ１４のコントロールをゲインし、データ項目
及び情報を送信するとき、ｍ回路５７の一部分を形成す
るコンパレー夕１１０及びネクサスｍ回路１１１が共働
し、ＳＢＩ１４上に入力するＩＤ信号がネクサスＩＤ回
路１１１からの信号に応答すると、ＭＹＩＤ信号を発信
する。

情報がＲＥＡＤＤＡＴＡであるとタダ信号が指示し、パ
リティエラーが検知されず且つ命令ネクサスが応答を待
つのにタイムアウトしていないならば、ＡＮＤゲート
１ １ ２はＡＮＹ ＲＥＡＤＤＡＴＡ信号を出力する
。次のＳＢＩＩ時刻にフリツプフロップ９４はＤＥＡＤ
ＤＡＴＡＦＦ信号を出して、ＯＲゲート９３を付勢し、
次のＳＢＩＴ２時刻にフリツプフロツプ１１３をセット
させ、これによりデコード回路１ １ ４がＷＡＮＴＥ
ＤＤＡＴＡ信号を発信できるようにする。ＷＡＮＴＥＤ
ＤＡＴＡ信号はコンディション回路９１が次のＳＢＩＴ
ｑ時刻にＳＴＡＬＬ信号を消すことができるようにする
。

ＲＥＡＤＤＡＴＡＦＦ信号が強勢状態にシフトするとき
、第７図のコントロールロジック９０は、データトラン
シーバ１１５及びリードデータレジスタ１１６からのデ
ータの伝送をドライバ回路１１７を介してＭＴバス７５
の方に変更させることもできる。

診断目的のため、入力データをデータトランシーバ１
１ ５、ＳＢＩサイロ（ｓｉｌｏ）回路１２２、ＩＤバ
スマルチプレクサ１２３及びドライバ回路１２４を通り
、ｍバス８３上に伝送できることも明白である。第９図
は拡張読取り動作のタイミングを図示する。

図示の如く、受信ネクサスは“ＭＥＭＯＲＹ ＴＲ”と
示されたサイクルでバストランザクションを開始し、次
のバスサイクルでリード・データ一・アイテムを伝送す
る。

受信ネクサスは第１のリード・データ・アイテムを送信
するのと同一のバスサイクルでホールド信号も送信し、
その結果次のバスサィクルで２番目のりード・データ・
アイテムを送信することができる。第１０図は書込み動
作中の信号のタイミングシーケンスを示す。

この伝送の場合、マイクロシーケンサ４４が書込み命令
を出し、番地及びデータのアイテムをそれぞれＰＡバス
７２及びＭＤバス７５上に送る。次いでフリップフロツ
ブ９２がＲＡＩＳＥＴＲＦＦ信号を出し、ＯＲゲート９
３よりＢＵＦＦＥＲＦＵＬＬ信号を出させる。次の斑Ｉ
ＴＩ時刻でブジィフリップフロップ９６がセットし、次
いでリセットロジック１０６がステートカウンタ１０７
を付勢する。１ロングワードのみに関与する書込み動作
に対して４つのタイミングパルスが発信される。

これらのパルスは命令一番地時刻、データ書込み時刻及
び２つの確認時刻を各々定める。第２の確認信号がＣＮ
Ｆ配線４４上で受信されると、ＲＡＩＳＥＴＲＦＦ、Ｂ
ＵＦＦＥＲＦＵＬＬ及びＢＵＳＹ信号が消滅する。デー
タ・アイテムは動作の初めに貯蔵メモリー（ｃａｃｈｅ
ｍｅｍｏひ）に同時に書込むことは第１０図より明らか
である。｛ｉｉ） 記憶装置１１ 例えば第６図のＳＢＩコントロール回路７１の如く、送
信及び受信の双方の状態で命令サクセスとして動作する
ＳＢＩコントロール回路の基本的構造と動作を上述の如
く説明した上で、受信ネクサスとしてのメモリーコント
ローラの動作を説明する。

典型的な記憶装置として第１１図にメモリーコントロー
ラ２０Ａ及びメモリーアレ−２１Ａを示す。

メモリーコントローラ２０Ａは、第３図のネクサス３２
Ｂに示す回路を多数格納するメモリーＳＢＴインターフ
ェイス回路２００を備えている。このインターフェイス
回路２００はファイルバスを介してコントロールアンド
タィミング回路２０１及びデータパス回路２０２に接続
している。コントロールアンドタィミング回路２０１か
らのコントロールバスは種々のメモリーァレ−セクショ
ン２０３を結合し、他方データバスはメモリーアレーセ
クション２０３及びデータパス回路２０２を結合する。
第１２図を参照すると、ＳＢＩインターフェイス回路２
００は、ＳＢＩ１４に直接接続するＳＢＩインターフェ
イス２０４内の多数のドライバ及びレシーバからなる。

メモリーＳＢＩインターフェイス回路２００の他の部分
は信号に応答する回路及びＳＢＩ１４上に適当な信号を
出す回路を含む。このメモリーコントローラ及びアレ−
の動作を説明する前に、第１２〜第１４図の特定の回路
の機能を説明することが参考となろう。

第１２図を参照して、ネクサス３２Ｂがこのメモリーコ
ントローラに応答すると仮定すると、パリティ回路６１
に含まれるパリティチェック回路２０５はＳＢＩインタ
ーフェイス２０４からパリティ信号及びその他のすべて
の信号を受け、パリティエラーを監視する。レスポンス
ロジック回路２０６はＣＮＦ回路６２Ｂ及びＦＡＵＬＴ
回路６２Ｂに応答し、上述の如く、メモリーが命令一番
地又はライトデータを受信後２バスサィクル以内に確認
又はエラーの形でレスポンスを出す。アービツトレーシ
ョンロジック回路２０７はアービットレーション回路３
３Ｂに応答し、中央処理装置に関連して示した回路と同
様に、メモリーコントローラ２０ＡがＳＢＩ１ ４のコ
ントロールを獲得する時を決定する。

この回路２０７はＳＢＩ１４に直接後続している。デコ
ード回路２１０は第３図のタグ回路６０Ｂと対応する。

この回路２１０は夕グ配線３５上で受信した情報のタグ
欄を解読し、これにより情報配線４０上の信号の性格を
決定する。解読したタグをアドレスーデータバリデイテ
ィチェック回路２１１に送り、そのタグ欄をコマンドフ
ァイル２１２に送る。命令一番地情報をＳＢＩ１４から
受信したとき、フアクションデコード回路２１３がファ
ンクション信号を解読する。

この回路によってファンクション信号を許容されたファ
ンクション信号と比較してその信号の有効性を決定する
。ファンクションビットは更にアドレス／データバリデ
イテイチェック回路２１１及びコマンドファイル２１２
にも伝送される。パリティチェック回路２０５がパリテ
ィエラーがないことを示し、ファンクションデコード回
路２１３がファンクションビットが有効であることを示
し、デイスチネーションアドレス、ファンクション及び
他の情報がすべてメモリー内で動作を実行できると示し
ているときに、アドレス／データバリデイテイチェツク
回路２１１がＶＡＬＤＡＴ信号を出す。

コマンドファイル２１２と連動してファイルコントロー
ルロジック２１４内の回路によってＳＢＩインターフヱ
ィス２０４上の情報をコマンドファイル２１２に伝送し
、ＶＡＬＤＡＴ信号に応答してライトカウンタ２５２を
インクリメントすることができる。アレーアドレスチェ
ツク回路２１５によって、情報配線４０上の受信番地が
特定のメモリーコントローラと関連した記憶場所の範囲
内に入るか否かを決定する。

回路２１５は更に、メモリーサイズェンコード回路２２
０、チップサイズコレクション回路２２１、インターリ
ービングアドレスコレクション回路２２２からも信号を
受ける。入力した番地を記憶場所の有効範囲と比較する
回路は周知である。１／０アドレスバリデイテイチェツ
ク回路２２２によって、番地及び所定のファンクション
がメモリーコントローラに備えられたコントロールレジ
スタに対して有効か否かを決定する。

ある実施態様では、第１４図に略図を示した３台のコン
フイギユレーシヨンレジスタとりードーオンリーメモリ
一を含む。第１４図のコンフィギュレーションレジスタ
凶は、インタリービングインフオメーシヨンフイールド
２３０、メモリーのサイズ及びタイプを示すサブシステ
ムフィールド２３２及びインターリーブフィールドの書
込みを可能とするィネイブルライトインタリーブフイー
ルド２３３を含む。

サイズフィールド２３４はメモリーコントローラに接続
したメモリーストレージのサイズを示している。パワー
アップフラッグ２３５及びパワーダウンフラッグ２３６
はメモリーが対応するシーケンスのいずれを受けている
かを示す。トランスミットフオールト（ＴＦ）、マルチ
プルトランスミツタフオールト（ＭＴＦ）、インターロ
ックコマンドシーケンスフオールト（ＩＣＳ）、ライト
データシーケンスフオールト（ＷＤＳ）及びバスパリテ
イ（ＰＰ）フオールトからなるフオールトコンヂイシヨ
ンフラツク２３７も含まれる。故障が起り、メモリーが
発信ネクサスとして動作していたならばＴＦ信号が発信
される。ＭＴＦ信号はＩＤチェック回路２３８（第１２
図）が信号線３７（第３図）上でＩＤ信号をチェックし
たことを表示する。このときのＩＤ信号は、メモリーコ
ントローラが送信ネクサスとして動作するときにＩＤラ
ッチ２３９によって発信されるＩＤ信号とは相違する。
ＩＣＳ信号は、インターロックトマスクトラィティンク
ー命令を受信しながら、コントロール線５ １上のＩＮ
ＴＥＲＬＯＣＫ信号が付かないときに発信する。インタ
ーロックした変換には、インターロックドマスクトラィ
テイング命令を送信する前に命令ネクサスがインターロ
ックトマスクトリーディング命令を出すことが必要であ
る。最初の命令によって命令ネクサス内のインターロッ
クフリツプーフロツプがセットされ、インターロック信
号を出す。ＷＤＳ信号は、ライティング命令を送信した
が、次のバスサィクル中に直ちに書込みデータが続送さ
れなかったときに発信する。ＢＰ信号はパリティエラー
を検知したときに出される。更に第１４図を参照すると
、コンフィギュレーシヨンレジスタ（Ｂ）は、エラーチ
ツク。

ジック及びメモリーステイタスをテストする情報を含ん
でいる。これは、ェフ−コレクションを強行するのに用
いるフオースチェックビツトフィールド２４０と所定の
番地のエラーを強行するためのフオースフィールド２４
２を含んでいる。ＥＣＣフィールド２４１はＥＣＣ回路
を城勢するのに使用する。ＩＮＩＴＳＴＡＴフィールド
２４３は、メモリーデータが有効か否か、メモリーがィ
ニシャリゼーションの途中か又は完了しているかを表示
する。ＥＷＳＡフィールド２４４はスターテイングアド
レスフイールド２４５の改変を可能とする。メモリース
ターティングアドレスは、その名の示すように、メモリ
ーの最初の位置を同定する。ファイルフルネスフィール
ド２４６は第１１図のコマンドファイルが満杯か否かを
表示する。更に第１４図を参照すると、コンフィギュレ
ーションレジスタＣは、エラーが生じたときに訂正デー
タを表示するのに用いるエラーシドローム、エラーアド
レス及びその他のフィールドを含む。

再び第１２図を参照すると、ＭＲアドレスゼネレータ２
５０‘ま、ＳＢＩ１４から受信したアドレスと、第１３
図のＩＪフアレンスナンバー２４７により同定されたコ
ンフイギュレーションレジスタＢからのスターティング
アドレス信号に応答してメモリーリファレンスアドレス
を発信する。

コマンド／アドレスデスチネーションデコード回路はＳ
ＢＩ１４から入力されるアドレス信号を用いてメモリー
内の適当なセレクションを行う。

上述した如く、これらのアドレス信号は、アレーセクシ
ョン２０３（第１１図）、コンフイギュレーションレジ
スタのうちの１つ又は、システムを始動する際に用いる
リードーオンリーメモリー（第３図の２４８）内の位置
を同定する。回路２５１は入力アドレス信号を解釈して
これらの記憶位置の１つを選択する。更に第１２図を参
照すると、ファイルコントロールロジック２１４はコマ
ンドフアイル２１２内のスペースの量をモニタする。

それはホワイトカウンタ２５２及びレッドカウンタ２５
３を備える。ディフアレンスデコーダ２５４はカウンタ
２５２，２５３の双方を監視する。後述の如く、ルーム
ーインーフアイルコンバレー夕２５５は、デイフアレン
スデコーダ２５４及びファンクションデコーダ２１３に
応答して、更に情報をコマンドファイル２１２に加える
ことができるか否かを表示する。第１２図の回路は更に
クロックロジック２５６を含む。

このロジックは信号線３０上の刻時信号を受信し、刻時
信号と同期させてＳＢＩ１４上に必要なタイミングパル
スを発信する。データをＳＢＩ１４上に送信すると、パ
リティゼネレータ２５７はデータ中の情報、ＩＤ，ＴＡ
Ｇ及びその他のフィールド‘こ応答して適当なパリティ
信号を出す。

更に、メモリーコントローラは、その期間でデータをメ
モリーアレー２１Ａに送信又はそれから回収するメモリ
ーサイクルを制御する回路を含む。

この回路は、第１３図に示す如く、信号線４０からのコ
マンドーアドレス信号中のアドレス情報により決めたア
レー内の位置にアドレスを受けるアドレスレジスタ２６
０を含む。これらのコマンドーアドレス信号はアドレス
マルチプレクサ２６１を介して、メモリーアレー、リー
ドーオンリーメモリー又はコンフイギュレーションレジ
スタに送られる。アドレスマルチプレクサ２６１へのそ
の他の入力としては、ボラタィルメモリーを有効な状態
に保持するメモリータイミングアンドリフレツシュロジ
ック２６２からのアドレス信号がある。ボラタィルメモ
リーのリフレッシュは当業で周知である。第１２図のサ
イクルデコードアンドコントロールロジック２６４はコ
マンドファイルから情報を受信し、第１３図の回路に用
いるコントロール信号を発信する。

更に第１３図を参照すると、１／０データマルチプレク
サ２６５は、コンフイギユレーシヨンレジスタ２４７，
２６６，２６７のうちの１つ又はリードーオンリーメモ
リ‐２４８からデータを選択して、入力アドレスがこれ
らの特定のレジス夕を同定したときにファイルバス上に
データを送信する。

データレシーブラッチ２６８はファイルバスからデータ
のロングワードを受け、このロングワードがデータバス
上をメモリー２１Ａに伝送されるようになるまでこれを
一時的に記憶する。このデー外まエラーチェック回路２
７１の入力として作動するラッチ２６９，２７０１こも
印加される。回路２７１についてはこれ以上説明しない
。リードデータタグゼネレータ２７２は実在又は非在の
任意のエラーに従ってタグフィールドをェンコードし、
データがＳＢＩ１４に伝送するときタグトランスミツタ
２７３を付勢する。

データ処理システムの動作のあいだ、クロックロジック
３０はＳＩＢ１４上のタイミング信号を監視する。ＳＢ
Ｉ時刻Ｔ３でＳＢＩ１４上のすべての情報をすべての受
信ネクサスの適当なラツチに伝送する。最初にＳＢＩ１
４上のすべての信号をパリティテストする。パリティエ
ラーが検知されたときは、フラッグをセットし、クリヤ
し、パリティフオールトを表示する。ライトデータを受
信したときは、ライトサイクルを止める（ａｂｏれ）ィ
ンディケータに従ってこのデータをコマンドファイルに
送り、ライトカウンタを進める。もしコマンドーアドレ
ス情報を受信したならば、コマンドファイン２１２に入
れるが、ライトカウンタ２５２は進めない。コマンドー
アドレス情報をエラーなしで受信したならば、タグデコ
ード回路２１０はファンクション信号を解読する。

もしアドレス信号がメモリーアレーの位置を特定するな
らば、アドレスをコマンドファイル２１２に送る。メモ
リーアレ−は任意の有効なファンクションによってアク
セス可能である。無効なファンクションを検知したとき
は、ＣＮＦ信号をエラー状態にセットする。本発明の特
定の態様について説明した。

しかし、別の基本構造又は別の内部回路のデータ処理シ
ステムを実施しても本発明の上記目的及び効果の一部又
は全部を達成し得ることは明白である。従って本願の特
許請求の範囲は上述の如き変更又は修正が本発明の精神
と範のなかにあることを明確にするものである。

【図面の簡単な説明】

第１図は本発明に基づくディジタルデータ処理システム
のブロック図である。 第２Ａ乃至第２Ｄ図は、本発明の１態様に従って用いら
れるデータの形式を図解して示す。第３図は第１図に示
したディジタルデータ処理システムの要素の結合関係を
構成する配線とそれらに対応する信号を図示する。第４
Ａ乃至第４Ｋ図は、第１図に示す要素間の情報の伝送を
同期させる各種の刻時信号とタイミング間隔を示す。第
５図は第１図に示す要素間に生じ得るトランザクション
のシーケンスを示す。第６図は第１図に示す中央演算装
置１０の詳細なブロック図である。第７図は第６図に示
すＳＢＩコントロール内のデータ通路のブロック図であ
る。第８図は第７図に示す制御ロジックの該当部分の詳
細ブロック図である。第９図は読み取り操作中の第６図
乃至第８図に示すＳＢＩコントロールの操作を理解する
のに有効なタイミング図である。第１０図は書き込み操
作中の第６図乃至第８図に示す回路の動作を理解するの
に有効なタイミング図である。第１１図は第１図に示す
記憶コントローラ及び記憶アレイのブロック図である。
第１２図は第１１図に示すコントローラの１部分のブロ
ック図である。第１３図は第１１図に示すコントローラ
の他の部分のブロック図である。第１４図は第１１図に
示す記憶コントローラに使用するレジスタを示す。ＦＩ
Ｇ．ｌ ＦＩＧ．３ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．９ ＦＩＧ．ｌ０ ＦＩＧ．ｌｌ ＦＩＧ．１２ ＦＩＧ．１３ ＦＩＧ．１４

Claims (1)

1. 【特許請求の範囲】 １ データと命令とを含む情報信号を送る手段、情報信
   号の伝送を制御するため第１と第２の制御信号を送る手
   段、情報信号がデータであるか又は命令であるかを識別
   するタグ信号を送る手段、命令であるとして識別された
   情報信号の源を特定するアイデンテイフイケーシヨン信
   号を送る手段、データ蓄積ユニツトへそしてデータ蓄積
   ユニツトから情報信号、タグ信号、アイデンテイフイケ
   ーシヨン信号そして制御信号を送り込みそして取出すた
   めの情報接続手段、タグ接続手段、アイデンテイフイケ
   ーシヨン接続手段及び制御接続手段を含むデータ処理シ
   ステムへ接続するデータ蓄積ユニツトにおいて、Ａ デ
   ータ信号を蓄積するためのアドレサブル貯蔵位置手段、
   Ｂ 制御接続手段上の第１制御信号に応答して制御状態
   をつくる制御手段、Ｃ 制御状態のうちの所定の１つの
   制御状態中に情報信号、タグ信号、アイデンテイフイケ
   ーシヨン信号及び第２制御信号を蓄積するため前記の制
   御手段へ接続されるインターフエースラツチ手段、Ｄ
   前記の制御手段と前記のインターフエースラツチ手段と
   へ接続され、タグ信号を解読して情報信号の性質を決定
   するタグ手段、Ｅ 前記の情報接続手段と前記のアドレ
   サブル貯蔵位置手段とへ接続され、命令と一緒に伝送さ
   れるフアンクシヨン信号とアドレス信号とに応答して情
   報接続手段へデータを送りそして情報接続手段からデー
   タを取出す伝送手段、Ｆ 前記のタグ手段が命令を解読
   するときアイデンテイフイケーシヨン接続手段からのア
   イデンテイフイケーシヨン信号を蓄積するため前記のタ
   グ手段、前記インターフエースラツチ手段そして前記の
   制御手段へ接続されるアイデンテイフイケーシヨンラツ
   チ手段、そしてＧ 前記のタグ手段がデータを解読する
   とき前記の伝送手段の作動中前記のアイデンテイフイケ
   ーシヨン接続手段からの信号を使用するため前記のタグ
   手段、前記のアイデンテイフイケーシヨン接続手段そし
   て前記の制御手段へ接続されたアイデンテイフイケーシ
   ヨン回路を備えたことを特徴とするデータ蓄積ユニツト
   。 ２ 前記のデータ蓄積ユニツトが前記のデータ処理シス
   テムにおいて前記のデータ蓄積ユニツトを特定するアイ
   デンテイフイケーシヨン信号を発生する代入手段と、ア
   イデンテイフイケーシヨン接続手段へアイデンテイフイ
   ケーシヨン信号を送るためのアイデンテイフイケーシヨ
   ン信号伝送手段を含む特許請求の範囲第１項記載のデー
   タ処理システム。 ３ 前記のデータ蓄積ユニツトが前記のアイデンテイフ
   イケーシヨン接続手段へ接続された受取り手段と、この
   受取り手段と前記の代入手段とへ接続され、受取られた
   アイデンテイフイケーシヨン信号が前記の代入手段から
   の信号に一致するときデータ蓄積ユニツトへ情報を送り
   込めるようにする比較手段を備えている特許請求の範囲
   第２項に記載のデータ処理システム。 ４ 前記のデータ蓄積ユニツトが前記の比較手段へ接続
   され、受取つたアイデンテイフイケーシヨン信号と代入
   信号とが違つているとき間違信号を発生するオフールト
   手段を含む特許請求の範囲第３項に記載のデータ処理シ
   ステム。