JPH0526225B2 - - Google Patents
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- 238000003860 storage Methods 0.000 claims description 82
- 238000012545 processing Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 19
- 238000013500 data storage Methods 0.000 claims description 17
- 238000012546 transfer Methods 0.000 claims description 12
- 238000005192 partition Methods 0.000 claims description 3
- 238000012163 sequencing technique Methods 0.000 claims 1
- 230000006870 function Effects 0.000 description 44
- 239000004020 conductor Substances 0.000 description 26
- 239000000872 buffer Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- 238000007726 management method Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 210000002784 stomach Anatomy 0.000 description 5
- 244000226021 Anacardium occidentale Species 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 235000020226 cashew nut Nutrition 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- SMZOUWXMTYCWNB-UHFFFAOYSA-N 2-(2-methoxy-5-methylphenyl)ethanamine Chemical compound COC1=CC=C(C)C=C1CCN SMZOUWXMTYCWNB-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N 2-Propenoic acid Natural products OC(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 208000033748 Device issues Diseases 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 241000257465 Echinoidea Species 0.000 description 1
- 241000282376 Panthera tigris Species 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 240000009089 Quercus robur Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000007420 reactivation Effects 0.000 description 1
- 230000003134 recirculating effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000035943 smell Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
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Description
本発明はデジタルデータ処理システムに係り、
特に、共通の制御回路、メモリ及び周辺装置を共
有する複数個のデジタルデータプロセツサを備え
たマルチプロセツサシステムに係る。 これまでにも多数のプロセツサをベースとした
デジタルデータ処理システムは多数製造されてい
る。マルチプロセツサシステムと称するこれらの
システムは多数の種種の構造をしている。これら
システムは、相互接続を持たない独立したプロセ
ツサや、メツセージの伝送により互いに通信でき
る密接接続されたプロセツサ回路網や、共通の制
御回路、メモリ及び周辺装置を共有するマルチプ
ロセツサに分類される。マルチプロセツサシステ
ム、並びにこれらシステム内の結合及び分担の程
度に基いてシステム設計に含まれる妥協について
の優れた論文が、Digital Press（1978年）のC.
Gordon Bell氏等による“コンピユータエンジニ
アリング”と題する文献の第16章に載せられてい
る。 最近まで、マルチプロセツサシステムの用途
は、所与の能力を有する単１プロセツサではなし
得ない高度な利用性や高い信頼性及び性能を必要
とするような非常に特殊な場合に限定されてい
る。この理由の１つは、常に優れた高性能の単１
プロセツサシステムを製造するという考え方が広
く受け容れられているためである。然し乍ら、一
般に、単１プロセツサシステムで高い性能が得ら
れるのは、付加的な設計及び技術開発を著しく犠
牲にした場合だけであり、これによつてしばしば
その利用性が限定されると共に、システムの信頼
性及び融通性に妥協が含まれることになる。その
上、性能を更に高くすることを望む利用者が現存
のシステムを新たな単１プロセツサシステムに取
り替える場合には、システムの適応性及び訓練に
関連した問題が生じることになる。 本発明の譲渡人によつて製造されているPDP
−11データ処理群のマルチプロセツサのような相
当の機能性を有する低コストマイクロプロセツサ
の出現により、マルチプロセツサシステムに対す
る新たな可能性がもたらされている。このような
マイクロプロセツサは利用性が高い上に計算サイ
クル当たりのコストが安いので、このようなマイ
クロプロセツサで構成されたマルチプロセツサシ
ステムは、これと同等のコストの多数の一般に単
１プロセツサシステムによつて典型的に網羅され
るような計算容量を与える能力をもつ。これらの
マルチプロセツサシステムは、制限され良好に定
められた性能レンジにわたつてモジユールにより
性能を増分的に延ばして行くことができ然も訓練
及びその他の現場修理コストが安いという利点を
利用者にもたらす。 それ故、本発明の目的は、多数のプロセツサを
使用することをベースとした新規で且つ改良され
たデジタルデータ処理システムを提供することで
ある。 本発明の別の目的は、同等のコストの従来の単
１プロセツサシステムに匹敵する性能を示すマル
チプロセツサシステムを提供することである。 本発明の別の目的は、メモリマネージメント及
び入出力制御に関して実証されている技術の利点
を取り入れたマルチプロセツサシステムを提供す
ることである。 本発明の更に別の目的は、既存のプロセツサ規
準との両立性を保ちながら高度な多処理効率を示
すようなマルチプロセツサシステムを提供するこ
とである。 発明の概要 本発明の目的は、共通の制御ユニツトを共有し
これによつて相互に通信するようなプロセツサモ
ジユール、メモリモジユール、大量記憶装置及び
入出力装置を含む色色な数のモジユール成分で構
成できるマルチプロセツサシステムを提供するこ
とである。 本発明の更に特定の目的は、プロセツサが全シ
ステム性能を不当に低下することなく共通のカシ
ユメモリを共有するようなモジユール状のマルチ
プロセツサシステムを提供することである。 本発明の更に一般的な目的は、或る形態で経済
的に組立てることができそして処理及びデータ記
憶容量に対する需要が増すにつれて既存のシステ
ム成分を交換したり変更したりする必要なしく更
に大きな形態へと後で拡張できるようなモジユー
ル状のマルチプロセツサシステムを提供すること
である。 本発明の更に別の目的は、色々な作動特性を有
するマルチプロセツサシステムに所望される種々
の同期及び非同期規準、アドレス変換回路、並び
にメモリマネージメントルーチンに適合できる共
通の制御ユニツトを備えたモジユール状のマルチ
プロセツサシステムを提供することである。 本発明のこれら及び他の目的によれば、マルチ
プロセツサシステムは、メモリマネージメント回
路と、アドレス変換回路と、カシユメモリとを含
む共通の制御ユニツトを備えており、この共通の
制御ユニツトは、少なくとも１つのプロセツサ
と、少なくとも１つのデータ記憶装置を含む少な
くとも１つの大量記憶制御装置と、少なくとも１
つのメモリモジユールと、少なくとも１つの入出
力装置（例えば、Ｉ／Ｏ端末装置）とによつて或
る順序のパイプライン式シーケンスで分担され
る。全てのプロセツサは非インターロツク式の同
期バツクプレーンプロセツサバスを経て共通の制
御ユニツトに接続される。このプロセツサバス
は、識別信号、メモリアドレス信号及び機能コー
ド信号を共通の制御ユニツトに転送する１組のア
ドレス・制御導体と、記憶装置及びメモリ処理デ
ータをその他の制御信号と共に送る１組のデー
タ・制御導体とを備えている。全ての入出力装置
は非同期式の入出力バスを経て共通の制御ユニツ
トに接続され、又このバスの信号はプロセツサバ
スを経て共通の制御ユニツトに転送される。メモ
リモジユールは非同期式のメモリバスを経て共通
の制御ユニツトに接続される。全ての大量記憶制
御装置は同期式の大量記憶用バスを経て共通の制
御ユニツトに接続される。メモリバス及び大量記
憶用バスは主メモリをアクセスするため共通の制
御ユニツト内のメモリインターフエイス回路に接
続される。プロセツサ及び入出力装置も必要に応
じてこのメモリインターフエイス回路を経て主メ
モリにアクセスする。 従つて、プロセツサバス、大量記憶用バス、又
は入出力バスに対して指令を開始して、プロセツ
サバス、メモリバス、大量記憶用バス、又は入出
力バスに接続された応答装置に適当に情報を転送
することができる。カシユメモリに存在しないメ
モリデータを検索したり或いはカシユメモリにデ
ータを書き込んだりするためには、或る種のトラ
ンザクシヨンでは共通の制御ユニツトのリソース
ユニツトへ２回アクセスすることが必要とされる
ので、共通の制御ユニツトはそれ自身の要素にア
クセスしてそのカシユメモリを更新したり指定し
たり及び／又はメモリデータを指令装置へ戻した
りするように制御手段を備えている。 共通の制御ユニツトは、その好ましい構造とし
ては、装置識別信号、メモリアドレス信号及び機
能コード信号や、処理されたデータ、記憶デー
タ、メモリデータ及びその関連制御信号をマルチ
プロセツサシステムの装置間で各々やり取りする
ための個々の制御情報路及び個々の記憶データ路
を備えている。 共通の制御ユニツトの制御情報路においては、
制御情報が多段レジスタを通して転送され、その
第１の段は装置識別信号、機能コード信号及び仮
想アドレス信号を受け取る。内部制御信号及び実
アドレス信号は共通の制御ユニツトによつて発生
され、次いで共通の制御ユニツトを通る第２経路
を含むトランザクシヨン用の制御情報レジスタ内
で循環される。又、制御情報路は、メモリモジユ
ール内の或る位置で実行できる作動の形式を制限
するメモリマネージメント回路を１つの段に含
み、指令装置で発生された仮想アドレスを応答装
置の実アドレスに変換するアドレス変換回路をそ
の次の段に含み、そしてカシユメモリの読み取
り、更新及び指定作動を制御するカシユ比較回路
を更に次の段に含んでいる。 又、共通の制御ユニツトのデータ路は多段レジ
スタ構成体を備えている。第１段レジスタは指令
装置からの処理データ又はメモリデータを受け取
るか、或いは応答装置から検索された処理デー
タ、記憶データ又はメモリデータを受け取る。 本発明は、別の特徴として、プロセツサインデ
ツクスRAM及び書き込み進行中フラグを備えて
いる。或る指令装置によつて開始される或る種の
トランザクシヨンでは、“書き込みの当たり”に
対してカシユメモリを更新したり“読み取りの外
れ”に対してカシユメモリを指定したりするため
に共通の制御ユニツトのリソースに２回目の情報
通過を行なうことが必要とされ、そして２回目の
情報通過によつてこのトランザクシヨンが完了す
る前に別の指令装置がカシユメモリの内容を変え
てしまうことがあるので、カシユメモリは、更
に、書き込まれる位置のアドレスタグを記憶する
ように各プロセツサに組合わされたインデツクス
位置を有するプロセツサインデツクスランダムア
クセスメモリ（PIR）と、これに関連した書き込
み進行中（WIP）フラグとを備えており、この
フラグはこれがセツトされると、他の指令装置が
カシユメモリのその位置を読み取るのを禁止す
る。共通の制御ユニツトへの２回目の情報通過に
よつて書き込みが完了すると、WIPフラグがク
リヤされる。 PIRは各々の指令装置ごとに１つのアドレスタ
グしか含んでおらず、そして指令装置はその第１
の書き込み指令を完了する前に次の別の書き込み
指令を発することができるので、マルチプロセツ
サシステムでは、指令装置の第１の書き込み指令
が進行中である間はこの指令装置が次の書き込み
指令を発しないようにさせるために用いられる
WIPフラグ制御ビツトを指令装置が備えている
のが好ましい。 従つて、共通の制御ユニツトは、複数個の同様
のプロセツサ、メモリモジユール、大量記憶装置
及び入出力装置を受け容れて、モジユール式のマ
ルチプロセツサシステムを経済的に拡張すること
ができる。 以上の説明は本発明の好ましい形態を述べたも
のである。然し乍ら、本発明の範囲は特に添付の
請求の範囲で規定される。本発明の上記及び更に
別の目的並びに効果は添付図面を参照した以下の
詳細な説明より理解されよう。 ここに取り上げる実施例の説明 Ａ マルチプロセツサシステムの一般的な説明 以下の説明では、色々な意味をもつ幾つかの
用語が用いられている。然し乍ら、本発明の理
解を容易にするため、次のような定義を行な
う。 “情報”という語は、装置識別信号、メモリ
アドレス信号、装置の作動を制御する信号（例
えば、制御信号及びタイミング信号）、並びに
メモリ、記憶装置又は処理装置からのデータ信
号を含むものとする。或いは又、“情報”は一
般にはアドレス信号、制御信号、及びデータ信
号を含む。“装置”という語はデータ処理シス
テムの何らかの成分を意味する。“メモリデー
タ”という語はランダムアクセスメモリモジユ
ールに関連した情報を指す。“記憶データ”と
いう語はデイスクフアイルドラムユニツト又は
磁気テープユニツトのような大量記憶装置に関
連した情報を意味する。“カシユメモリ”とい
う語はカシユメモリに関連した情報を意味す
る。一般的に云えば、“データ”という語はメ
モリデータ、記憶データ、レジスタデータ又は
カシユデータを意味する。“記憶情報”という
語はデータ及びこれに伴なう制御信号を含み、
これら制御信号はデータ記憶装置とやり取りさ
れる。“識別信号”又は“ID信号”という語は
データ処理システム内の装置を識別する信号を
意味する。“アドレス信号”又は“メモリアド
レス信号”という語はデータ記憶装置内のアド
レス可能な位置を識別する信号を意味する。
“機能コード”又は“制御ビツト”という語は
装置をいかに機能又は作動させるかということ
を示す信号を意味する。“制御情報”という語
は、或る所与の組の作動の中で装置をいかに機
能又は作動させるかを決定するアドレス信号、
制御信号及びデータ信号を含む。“バス”とい
う語は、情報の転送に対して多数の装置を並列
に接続する複数の並列導体を意味する。“バス
接続部”という語は装置とバスとの間の電気接
続部を意味する。“接続”という語は１本の信
号導体又は複数本の導体によつて２つの装置を
直接相互接続することを意味する。“指令”装
置は、指令を発している装置である。“応答”
装置とは、指令装置に応答する装置である。
“トランザクシヨン”は指令装置によつて開始
された指令を実行するのに必要な全ての作動を
意味する。本明細書では、トランザクシヨンは
指令を実行するのに必要な或る順序のパイプラ
イン事象シーケンスで全てのステツプを実行す
ることを意味する。 以上の定義に基き、本発明により構成された
マルチプロセツサシステムについて説明する。
このようなシステムが第１図に示されている。
その全ての装置は共通の制御ユニツト（CCU）
１０を介して相互通信する。CCU１０は“共
有パイプラインリソース”と称するものを備え
ており、これはカシユメモリ２０と、メモリマ
ネージメント回路２２と、アドレス変換回路２
４と、クロツク・制御回路２６とを含んでい
る。その他の“共有パイプラインリソース”は
指令信号の組を受け取る入力レジスタと、指令
信号の組に関連したデータ信号を受け取る出力
レジスタとを含んでいる。カシユメモリ２０
は、どのプロセツサ３０（Ｐ、Ｐ、…Ｐ）でも
データを迅速にアクセスできるように、ランダ
ムアクセスメモリモジユール２８に含まれた情
報の控えを記憶するのに用いられ、上記プロセ
ツサ３０はメモリモジユール２８からメモリデ
ータを検索できる速度よりも迅速に処理サイク
ルを実行する。このシステムにおいては、デー
タを検索するためのメモリアクセス時間が例え
ば500ナノ秒であり、一方、CCU１０がカシユ
メモリ２０に対してメモリを参照できる速度が
133ナノ秒である。本発明に使用されるカシユ
メモリ回路２０が関連米国特許第4055851号に
開示されている。CCU１０のメモリマネージ
メント回路２２は予め確立されている規定に基
いてランダムアクセスメモリモジユール２８内
の或る読み取りのみ及び書き込みのみの位置へ
適当にアクセスすることができる。又、メモリ
マネージメント回路２２はアドレス変換回路２
４によつて使用される再配置定数も与える。本
発明に用いることのできるメモリマネージメン
ト回路２２が1975年７月１日付の関連米国特許
第3893084号に開示されている。アドレス変換
回路２４は仮想アドレスを実アドレスに変換す
るのに用いられる。仮想アドレスとは、指令装
置によつて発生されたメモリアドレスであるが
応答装置内の特定アドレス位置を独特に定める
実アドレスを形成しないようなアドレスであ
る。実アドレスは特定のアドレスを形成する。
アドレス変換回路２４は、回路２２内のレジス
タからの再配置定数を指令装置から得た仮想ア
ドレスに加算する演算ユニツトを用いることに
より実アドレスを確立する。例えば、アドレス
変換回路２４は、プロセツサ３０により発生さ
れた18ビツトアドレスを、メモリモジユール２
８内の特定位置を独特に定める22ビツトアドレ
スに変換する。本発明に用いることのできるア
ドレス変換回路２４が1974年12月10日付の関連
米国特許第3854126号にも開示されている。 共通の制御ユニツト１０は、メモリモジユー
ル２８へのアクセス要求の待ち行列を作る後述
のメモリ要求待ち行列３４も備えている。要求
されたデータがカシユメモリ２０内に存在しな
い時には、CCUは、指令装置を識別するID信
号、転送に関与したメモリモジユール２８内の
実アドレスを識別する実アドレス信号、及びメ
モリモジユール２８とでもつて実行されるべき
作動を識別する機能コード信号（例えば読み取
り又は書き込み指令）をメモリ要求待ち行列３
４に記憶させる。これらの要求は次いで接続部
３８を経てメモリインターフエイス回路３６へ
送られる。待ち行列３４は32組の指令情報を保
持する。マルチプロセツサシステムの作動中に
は要求需要が変化するので待ち行列が必要とな
る。これらの要求は、クロツク・制御回路２６
内の制御回路、プロセツサ３０、Ｉ／Ｏ装置３
２、又はカシユメモリ回路２０から出される。 メモリインターフエイス回路３６は、大量記
憶制御装置４０及び４２からバス接続部４４を
経て記憶情報検索要求又は記憶情報記憶要求も
受け取る。制御装置４０及び４２は、記憶及び
制御の両情報を転送する32ビツト巾の同期式大
量記憶用バス４６に接続される。大量記憶用バ
ス４６及び制御装置４０及び４２は米国特許第
3999163号に開示されており、PDP11／70大規
模メモリバスとして商業的に知られている。 メモリインターフエイス３６内の一般の裁定
回路は、メモリ要求待ち行列３４からの要求を
与えるか大量記憶制御装置４０又は４２からの
要求を与えるかを決定する。図示されていない
が、メモリインターフエイス回路はユニツトバ
ス上の装置３２からユニバスインターフエイス
回路６４を経てアクセス要求を直接処理するよ
うに用いることもできる。いつたん裁定が完了
すると、制御情報信号及びデータ信号の両方が
メモリバス４８に転送され、これら信号は次い
でメモリモジユール５０，５２又は５４の適当
な１つに転送される。メモリバス４８はメモリ
モジユール２８とメモリインターフエイス回路
３６との間で制御情報及びメモリデータをやり
取りする他の制御回路も含んでいる。メモリバ
ス４８及びメモリモジユール２８並びにその関
連制御論理回路については関連米国特許第
4045781号に詳細に説明されている。 メモリ戻り待ち行列６５はアドレスされたメ
モリデータ及びID信号と、どこからか来た実
アドレスとを記憶する。メモリモジユール２８
へ書き込まれるべきデータもこの待ち行列６５
に記憶される。書き込みデータはカシユメモリ
２０を後で更新するのに用いられる。この情報
はCCU１０に送り戻されてパイプラインリソ
ース内で循環され、必要に応じてカシユメモリ
２０を更新したり指定したりし、そして最終的
にはメモリデータを最初に要求した指令装置へ
転送される。カシユメモリの更新が行なわれる
かどうかは控えタグ記憶部６７でのアドレス比
較の結果によつて左右される。その利点及び作
動については後述する。 関連米国特許第3710324号に開示されユニバ
スとして商業的に知られている非同期式のＩ／
Ｏバス６０を介して、周辺装置５６及び端末装
置５８（例えば、オペレータコンソール、テレ
タイプ、又は遠隔プロセツサ）のようなＩ／Ｏ
装置３２間でも制御情報及びデータの転送が行
なわれる。Ｉ／Ｏ装置３２からの指令はＰ−バ
スインターフエイス６４を経て共通の制御ユニ
ツト１０にアクセスする。これらの指令は先ず
バス接続部６２を経てユニバスインターフエイ
ス回路６４に入り、次いで個別のアドレス及び
データバス接続部６６を経てＰ−バスインター
フエイス回路６１へ転送される。その後、クロ
ツク・制御回路２６は、パイプラインリソース
であるカシユメモリ２０、メモリモジユール２
８、又は大量記憶制御装置４０及び４２或いは
それらの装置６８及び７０の内部レジスタをア
クセスするようにＩ／Ｏ装置３２からの指令の
実行を制御する。一方、ユニバスを経てＩ／Ｏ
装置３２へ向けられるプロセツサ３０の指令は
ユニバス要求待ち行列７２に入る。その後、こ
れらの指令、並びにシステム内の他の装置から
の指令は、ユニバスインターフエイス回路６４
に入り、該回路は次いでバス接続部６２を経て
適当なＩ／Ｏ装置３２へ指令を送る。 プロセツサ３０は、Ｐ−バスとも称するプロ
セツサバス７６を経て共通の制御ユニツト１０
と通信する。好ましい実施例では、プロセツサ
３０はいかなる数のプロセツサユニツト７８な
いし８４を含んでもよい。各プロセツサ３０は
各々のインターフエイス回路８６ないし９２を
経てＰ−バス７６に接続される。これらのイン
ターフエイス回路はＰ−バス７６へのプロセツ
サのアクセスを制御する分配裁定回路網を含
む。この裁定回路網の説明については関連米国
特許第4229791号を参照されたい。各々のイン
ターフエイス回路８６ないし９２は各対のアド
レス及びデータバス接続部９３ないし１００を
経てＰ−バス７６に接続される。 Ｐ−バス７６は非インターロツク式の同期バ
ツクプレーンバスであり、個別の“アドレス”
バス１０２と、個別の“データ”バス１０４と
を含んでいる。バス１０２及び１０４の各々は
多数の並列導体を含む。アドレスバス１０２
は、装置識別情報（ID）信号、機能コード(F)
信号、メモリアドレス情報（ADRS）信号、及
びその他の制御情報例えばパリテイチエツクビ
ツト及びタイミング信号を送る導体を含む。
ID信号は、CCU１０に向けられた時の指令装
置を識別する。さもなくば、ID信号は応答装
置を識別する。データ及び制御バス１０４はプ
ロセツサ３０とカシユメモリ２０との間にデー
タ信号を送る。又、プロセツサ３０はパイプラ
インリソース２０ないし２６を用いることなく
Ｐ−バス７６を介して互いに通信することもで
きる。 同様に、各々のインターフエイス回路８６な
いし９２は１組の“アドレス”バス接続部９
３，９５，９７及び９９と、１組の“データ”
バス接続部９４，９６，９８及び１００とを備
えている。これらのバス接続部９３ないし１０
０は、個別のアドレスバス導体１０６並びに個
別のデータバス導体１０８を経てプロセツサ３
０が共通の制御ユニツト１０と通信できるよう
にする。各組の導体はＰ−バス７６とＰ−バス
インターフエイス６１との間のバス接続を確立
する。導体を分離したことにより、或る装置が
バス１０２を使用すると同時に別の装置がバス
１０４を使用することができる。例えば、プロ
セツサ７８が、Ｐ−バス７６のデータバス１０
４の使用を必要としない読み取り指令を実行し
ている場合には、共通の制御ユニツト１０は、
待機中のプロセツサ又はユニバス上の装置へデ
ータを戻すのにバス１０４の使用を待期する必
要がない。この構成によりマルチプロセツサシ
ステムの全効率が改善される。 Ｐ−バス及びプロセツサ３０で実行される作
動はCCU１０の内部クロツクに同期される。
特に、クロツク・制御回路２６の内部４相クロ
ツクがＰ−バス７６及びプロセツサ３０の作動
を支配する。 本発明によつて実施された特定の実施例で
は、プロセツサ７８ないし８４が本発明の譲渡
人によつて製造されたPDP11データ処理シス
テムである。これらのシステムは関連米国特許
第3614741号に開示されている。又、これらの
システムの説明は、本発明の譲渡人によつて出
版された“マイクロコンピユータプロセツサハ
ンドブツク”（1979年）からも入手できる。 パイプラインリソースで行なわれるトランザ
クシヨンは非インターロツク式のものであるか
ら、カシユメモリが新たな情報で更新されたり
或いは指定されたりする前に共通の制御ユニツ
ト１０において或る別のトランザクシヨンを行
なうことができる。カシユメモリ２０の内容を
変更する指令をインターロツクすると、システ
ムの全性能が低下することになる。従つて、本
発明の別の特徴においては、これらトランザク
シヨンをインターロツクする必要性を排除し然
もマルチプロセツサシステムの時間的な効率を
維持するようなプロセツサインデツクスRAM
（PIR）２０Ｃが設けられる。このPIR２０Ｃ
の重要性を理解するため、カシユメモリ２０の
作動について簡単に説明する。共通の制御ユニ
ツト１０のカシユメモリ回路２０は直接マツプ
通し書き込み式の式のカシユメモリである。即
ち、常にランダムアクセスメモリモジユール２
８に書き込んでからでなければカシユメモリ２
０を更新できない。それ故、書き込まれる実ア
ドレスがタグ記憶部２０Ａ内のアドレスの１つ
に対応する場合には、ランダムアクセスメモリ
モジユール２８内に書き込まれた新たなデータ
がカシユメモリ２０にも反映されねばならな
い。さもなくば、カシユメモリのデータは古い
ものになつてしまう。通し書き込み機能が与え
られるので、カシユメモリ２０に新たなデータ
を維持するためには処理システムの装置間に或
る種の作動条件が存在しなければならない。 カシユメモリ２０は、或る数のアドレス記憶
装置を有するデータ記憶部２０Ｂと、それに対
応する数のデータ記憶位置を有するアドレスタ
グ記憶部２０Ａとを含んでいる。データ記憶部
２０Ｂはメモリモジユール２８に配置されたメ
モリデータの控えを含んでいる。データ記憶部
２０Ｂにもあるメモリモジユール２８の特定ア
ドレス位置は、タグ記憶部２０Ａの対応位置に
含まれた対応アドレス情報によつて識別され
る。従つて、カシユメモリ２０はメモリモジユ
ール２８と“関連”していると云え、それ故、
“連想”メモリとも称される。 データ処理システム内の或る指令装置がメモ
リモジユール２８内の或る位置からの情報を要
求する時には、カシユ時間中にCCU１０のパ
イプラインリソースがタグ記憶部２０Ａをチエ
ツクして、その要求されたデータを検索するの
にメモリ２８にアクセスしなければならないか
どうかを決定する。もしそうでなければ、パイ
プラインリソースを通る第１の情報通過の終り
にカシユメモリ２０Ｂからその指令装置へカシ
ユデータが送り戻される。従つて、この場合
は、指令装置はメモリモジユール２８からの情
報の要求に対しカシユメモリに“当たつた”と
云える。これに対し、要求したデータがカシユ
メモリに形成されていない時には指令装置はカ
シユメモリに“外れた”と云える。この場合
は、パイプラインリソースを通る第１の情報通
過の終りにデータラインに現われるカシユデー
タは無効にされる。適当な時間に、クロツク・
制御回路２６は、メモリモジユール２８への次
の要求に対しメモリ要求待ち行列３４に要求の
待ち行列を形成する。指令装置によつて開始さ
れたトランザクシヨンはパイプラインリソース
を通る第２の情報通過がなされるまで完了でき
ない。この第２の通過は、指令装置がデータを
読み取るのに代つてCCU１０によつて行なわ
れる。要求したデータが検索されると、このデ
ータはCCU１０により指令装置へ送り戻され
る。その間、指令装置は要求した情報を待期す
る。パイプラインリソースを通る第２の情報通
過の際には、共通の制御ユニツト１０はタグ記
憶部２０Ａ及びデータ記憶部の２０Ｂの両方に
メモリモジユール２８からの新たな情報を指定
する。 通し書き込み機能では、プロセツサ７８，８
０，８２及び８４に各々関連したWIP回路７
９，８１，８３及び８５に書き込み進行中
（WIP）制御ビツトを使用し且つカシユメモリ
２０に関連したプロセツサインデツクスRAM
（PIR）を使用することが必要とされる。これ
らの回路は、書き込み中であるメモリモジユー
ル２８の位置がプロセツサ３０によつて読み取
られるのを禁止する。特に、WIPビツトがセ
ツトされた時には、プロセツサがPIRのアドレ
スをチエツクする。プロセツサがPIRのその位
置に書き込みすることを求める場合には、
WIP制御ビツトがクリヤされるまで、これら
回路は各次々の読み取り指令に対してプロセツ
サがカシユメモリに対して“外れる”ようにせ
しめる。この制御ビツトはパイプラインリソー
スを通る第２の情報通過の際にCCU１０によ
つてクリヤされ、プロセツサにより既に発生さ
れている“書き込みの当たり”に応答してそれ
自体を更新する。PIRは各々プロセツサごとに
１つのアドレス記憶位置を含んでいるだけであ
るから、各プロセツサ３０はそのWIP制御フ
ラグビツト７９，８１，８３、及び８５を各々
チエツクし、そしてこのビツトがセツトされて
いれば、その次の書き込み指令の発生を見合わ
せる。 同様に、入出力装置３２又は大量記憶制御装
置４０及び４２のようなその他の装置も“書き
込みの当たり”指令を発することによりカシユ
メモリデータに作用することができる。これら
装置も、図示されていないが、装置インデツク
スRAM（DIR）及びそれに対するWIP制御フ
ラグビツトを組み込んでおり、これらによりシ
ステムはカシユメモリ２０に新たなデータを維
持することができる。 指令装置が書き込み指令を発する時には、共
通の制御ユニツト１０は後述するように控えタ
グ記憶部６７をチエツクして、書き込み指令を
向けるメモリのアドレスがそこに含まれている
かどうかを決定する。もし含まれていれば、制
御回路２６はカシユ記憶部２０Ｂの作用位置を
更新するが、それに対応するタグ記憶部の位置
はそのまゝにされる。この書き込みサイクルの
際の更新作動はインターロツクされ、更新中に
カシユ回路２０内でその他の作動が生じないよ
うにされる。かくて、カシユメモリ２０は直接
マツプ通し書き込み式のカシユメモリである。 以下で説明するように、クロツク・制御回路
２６は、パイプラインに入る全ての指令に対し
て保持された順序でCCU１０のパイプライン
事象シーケンスを制御する。好ましい実施例で
は、133ナノ秒の間隔を有する４相クロツク信
号が或る順序で共通の制御ユニツトの各リソー
スを順に作動して、CCU１０の段を通して各
指令を歩進させる。前記したように、プロセツ
サ３０、ユニバス上の装置５６又は５８、或い
は大量記憶制御装置４０又は４２のいずれによ
つて指令を開始することもできる。共通の制御
ユニツト１０は、状態情報を獲得する装置によ
つて読み取りを行なうことのできる内部レジス
タも備えている。又、これらの制御レジスタ
は、いかなる装置によつて書き込みを行なうこ
ともできるし、或いはCCU自体で発生された
制御情報を書き込んで、CCUが第２の実行を
なす時にその内部作動を制御して、そのカシユ
メモリの更新又は指定を行なうと共に要求され
たデータを指令装置へ送るようにすることもで
きる。 (2) Ｐ−バス Ｐ−バスは２つの区分、既ちアドレス及び制
御区分１０２と、データ及び制御区分１０４と
に分けられる。アドレス区分は、メモリの位置
を識別する仮想アドレス信号（VA）と、行な
われるトランザクシヨンの形式を示す機能コー
ド信号(F)と、トランザクシヨンに含まれる装置
を指示する識別信号（1D）とを送るものであ
る。例えば、1D信号はどんな装置でトランザ
クシヨンを開始するか又はトランザクシヨンを
どんな装置に向けるかを指示する。1D信号が
開始装置を識別する場合には、トランザクシヨ
ンが共通の制御器CCに向けられる。 Ｐ−バス７６へのアクセスは、Ｐ−バス７６
に接続された各装置（即ち、共通の制御器CC
及び各々のプロセツサPC）間で振り分けられ
る。Ｐ−バスインターフエイス回路８６，８
８，９０，９２及び６１の１部を形成するこれ
らの裁定回路は、本発明の譲渡人に譲渡されそ
してここに取り上げたJohn V.Levy氏等の特
許出願第954456号に開示されている。このよう
な装置の各々は個々の優先順位と、Ｐ−バスの
アドレス区分の１部を形成する個々の要求ライ
ンとを有している。Ｐ−バスに再びアクセスす
るためには、装置がその要求ラインに信号を発
し、そしてＰ−バスを利用できるようになつた
時にそれより優先順位の高い要求がなければ、
その装置はＰ−バスの制御権を獲得する。共通
の制御器CCには最高の優先順位が指定される。
プロセツサPCは、Ｐバスに沿つたそれらの
各々の位置によつて決定される次第に低くなる
個々の優先順位を有している。ユニバス６０か
らＰ−バスへのアクセス要求は共通の制御器
CCの要求ラインによつて処理される。 共通の制御器CC内のクロツク回路２６は、
Ｐ−バスに対するトランザクシヨンを制御する
タイミング信号を分配する。これらのタイミン
グ信号はインターフエイス回路８６，８８，９
０，９２及び６１の各々に分配される。第２Ａ
図ないし第２Ｄ図に示されたように、タイミン
グ信号は、50％のデユーテイサイクルを各々有
したP0CLKないしP3CLK直角位相信号を含ん
でいる。P0CLKないしP3CLKパルスの先縁は
第２Ｅ図に示されたようにP0ないしP3クロツ
ク時間を定める。次々のP0クロツク時間とP0
クロツク時間との間隔は１つの完全なバスサイ
クルを定め、それ故、これをバスサイクル時間
と称する。一般に、Ｐ−バスへアクセスするこ
とを求めるいかなる装置も、或る所与のバスサ
イクル中のP0においてその要求ラインに信号
を発する。そのバスサイクルのP0とP3との間
に裁定が行なわれ、もし制御権を獲得すると、
そのサイクルのP3において制御権が与えられ
る。その他の作動は後述するように逐次に行な
われる。 この特定の実施例においては、次々のP0時
間とP0時間との間隔、ひいてはバスサイクル
時間が約133ナノ秒である。 (3) パイプラインリソース Ｐ−バス７６、並びにカシユ２０からデータ
を読み取るためにプロセツサPoによつて必要
とされる共通の制御ユニツト１０の１部分は、
パイプラインとして編成される。更に、カシユ
２０に対して当たりとなるメモリ読み取りを行
なうプロセツサPoのアクセス時間を最小とす
るようにこのパイプラインの設計が最適なもの
にされる。パイプライン内のリソースは次の通
りである。 (1) アドレス、ID、Ｆ、及び内部レジスタ (2) メモリマネージメント回路２２ (3) 共通制御器CC内のアドレス変化回路２４ (4) カシユ２０ (5) カシユの当たりチエツク回路３８及び (6) データ及び制御情報レジスタ 何らかの装置がＰ−バスの制御権を獲得した
時には、この装置が上記した全てのパイプライ
ンリソースに指定される。いかなる装置もパイ
プラインのリソースの１部分のみに要求を発す
ることはない。然し乍ら、装置によつて使用す
ることが必要とされるリソースは全部ではな
い。従つて、所与のトランザクシヨン中にこの
トランザクシヨンに必要とされないリソースが
１つ以上あれは、そのリソースは遊んでいるこ
とになる。 パイプラインのリソースは常に上記にリスト
した順序で順々に指定される。換言すれば、Ｐ
−バスの制御権を獲得した装置は、Ｐ−バスが
指定された時にたゞちに開始する第１の時間ス
ロツト中にＰ−バスのアドレス区分を使用す
る。次いで、この装置は第１の時間スロツトの
終りに開始する第２の時間スロツト中に共通の
制御ユニツト１０内のメモリマネージメント回
路２２を使用し、…というようにしてＰ−バス
のデータレジスタの使用が完了するまで次々に
作動を続ける。前記したように、この順序は、
カシユ２０に対して当たりとなるメモリ読み取
りを行なうプロセツサPoのアクセス時間を最
小にするように選択される。カシユをシユミレ
ーシヨンして調査することにより、この特定の
実施例に用いられた型式のPDP−11データ処
理システムにおいては読み取りの当たり具合い
が優れていることが示されている。Digital
Press（1978年）のC.Gordon Bell氏等によるコ
ンピユータエンジニアリングと題する前記論文
の特に第10章を参照されたい。リソースの各時
間スロツトの開始及び終了は後述するように第
２Ｅ図のクロツク時間P0ないしP3に同期され
る。 第３図はカシユ２０に対して当たりとなるメ
モリ読み取りを行なうプロセツサPoのタイミ
ングを示している。第２Ｅ図のクロツク時間
P0ないしP3が第３Ａ図にも示されている。プ
ロセツサPCOがメモリ読み取りの実行を望ん
でいると仮定すれば、所与のバスサイクルの
P0においてその要求ラインに信号が発せられ
る。プロセツサＰが、その時Ｐ−バスに要求を
発しているものの中で最も優先順位が高いとす
れば、このバスサイクルのP3においてこのプ
ロセツサにＰ−バスが与えられる。要求を発し
た時と許可された時との時間間隔が第３Ｂ図に
「要求」と示されてい。 このバスサイクルのP3から次のバスサイク
ルのP2まで、プロセツサＰはＰ−バスのアド
レス区分を用いて、メモリの読み取りを表わす
機能コードＦ、その1D、及び共通の制御器CC
に対して読み取るべきメモリ位置の仮想アドレ
スVAを伝送する。この時間間隔が第３Ｂ図に
「伝送」と示されている。 このP2から次のP1まで、即ち第３Ｂ図の
「マネージ」時間中、プロセツサＰは共通の制
御器CCのメモリマネージメント回路２２を使
用する。このマネージ時間中に、メモリマネー
ジメント回路はプロセツサPCOから受けた仮
想アドレスVA及び機能コードＦをチエツクし
て、そのアドレスにより定められた位置が、読
み取りを行なうことのできる位置であるかどう
かを決定する。この位置が読み取りを行なえる
場合には、回路２２が再配置定数も発生する。 このP1から次のP0まで、即ち第３Ｂ図の
「変換」時間中には、プロセツサＰが共通の制
御ユニツト１０のアドレス変換回路２４を使用
する。回路２４の演算ユニツトはプロセツサ
PCOから受け取つた仮想アドレスVAに再配置
定数を加算し、実アドレスPAを作る。 次の時間間隔は「カシユ」である。この時間
中には、実アドレスPAを用いてカシユ２０が
読み取られる。この「カシユ」時間は１つの全
バスサイクルに及び、即ち最後のP0からこれ
に続くP0まで及び、従つてパイプラインの全
リソースの中で最も長い時間間隔である。然し
乍ら、この「カシユ」時間はカシユ２０へ１回
だけアクセスできるに充分な長さにされる。 次の時間間隔は「当たりチエツク」である。
この時間中には、共通の制御ユニツト１０内の
カシユ当たりチエツク回路を用いて読み取りが
カシユメモリ２０にして当たりとなるかどうか
が決定される。この「当たりチエツク」時間は
「カシユ」時間の終りのP0から次のP3まで続
く。 第３Ｂ図の最後の時間間隔は「データ」時間
間隔である。最後のP3から次のP2まで続くこ
の「データ」時間中は、Ｐ−バスのデータ区分
を用いて、カシユ２０から読み取られたデータ
がプロセツサＰに送られる。この「データ」時
間間隔の終りに、メモリの読み取りが完了す
る。 メモリ読み取りがカシユ２０において当たり
であることが当たりチエツク回路によつて指示
された場合には、プロセツサＰにより送られた
IDが不要となる。Ｐ−バスのタイミングに同
期されたプロセツサＰは「データ」時間中にＰ
−バスのデータ区分をストローブしてデータを
受け取る。後述するようにメモリ読み取りがカ
シユ２０に対して外れとなつた時にはIDが必
要とされる。 この段階での説明においては、或る付加的な
タイミングの用語を用いることが有用である。
前記したように、全てのトランザクシヨンは装
置がその要求ラインに信号を発した時に開始さ
れ、そしてパイプラインの最後のリソースがそ
の作動を終了した時に終わりとなる。トランザ
クシヨンの開始からの時間はバスサイクル及び
クロツク時間でカウントできる。従つて、トラ
ンザクシヨン開始後の第ｍ番目のバスサイクル
の後の第ｎ番目のクロツク時間に生じるトラン
ザクシヨン時間をTn,oとする。従つて、例え
ば、メモリ読み取りを行なう上記プロセツサ
PCOは、T0、０にその要求ラインに信号を発
し、T0、３からT1、２までＰ−バスのアドレ
ス区分を用い、…というようにしてT5、２に
おいてデータを受け取るまで作動を続ける。プ
ロセツサPCOに対するパイプラインのタイミ
ングがトランザクシヨン時間Tn,oについて第３
Ｂ図に示されている。 カシユ２０において当たりとなるメモリ読み
取りに対してパイプラインのリソースを各次々
のＰ−バスサイクルのP3に指定することがで
きる。これが生じる場合には、所与の時間にパ
イプラインの各リソースは別々のメモリ読み取
りに対して作動を行なう。第３Ｄ図は上記した
プロセツサＰより優先順位の低いプロセツサＰ
によつて開始される当たり読み取りのタイミン
グを示している。第３Ｅ図はプロセツサＰによ
る当たり読み取りのタイミングをトランザクシ
ヨン時間Tn,oに対して示している。 上記したパイプラインリソース編成では、カ
シユ２０がアクセスされた後にＰ−バスのデー
タレジスタが使用される。その結果、カシユ２
０において当たりとなるメモリ読み取りは、所
望のデータを検索するのにパイプラインを１回
だけ情報通過すればよい。然し乍ら、カシユ２
０において外れとなるメモリ読み取り、及び全
てのメモリ書き込みは、パツキング記憶メモリ
ユニツト２８へのアクセスを必要とする。更
に、カシユ２０に記憶されたデータの有効性を
維持するためには、メモリ読み取りの外れによ
つてカシユ２０を指定しなければならず（即
ち、そのタグ記憶部２０Ａ及びデータ記憶部２
０Ｂの両方を変更しなければならず）、一方カ
シユ２０に含まれた位置へのメモリ書き込みに
よつてカシユ２０を更新しなければならない
（即ち、そのデータ記憶部２０Ｂを変更しなけ
ればならない）。従つて読み取りの当たりとは
異なり、読み取りの外れ及び書き込みは、パイ
プラインリソースを通る第２の情報通過を必要
とする。この後者のトランザクシヨンについて
以下に述べる。 (4) メモリ要求待ち行列を形成する際の共通制御
器の機能 第６図は共通の制御器CCを更に詳細に示し
ている。カシユ２０において外れとなるメモリ
読み取り及びメモリ書き込みに対して共通の制
御ユニツト１０がいかに応答するかを述べるこ
とによつて共通の制御ユニツト１０の作動が最
も良く説明される。読み取りの外れについて先
ず初めに説明する。 プロセツサＰがカシユ２０に含まれていない
メモリ位置からデータを読み取ることを望むと
仮定する。プロセツサＰは、カシユ２０におい
て当たりとなる読み取りを行なうプロセツサＰ
に対して上記で述べたのと同様に、パイプライ
ンのリソースによつて同期して作動を進める。
実際には、たとえ読み取りがカシユ２０におい
て外れとなることが当たりチエツク回路１６２
によつて決定されたとしてもパイプラインの
「データ」時間間隔中にＰ−バスのデータレジ
スタを経てプロセツサＰへデータが送り戻され
る。従つて送り戻されるデータは不適当なもの
である。これを考慮するため、当たりチエツク
回路１６２は外れを検出した際に「データ有
効」信号を否定にしそしてこの否定された「デ
ータ有効」信号をレジスタ１６３からＰ−バス
のデータ区分を経て不適当なデータと共にプロ
セツサＰへ送り戻す。この否定にされた「デー
タ有効」信号は、次のパイプラインシーケンス
の「伝送」時間中にプロセツサＰがＰ−バス上
でそれ自体のIDを感知するまでプロセツサＰ
を「待期」状態にする。プロセツサＰにより読
み取られる位置の正しいデータは４サイクル後
でそのパイプラインシーケンスの「データ」時
間中にＰ−バスのデータ区分から受け取られ
る。 トランザクシヨン時間は第４図に示された成
分の上に指示されている。これらは対応する成
分がパイプラインにおいてその作動を完了した
時間を示している。 前記したように、プロセツサＰはカシユ２０
に含まれていないメモリ位置からの読み取りを
試みる。カシユ２０の当たりチエツク回路は、
外れを検出すると、読み取りに対する機能コー
ドＦ、プロセツサＰのID、及び読み取るべき
メモリ位置の実アドレスPAをマルチプレクサ
１５８のレジスタに入れる。情報はT5、２に
おいてレジスタへラツチされる。T6、１にお
いてこの情報は適当な待ち行列即ちバツフア１
７２，１７４又は１７６に入れられる。待ち行
列即ちバツフアにいつたん情報が記憶される
と、読み取り外れ情報のパイプラインリソース
への第１の通過が完了する。 前記したように、メモリバス４８はＰ−バス
に対して非同期で作動する。メモリを参照する
場合は待ち行列が空になるまでメモリバス裁定
回路１８６を介して非同期で行なわれる。メモ
リバス裁定回路７６は前記米国特許第4045781
号に開示されている。待ち行列１７２及び１７
６の各々には順序が保持され、それ故、全ての
メモリアクセスは先入れ先出しベースで処理さ
れる。 或る指令がメモリバス４８の制御権を獲得す
ると、バツキング記憶メモリユニツト１８４内
の所望位置をアクセスする。メモリのアクセス
が完了すると、実アドレスPA及びメモリユニ
ツト１８４から読み取られたデータがメモリバ
ス４８からメモリ戻り待ち行列１８８へ送られ
る。このメモリ戻り待ち行列１８８も先入れ先
出しベースで作動する。控えタグ記憶部１８２
もカシユ２０のタグ記憶部２０Ａの控えとして
メモリ戻り待ち行列１８８への入力に維持され
る。メモリ戻り待ち行列１８８にデータが入力
されると、ちようど読み取られたメモリ位置の
実アクセスPAを表わす控えタグが控えタグ記
憶部１８２に書き込まれる。控えタグ記憶部１
８２の目的については以下に述べる。 メモリからのデータがメモリ戻り待ち行列１
８８に記憶されると、カシユ２０を再びアクセ
スして、読み取り外れを生じたプロセツサPo
へ正しいデータを送り戻すように、共通の制御
器CCがパイプラインに要求を発せねばならな
い。従つて、共通の制御ユニツト１０は新たな
バスサイクルのT0、０にその要求ラインに信
号を発することにより新たなトランザクシヨン
を開始する。全ての装置はＰ−バスに接続され
ているので、共通の制御器CCはＰ−バスへの
アクセスを裁定しなければならない。然し乍
ら、共通の制御器CCはＰ−バス上の全ての装
置に対して最も高い優先順位を有している。
T0、３にＰ−バスへのアクセスが許可された
時には、共通の制御器CCは読み取りを表わす
機能コードＦと、実アドレスPAと、メモリ戻
り待ち行列１８８からのIDとをＰ−バスのア
ドレス区分に送出する。T4、０において、共
通の制御器CCは、ちようど読み取られたメモ
リ位置の実アドレスPAをカシユ２０のタグ記
憶部２０Ａに書き込みそしてカシユのデータ記
憶部２０Ｂの対応位置にデータを挿入すること
により、カシユ２０を指定する。T4、３にお
いてデータはＰ−バスのデータ区分に送出さ
れ、プロセツサＰによつて受け取られる。これ
で、読み取り外れに対する作動が完了する。 装置からみれば、メモリの位置への書き込み
作動は簡単である。このような書き込みを開始
する装置はパイプラインに要求を発し、「伝送」
時間中にＰ−バスのアドレス区分に仮想アドレ
ス情報VAを送出し、そして書き込まれるべき
データを「データ」時間中にＰ−バスのデータ
区分に送出すれば、これで完了である。然し乍
ら、共通の制御器CCには更に書き込みが含ま
れる。共通の制御器CCは書き込まれる位置が
カシユ２０内にある場合にはカシユ２０を更新
しなければならない。パイプライン内のリソー
スの順序は、パイプラインを通る第１の情報通
過中にカシユ２０がアクセスされた時に書き込
まれるべきデータが共通の制御器CCに得られ
ないような順序になつているから、パイプライ
ンを通る第２の情報通過を開始しなければなら
ない。 パイプラインリソースを通る第１の情報通過
中に共通の制御ユニツト１０がメモリへの書き
込みを表わす機能コードＦを検出した場合に
は、共通の制御ユニツト１０は機能コードＦ
と、書き込まれるべき位置の実アドレスPAと、
書き込まれるべきデータとをレジスタ１５９に
与える。次いで、パイプラインのリソースの第
１の情報通過が完了した時にID信号に基いて
情報が待ち行列１７２又は１７６或いはバツフ
ア１７４へ転送される。 指令がメモリバス４８の制御権を獲得する
と、この指令によりバツキング記憶メモリユニ
ツト１８４に書き込みが行なわれる。メモリサ
イクルが完了すると、メモリからのデータ及び
ちようど書き込まれたメモリ１８４の位置の実
アドレスPAがメモリ戻り待ち行列１８８へロ
ードされる。次いで、控えタグ記憶部１８２が
チエツクされて、ちようど書き込まれたメモリ
位置がカシユ２０に含まれた位置であるかどう
かが決定される。それから、共通の制御器CC
はパイプラインリソースを通る第２の情報通過
を開始するようにパイプラインに要求を出す。
この第２の情報通過中に、もし、いま書き込ま
れたメモリ位置がカシユ２０に含まれた位置で
あることを控えタグ記憶部が示すならば、カシ
ユ２０のデータ記憶部２０Ｂはメモリへ書き込
まれたデータで更新される。そうでなければ、
カシユ２０は、第２の情報通過中には更新され
ない。 前記したように、控えタグ記憶部１８２はカ
シユ２０のタグ記憶部２０Ａの控えとして維持
される。この控えの有効性は、カシユのタグ記
憶部２０Ａの変化と控えタグ記憶部１８２の変
化をインターロツクすることによつて維持され
る。この控えタグ記憶部１８２は、カシユ２０
において当たりとなる書き込みによつて更に更
新されるべき特定のカシユ位置がパイプライン
リソースを通る２回の書き込み情報通過の間に
別のメモリ位置に再指定されるのを防止する。
例えば、カシユ２０において外れとなつた読み
取りに対する第２の情報通過が書き込みに対す
る第１の情報通過と第２の情報通過との間の時
間中に生じた場合には、このような誤つた再指
定が生じることがある。 説明上、控えタグ記憶部１８２を除去しそし
て所与の時間TOおいてカシユの位置ｘがメモ
リ位置Ａに対応するものと仮定する。又、時間
TOにおいて、カシユ２０に対して外れとなる
ような読み取りのパイプラインリソースへの第
１の情報通過は完了しているが、この読み取り
の第２の情報通過は完了していないものと仮定
する。その後の時間T1において、共通の制御
器CCによりメモリ位置Ａへの書き込み指令が
受け取られる。メモリ位置Ａはカシユの位置ｘ
に含まれているので、この書き込みはカシユの
当たりと同様に処理される。更に、時間T2に
おいて、カシユ２０に対して外れとなる読み取
りの第２の情報通過によりカシユの位置ｘが別
のメモリ位置例えばメモリ位置Ｂに指定される
ものと仮定する。時間T3において、カシユの
当たりとして処理される書き込みの第２の情報
通過により、カシユの位置ｘがメモリ位置Ａか
らの新たなデータで更新される。これにより、
誤つたデータがカシユの位置ｘに記憶されるこ
とになる。 この問題は、本発明によれば、メモリ戻り待
ち行列１８８の入力に控えタグ記憶部１８２を
設けることによつて解消される。メモリ戻り待
ち行列１８８からの入力でしかカシユのタグを
変更できないことが分つている。控えタグ記憶
部１８２をメモリ戻り待ち行列１８８への入力
に設置し、そしてこの待ち行列１８８を通る順
序を保持することにより、特定の入力がカシユ
２０に達する時に控えタク記憶部１８２に見ら
れるタグがカシユ２０に実際にあるタグと同じ
であるようにすることができる。パイプライン
を通る第２の書き込み情報通過が完了する前に
特定のカシユ位置ｘが新たなメモリ位置に再指
定されたとすれば、控えタグ記憶部１８２をチ
エツクすることによつてこれが指示される。こ
の場合は、パイプラインリソースを通る第１の
情報通過中にたとえ所望の位置がカシユ２０内
にあつたとしてもこの書き込みはカシユの外れ
として処理される。その結果、カシユ２０は誤
つて更新されることがない。 控えタグ記憶部１８２は別の目的も果たす。
前記したように、バツキング記憶メモリユニツ
ト１８４の内容は大量記憶制御装置４０及び４
２によつて変更される。カシユ２０にあるメモ
リ位置がユニツト４０又は４２からのＩ／Ｏト
ランザクシヨンによつて変更される時には、こ
の変更がカシユ２０の内容にも反映されねばな
らない。然し乍ら、メモリユニツト１８４の内
容がユニツト４０又は４２よつて変更される時
に絶えずカシユ２０にも作用を与えることは効
率的でない。 このシステムにおいては、２次記憶装置４０
又は４２からのアクセスを含むバツキング記憶
メモリユニツト２８への全てのアクセスは、有
る順序が保持されたメモリ戻り待ち行列１８８
及びメモリ裁定回路１８６によつて行なわれ
る。これにより、ユニツト４０及び４２によつ
て開示されるトランザクシヨンと、Ｐ−バス上
の装置によつて開始されてメモリユニツト１８
４の同じ位置に関与したトランザクシヨンとの
間の競合が排除される。更に、Ｐ−バス上の装
置からのトランザクシヨンと同様にユニツト４
０又は４２からのトランザクシヨンにおいて
は、カシユの更新を開始する前に控えタグ記憶
部１８２がチエツクされる。ユニツト４０又は
４２によつて書き込まれる位置がカシユ２０内
にあることが控えタグ記憶部１８２によつて指
示された場合には、カシユ２０が更新される
が、さもなくば更新されない。これにより、実
際に更新が必要とされる時しかカシユ２０を用
いることができず、ユニツト４０又は４２によ
つて書き込まれるメモリ位置ごとに絶えずカシ
ユ２０が使用されることが排除される。このよ
うにして、カシユ２０の帯域巾をユニツト４０
及び４２よる更新にとられることなく、カシユ
２０をＰ−バスの作動に用いることができる。 前記したように、カシユ２０内の所与の位置
に当たりとなる書き込みは、カシユ２０を更新
するためにパイプラインリソースへの第２の情
報通過を必要とする。この位置を更新処理中の
プロセツサPCはこの更新が完了する前にこの
位置を読み取ろうとすることが考えられる。こ
れにより、変更されていない無効データが戻さ
れることになる。 この問題は、パイプラインリソースを通る第
１の書き込み情報通過の際に書き込まれるカシ
ユ２０の位置を無効化することによつて解消さ
れる。然し乍ら、これでは、書き込みを行なつ
ているプロセツサが全書き込み時間中強制的に
停止されることになる。又、Ｐ−バス上の別の
装置によつて用いられているカシユの位置も無
効となつてしまう。これらは両方ともシステム
の全効率を低下させることになる。 本発明によれば、カシユ２０の１部分として
プロセツサインデツクス式のRAM（PIR）１６
７が設けられる。このPIR１６７はカシユの無
効化機構に代つて用いられる。PIR１６７はシ
ステム１０の各プロセツサ３０ごとに１つの位
置を含んでいる。PIR９０はプロセツサPCの
IDによつてインデツクスされ、そしてそのイ
ンデツクス巾はカシユ２０の12ビツトインデツ
クス巾よりも１ビツト大きい。このPIRのこの
付加的なインデツクスビツトは書き込み作動が
進行中である時の指示体として用いられる。 パイプラインリソースを通る第１の書き込み
作動情報通過の際には、書き込みを行なつてい
るプロセツサPnに対応するPIR１６７の位置
に、書き込まれるべきメモリ位置のタグが書き
込まれる。これと同時に、PIR１６７のその位
置の付加的なビツトがセツトされる。プロセツ
サPnがカシユ２０内の或る位置を読み取ろう
とする時には、このプロセツサは「カシユ」時
間間隔中にPIR１６７の対応位置をアクセス
し、そしてタグ及びここに記憶された付加的な
ビツトをチエツクして、読み取ろうとしている
位置が書き込み進行中の位置であるかどうかを
決定する。もしそうであれば、たとえ読み取る
べき位置がカシユ２０内にあつてもその読み取
り作動は読み取り外れとして処理される。従つ
てこの読み取りは書き込み後にメモリ待ち行列
１７２へ強制的に入れられる。もしそうでなけ
れば、読み取り作動は通常に行なわれ、即ち、
その位置がカシユ２０内にあれば読み取りの当
たりとして行なわれ、或いはその位置がカシユ
２０内になければ読み取りの外れとして行なわ
れる。パイプラインリソースを通る第２の書き
込み情報通過の際には、「カシユ」時間中に
PIR１６７の付加的なビツトがクリヤされ、そ
の位置への書き込みが完了したことが示され
る。 第４Ｂ図は、プロセツサＰによつて開始され
てカシユ２０に対して外れとなるような読み取
り作動のタイミングを示している。第４Ｃ図
は、プロセツサＰによつて開始されてカシユ２
０に対して当たりとなるような書き込み作動の
タイミングを示している。プロセツサＰの優先
順位はプロセツサＰより低い。第４Ｄ図はプロ
セツサＰによつて開始されてカシユ２０に対し
て外れとなるような書き込み作動のタイミング
を示している。プロセツサＰの優先順位はプロ
セツサＰ及びプロセツサＰより低い。第４Ａ図
にはクロツク時間P0ないしP3が示されている。 この特定の実施例では、PIR９０はシステム
１０の各プロセツサPCごとに１つの位置しか
含んでいない。従つてPIR１６７は各プロセツ
サPnの１つの書き込み進行中しか考慮できな
い。然し乍ら、いかなる所与のプロセツサPn
に対しても所与の時間に２つ以上の書き込み作
動が進行するようにさせることができる。これ
を行なう場合には、PIR９０は、書き込まれて
いる位置のうちの第１位置が読み取られるのを
防止するだけに過ぎない。書き込まれているそ
の後の位置はプロセツサPCによつて読み取る
ことができ、従つて無効データが戻されること
になる。 この特定の実施例では、この問題は、プロセ
ツサ３０のハードウエアに書き込み進行中
（WIP）フラグを設けることによつて解消され
る。このWIPフラグは、実際には、１つのプ
ロセツサPnが所与の時間に２つ以上の書き込
み作動を有することを防止する。プロセツサ
PCが書き込み作動の開始を望む時には、この
プロセツサはＰ−バスへ要求を出す前にその
WIPフラグをチエツクする。WIPフラグがセ
ツトされていれば、このプロセツサPCはWIP
フラグがクリヤされるまでこのWIPフラグを
チエツクし続ける。WIPフラグがクリヤされ
ると、プロセツサPnはＰ−バスに要求を出し、
そのIDと、書き込み機能コードＦと、書き込
まれるべき位置のVAとをＰ−バスのアドレス
区分に送り、次いでそのWIPフラグをセツト
する。その後このプロセツサPnが、パイプラ
インリソースにアクセスしてカシユを更新する
と共にPIR１６７の付加的なビツトをクリヤす
るように共通の制御ユニツト１０に求める時に
は、このプロセツサPnはそのWIPフラグもク
リヤする。この解決策では、書き込まれる位置
がカシユ２０内に含まれていないことが控えタ
グ記憶部１８２のチエツクによつて指示された
としても、PIR１６７の付加的なビツト及びプ
ロセツサPnのWIPフラグをクルヤするために、
全ての書き込み作動に対してプロセツサリソー
スへの第２の情報通過を強制的になさねばなら
ない。 この解決策とは別に、システム１０の各プロ
セツサPnごとに２つ以上の位置を含むように
PIR１６７を構成することもできる。従つて
PIR１６７は、１つのプロセツサPCが所与の
時間に２つ以上の書き込み作動を有しているよ
うな場合を取り扱うことができる。 典型的な作動においては、入出力装置３２
（遠隔プロセツサを含むこともある）及びプロ
セツサ３０は、ID、機能コード及び仮想アド
レス信号を高速Ｐ−バスインターフエイス回路
６１へ送ることによつてパイプラインリソース
とのトランザクシヨンを開始する。メモリモジ
ユール２８は、読み取り指令の実行の際にはこ
れらのトランザクシヨンがカシユに対して“外
れ”た時に、或いは書き込み指令の実行の際に
はこれらのトランザクシヨンがカシユに対して
“当たつた”時に、CCU１０によつてアクセス
されるだけである。前記したように、これらト
ランザクシヨンの或るものは同期して行なわ
れ、他のものは非同期で行なわれ、そして又或
るものは指令によつて許可された時にメモリモ
ジユール２８又はCCU１０の内部指令／状態
レジスタに直接アクセスする。一方、大量記憶
制御装置４０及び４２はメモリインターフエイ
ス３６を経て常にメモリモジユール２８に直接
アクセスし、それ故、パイプラインのリソース
を使用しない。然し乍ら、共通の制御ユニツト
１０は大量記憶制御装置４０及び４２によつて
発せられる書き込み指令を監視し、カシユメモ
リ２０内の或る位置が作用を受ける場合には
CCU１０によつてカシユの更新が行なわれる。
従つて、カシユ２０への同期アクセスとは別
に、メモリモジユール２８へのアクセス要求は
色々なランダムな時間周期で生じることが明ら
かである。これらの要求を最適に処理するた
め、メモリモジユール２８へのアクセス要求を
受け取る待ち行列及びメモリ裁定構成体が第６
図及び第７図に示されており、これにより本発
明のマルチプロセツサシステムに対して効率的
なデータ処理能力が与えられる。待ち行列の全
ての作動は先入れ先出し（FIFO）のベースで
行なわれる。 第６図において、実アドレス、機能コード、
ID信号、及びデータ信号（書き込み要求の場
合）はＰ−バス７６又は内部の裁定装置１５０
から第１段レジスタ１５２に入る。これらの信
号は、パイプラインを通る第１の情報通過の際
にはバス接続部１５６から入るが、パイプライ
ンを通る第２の情報通過の際には、カシユメモ
リを更新又は指定し、データをユニツトバス上
の装置に送り、或いは必要に応じて情報信号を
再循環するようなCCU１０の内部要求により、
バス接続部１５４から入る。要求が内部で発せ
られたものであると仮定すれば、マルチプレク
サ１５８は、後述のCCF発生器によつて内部
に発生されたCCF制御ビツトCCF2−CCF0及
び機能コード信号に基いてレジスタ１５２への
入力を選択する。上記の制御ビツトは、表に
示されるように、パイプラインを通る第１の情
報通過の際に機能コード信号、ID信号及び当
たりチエツク回路１６２に応答して、全てゼロ
の状態から変えられる。CCU１０は、これら
の制御ビツトに応答してパイプラインを通る第
２の情報通過の際にCCU１０の内部作動を変
更する制御回路を備えている。内部裁定回路網
１５０は、CCU１０がそのリソースへのアク
セスを得てそのカシユ１６６を更新又は指定す
るか、ユニバス上の装置がアクセスを得てトラ
ンザクシヨンを実行するか、或いはメモリ構成
体１６８がアクセスを得て要求されたデータを
送り戻すかを決定する。バス上の大量記憶装置
はリソースの使用に対して競合することはな
い。 説明上、更に、パイプラインを通る第１の情
報通過の際に読み取り“外れ”が生じたものと
仮定する。これは、要求されたデータがカシユ
２０にない時、又は書き込み進行中の位置に要
求がなされた時に生じる。この場合は、Ｐ−バ
ス７６を経て送り戻されるデータはない。そう
ではなくて、Ｔにおいて、マルチプレクサ１７
０が適当な機能コード、実アドレス及びID信
号をプロセツサ／ユニバス待ち行列１７２、ユ
ニバス／メモリバツフア１７４、又はプロセツ
サ／メモリ待ち行列１７６へ送出する。同様
に、書き込み“当たり”の際にも、カシユを更
新するのではなく、マルチプレクサ１７０が適
当な待ち行列１７０又は１７２或いはバツフア
１７４に上記と同じ信号の待ち行列を作る。
又、機能コード、実アドレス及びID信号に関
連したデータ信号を選択する制御回路も含まれ
ている。前記したように、データ信号はアドレ
ス信号よりも４つのＰ−バスサイクルだけ後に
続く。 プロセツサ／ユニバス待ち行列１７２はその
指令をユニバスインターフエイス回路１７８へ
送り、この回路は米国特許第3710324号に開示
された非同期ユニバス規定に基いて指令を処理
する。好ましい実施例では、待ち行列１７２は
16組までのデータ、実アドレス、機能コード及
びID信号を受け入れる。この待ち行列は前記
したように時間周期Ｔでロードされる。ユニバ
ス上の装置がプロセツサ／ユニバス指令に応答
する時には、この装置がそのデータ、機能コー
ド及びID信号をユニバス戻りバツフア１７８
に与える。CCUの裁定回路１５０がユニバス
戻りバツフア１７８からの情報を受け入れる時
には、CCF発生器が適当な制御情報をプロセ
ツサ／ユニバス待ち行列１７２へ送り、それに
より別の組の指令情報をユニバスインターフエ
イス回路１７８へ入力できるようにする。これ
らの手順により、CCU１０をユニバス規定に
適合させることができる。 同様に、ユニバス／メモリバツフア１７４は
ユニバス上の装置から送られる１組のデータ、
アドレス、及び制御信号を記憶する。ユニバス
上の装置からの指令はユニバス戻りバツフア１
７８に入り、そしてこれが首尾よくパイプライ
ンリソースへのアクセス権を得ると、データが
カシユ１６６内にあれば、カシユ１６６からプ
ロセツサ／ユニバス待ち行列１７２を経て読み
取られたデータを得る。さもなくば、その読み
取り又は書き込み指令情報をユニバス／メモリ
バツフア１７４に与える。ユニバス指令が“読
み取り外れ”となつた場合には、CCUがパイ
プラインを通る次の情報通過の際にその読み取
られたデータをプロセツサ／ユニバス待ち行列
１７２へ戻す。ユニバス指令が書き込み“当た
り”となつた場合には、CCUがそのトランザ
クシヨンに注目し、それに応じてそのカシユ１
６６を更新する。CCU発生器はパイプライン
の段を通じてトランザクシヨンが進められる時
にトランザクシヨンの状態を注目し、適当な制
御ビツトCCF2−CCF0を発生して、CCU１０
の各段の内部作動を制御する。 プロセツサ／メモリ待ち行列１７６はメモリ
モジユール１８４に向けられたプロセツサ３０
からの指令を受け取る。これらの指令は読み取
り、書き込み、書き込み／修正、或いはメモリ
モジユール又はCCU１０にある内部レジスタ
への書き込み及び読み取りを含む。この場合
も、“読み取り外れ”又は“書き込み当たり”
が生じたと仮定すれば、全ての指令情報はＴに
おいて待ち行列１７６で待ち行列にされる。こ
れらの指令はその後メモリ裁定回路１８６によ
つて選択されてから実行される。実行の際に
は、書き込みデータ（メモリへの）又は読み取
られたデータ（メモリから）がそれに関連した
機能コード及びID信号と共にメモリ戻り待ち
行列１８８を経て戻される。最終的に、メモリ
戻り待ち行列１８８から戻される指令は内部裁
定回路１５０によりパイプラインリソースへの
アクセスを得る。その後、表に示された適当
な第２番目のCCU実行機能が共通の制御ユニ
ツトにおいて実行される。 一方、大量記憶用バス４６上にある装置から
の指令はインターフエイス回路１７７のバツフ
アからメモリ裁定回路１７６に入る。大量記憶
装置によるメモリアクセスがパイプラインリソ
ースの使用を要求するのは、大量記憶装置がカ
シユメモリ１６６に維持されている位置におい
てメモリ１８４へ書き込みを行なう時だけであ
る。この決定は控えタグ記憶部１８２からの情
報で行なわれる。控えタグメモリ１８２はパイ
プラインリソースの１部分ではないので、書き
込み“当たり”のみがパイプラインへのアクセ
スを必要とする。この構成により、マルチプロ
セツサシステムの全性能が改善される。 前記したように、CCU発生器は、カシユメ
モリ１６６を更新又は指定する必要がある時に
裁定装置１５０自体に最高の優先順位を与える
ようにこの裁定装置を制御する制御ビツト
CCF2−CCF0を発生する。表は、パイプラ
インリソースを通る第２の情報通過中にCCU
が使用するために、パイプラインリソースを通
る第１の情報通過中にCCF発生器１６０によ
つて発生される制御ビツトCCF2−CCF1を示
している。これらの制御ビツトはID及び機能
コード信号と共にCCU発生器のデコーダへ送
られ、適当な時間周期で適当な制御信号を発生
し、CCU１０内のマルチプレクサ、ゲート、
ラツチ及びレジスタを上記のアルゴリズムに基
いて制御する。デコーダ１８０は一般のリード
オンリメモリ（ROM）で構成される。特に、
例えばID及び機能コード信号によつて識別さ
れたメモリアドレスの内容が、記憶された
CCFビツトを表わすように、このROMには情
報が記録される。これらのCCFビツトは次い
でパイプラインに再循環されて、その第２の情
報通過中に作動を制御する。 CCUの好ましい実施例において第２の情報
通過中にCCUによつて行なわれる或る特定作
動としては、マルチプレクサ１５８を制御する
ことによりレジスタ１５２への入力を選択する
こと、要求の待ち行列を作るように待ち行列１
７２，１７４又は１７６を作動すること、カシ
ユ１６６を更新又は指定すること、PIRを更新
すること、及び控えタグ記憶部１８２を更新す
ることが含まれる。その他の作動を行なつても
よい。特定のゲート及び制御回路も設けられて
いるが、これらは当業者にとつて明らかであろ
うからここには詳細に示さない。 プロセツサ３０、ユニバス上の装置３２又は
大量記憶用バス上の装置６８及び７０からメモ
リ１８４への全てのアクセスはメモリ裁定回路
１８６へ入れられる。メモリ裁定回路１８６
は、バツフア１７４、待ち行列１７２及び待ち
行列１７６のどれがメモリモジユール１８４へ
のアクセス権を得て、例えばメモリ読み取り又
は書き込み指令を実行するかを決定する。メモ
リモジユール１８４から送り戻される読み取ら
れたデータはメモリ戻り待ち行列１８８にいつ
たん記憶されてからの共通の制御ユニツト１０
へ戻される。共通の制御ユニツト１０は通し書
き込み式のカシユメモリ２０を用いているの
で、メモリモジユール１８４へ書き込まれるデ
ータもメモリ戻り待ち行列１８８にいつたん記
憶されてから共通の制御ユニツト１０によつて
そのカシユメモリ２０を更新するように後で用
いられる。更新作動が行なわれるかどうかは、
控えタグ記憶部１８２に“書き込みの当たり”
が生じるかどうかによつて左右される。前記し
たように、控えタグ記憶部１８２はカシユメモ
リ２０の全ての指令経過を保持していて、カシ
ユメモリにあるメモリデータに相当するアドレ
スタグの現在リストを維持している。この特徴
により共通の制御ユニツト１０はパイプライン
リソースを通る１回の情報通過でそのカシユメ
モリ２０を更新することができる。さもなく
ば、カシユメモリ２０がアクセスされてしまう
まで当たりチエツク回路がパイプラインに使用
されないので２回の実行が必要となる。 第７図はメモリ裁定・戻り回路１６８を示し
ている。図示されたように、メモリバス裁定回
路１８６は、プロセツサ／メモリ待ち行列１７
２、ユニバス／メモリバツフア１７４及び大量
記憶インターフエイス回路１７７から実アドレ
ス信号、機能コード信号、識別信号、及びデー
タ信号（書き込み指令の場合）を受け取る。
各々の接続部は、選択されたバツフア１７４、
待ち行列１７６、又はインターフエイス回路１
７７からの実アドレス信号、機能コード信号、
識別信号及びデータ信号を転送する個々の組の
導体を備えている。第６図には、これらの導体
が延びる経路しか示されておらず、個々の導体
は示されていない。選択は、回転、優先順位指
定のような一般の技術で行なうこともできる
し、待ち行列内の指令の数に基いて行なうこと
もできる。 裁定回路１８６によつて或る特定の指令が選
択されると、実アドレス信号、書き込みデータ
（もしあれば）、機能コード信号、及びID信号
が導体１９８を経て指令バツフア１９６へ送ら
れる。これらの信号は指令バツフア１９６から
個々の組の導体２０２，２０４、及び２０６を
経てメモリモジユール１８４及びメモリ指令待
ち行列２００へ送られる。指令デコーダ２０８
は機能コード信号及びID信号を受けてこれら
をデコードし、メモリモジユール１８４のメモ
リ作動を制御する適当な制御信号を発生する。
読み取り指令を実行すべき場合には、メモリデ
ータがモジユール１８４からメモリバス接続部
２１０を経てマルチプレクサ２１２へと戻され
る。書き込み指令を実行すべき場合には、メモ
リモジユール１８４の制御回路が、実アドレス
導体２０２上の実アドレスによつて識別された
位置に書き込みデータを入力し、次いでこの書
き込みデータをメモリ指令待ち行列２００に記
録する。この指令に関連した機能コードに基い
て、マルチプレクサ２１２はメモリ指令待ち行
列２００の制御論理装置によつてスイツチされ
て、メモリモジユール１８４から読み取られた
データを送るか又はメモリ指令待ち行列２００
からの書き込みデータを戻し、それにより適当
なデータをその機能コード、ID、及び実アド
レス信号と共にメモリ戻り待ち行列１８８に入
れ、この待ち行列は好ましい実施例では16組ま
での指令を収容できる。 メモリ戻り待ち行列１８８の出力は次いで大
量記憶用バスのインターフエイス回路１７７、
共通の制御器の内部裁定回路網１５０及び控え
タグ記憶部１８２へ送られる。読み取つたデー
タを大量記憶装置へ戻すべきであることが機能
コード及びID信号で示された場合には、大量
記憶用バスのインターフエイス回路１７７はパ
イプラインのリソースを使用せずにこの読み取
つたデータを受け入れ、それ故、カシユメモリ
２０もその他のパイプラインリソースもアクセ
スせず指定もしない。大量記憶装置又はその他
の装置によつてメモリモジユール８４へ書き込
まれるデータのアドレスはタグ比較回路２１４
によつて監視され、控えタグメモリ１８２に書
き込みの“当たり”が生じた場合には、CCU
１０はそのカシユメモリ２０を更新するために
パイプラインリソースにアクセス要求を出す。
この更新作動は、メモリ戻り待ち行列１８８か
らの書き込み指令を内部裁定回路網１５０へ転
送しこの裁定回路網がリソースへのアクセスを
ただちに許可することによつて行なわれる。カ
シユの更新指令はパイプラインリソースへのア
クセスに対して最も高い優先順位の１つを有し
ている。 メモリモジユール１８４から読み取られてプ
ロセツサ３０又はユニバス上の装置３２へ向け
られるデータは、それに関連したメモリアドレ
スが控えタグ記憶部１８２に記録されてからメ
モリ戻り待ち行列１８８にロードされる。従つ
てこの控えタグ記憶部１８２は、カシユのタグ
記憶部２０Ａが既に指定されていてもいなくて
もカシユメモリ２０の全てのタグアドレスを含
んでいる。待ち行列１８８内のデータ書き込み
指令は、この待ち行列を出た後にカシユメモリ
２０を更新して控えタグ記憶部１８２にアクセ
スするように計画される。従つて、これを実行
するように計画された読み取りデータによつて
カシユ２０がまだ指定されていなくても、待ち
行列１８８に指定作動が保留となつていれば、
書き込み指令によつてカシユが更新されること
はない。それ故、本発明の別の特徴によれば、
まだ実行されずに待ち行列１８８に存在する読
み取り指令によつてただちに指定されるカシユ
の位置が誤つて更新されることがこの待ち行列
構成によつて防止される。この構成により、カ
シユメモリ２０のタグ記憶部２０Ａを変更する
指令をインターロツクさせる必要性が排除され
る。このようなインターロツクはシステムの全
性能を著しく低下するものである。 前記したように、Ｐ−バス７６は、アドレス
及び制御信号と、データ信号とを各々伝送する
個別のアドレス区分及びデータ区分を備えてい
る。従つて、共通の制御ユニツトのリソースは
第８Ａ図に示された個別のアドレス区分と、第
８Ｂ図に示された個別のデータ区分とに分けら
れる。データ信号が組合わされた指令がＰ−バ
ス上の装置によつてＰ−バス７６に出される場
合には、機能コード信号、ID信号、及びアド
レス信号が第１のＰ−バスサイクル中に第１段
レジスタ３５２に入れられ、そしてデータ信号
が４サイクル後で共通の制御ユニツトのデータ
区分にある第１段レジスタ３０６に入れられ
る。次の組の指令情報が第１段区分３５２に入
れられる時には、第１組の指令信号が第２段レ
ジスタ３５４へと進められ、そして第２指令に
組合わされたデータ信号がもしあればこれがレ
ジスタ３０６に入れられる。その手前の組のデ
ータ信号は第２段データレジスタ３０８へ進め
られる。従つて、各組の指令情報がレジスタ３
５２に入れられるにつれて、それに対応するデ
ータ信号がデータレジスタ３０６内で４サイク
ル後に続く。データ信号を機能コード、アドレ
ス及びID信号よりも４サイクル後に転送する
場合の利点は第６図に示された共通の制御ユニ
ツト１０を簡単に検討することによつて明らか
となろう。カシユ１６６において外れが生じた
と仮定しよう。メモリモジユールへのアクセス
が行なわれ、それに対応するデータが内部裁定
回路網１５０を通じて戻される。機能コード、
ID及び実アドレス信号はこの裁定回路網１５
０からデータ導体１５５に送られ、一方それに
対応するデータ信号は導体１５４を経て第１段
レジスタ１５２へ送られる。機能コード、ID
及び実アドレス信号が出力レジスタ１６３によ
つてＰ−バス７６に達する時には、その読み取
り指令を開始したＰ−バス上の装置は、４サイ
クル後で共通の制御ユニツトのリソースを経て
送られるデータ信号の到来が知らされる。機能
コード、ID及びアドレス信号は、共通の制御
器のリソース、特にメモリマネージメント回路
及びアドレス変換回路２４を使用する必要がな
いので、パイプラインリソースを通して送られ
る別の組の指令情報に対してこれらのリソース
を用いることができる。このように、アドレス
信号とデータ信号とを分離することにより、共
通の制御器のリソースの作動及び使用が効率的
なものにされる。 さて第８Ａ図及び第８Ｂ図について説明す
る。CCF発生器３４０は、第８Ａ図及び第８
Ｂ図の全てのレジスタ、マルチプレクサ、及び
レジスタの内部論理機構の作動を制御する。共
通の制御裁定装置３３６及びCCF発生器３４
０は、指令がパイプラインリソースを通してシ
ーケンシングされる時にこれら指令に組合わさ
れる情報信号を監視する。指令情報の組がパイ
プラインに第１回目に通される際には、CCF
発生器３４０は、導体３７０，３７４及び３７
８によつてＰ−バス７６へ戻されるべき情報を
受け取る。この情報に応答して、CFF発生器
３４０は１組の制御ビツトCCF2−CCF0を発
生し、これらビツトは次いでレジスタ３６０の
CCF区分に供給される。CCF発生器３４０か
らの他の制御信号はマルチプレクサ制御回路３
５０へ送られ、この制御回路は指令情報が次に
パイプラインリソースに通される際にマルチプ
レクサ３６４，３６６及び３６８の選択を制御
する。更に、このマルチプレクサ制御回路３５
０は、導体３１８を経て送られるカシユデー
タ、又は導体３１６そしてマルチプレクサ３１
４を経て送られるパイプラインデータの選択を
制御する。選択を行なう条件は前記で説明し
た。又、マルチプレクサ制御回路３５０はパイ
プラインから導体３０２を通るデータ信号又は
内部裁定回路１５０から導体３０４を通るデー
タ信号を選択するようにマルチプレクサ３００
を制御する。 共通の制御ユニツト１０は、第８Ｂ図に示さ
れたプロセツサインデツクスRAM３２６も備
えている。このプロセツサインデツクスRAM
は、実アドレス及びID信号を記憶するインデ
ツクス部分３２５と、ID信号により識別され
た装置が、またカシユメモリに書き込まれてい
ない書き込み指令を伝送したかどうかを指示す
る書き込み進行中ビツト３２７とを含んでい
る。指令装置の指令情報がパイプラインリソー
スのカシユメモリ段に達すると、その要求され
たデータがカシユメモリ内にあるかどうかを確
かめるためにカシユメモリ３２８のアドレスタ
グ記憶部がチエツクされるだけでなく、そのイ
ンデツクス部分３２５及びその書き込み進行中
ビツト３２７もチエツクされる。従つて、たと
え要求された情報がカシユメモリ３２８内にあ
つても、書き込み進行中ビツト３２７がセツト
されていれば、回路３３０により指令装置はカ
シユに対するそのメモリ参照が強制的に“外
れ”となるようにされる。この強制的に“外
れ”にする回路３３０はタグ比較・データ有効
性論理回路３４２の制御論理を変更して、駆動
装置３４６が作動された時のデータ有効性信号
を否定にする。これらの作動は、プロセツサイ
ンインデツクスRAM３２６に対するタグ比較
及びアクセスを行なえる時まで指令及びデータ
情報の伝送を遅延する遅延線３４８によつて実
行できるようにされる。 パイプラインリソースの効率的な使い方を更
に最適なものにするため、要求した読み取りデ
ータがパイプラインリソースのデータ区分を通
して送り戻されるように計画された時に、共通
の制御器の裁定回路網３３６はデータがパイプ
ラインの別の指令と共に伝送されない場合だけ
戻り情報をＰ−バススロツトに指定する。この
形式の時間スロツトが利用できる場合には、マ
ルチプレクサ制御回路３５０はマルチプレクサ
３６４，３６６及び３６８によつて機能コード
信号、ID信号、及び実アドレス信号の１部分
をレジスタ３６０へ入力せしめ、その後これら
信号は要求された読み取りデータがパイプライ
ンの入力バツフア３０６に送られるのと同時に
Ｐ−バス７６に送られる。データレジスタ３０
６に送られたデータがパイプラインへ送られる
直前に出力バツフア３２０に達した時には、共
通の制御ユニツトはそれ自体で機能コード信
号、ID信号及び実アドレス信号を再循環し、
これによりこれら全ての情報は同時に出力バツ
フア３６０及び３２０に達して一緒にＰ−バス
７６に出される。その他の作動もCCF発生器
の制御ビツトCCF2−CCF1の状態に基いて共
通の制御ユニツト内で実行される。これらの制
御ビツトはレジスタ段３５２，３５４，３５
６，３５８，３５０及び３６０を通して再循環
されて、プロセツサインデツクスRAM３２６
及びカシユメモリ３２８内で或る作動を開始す
る。第５図は、指令の形式、実アドレスのレン
ジ及び機能コード信号F3−F0に基いて共通の
制御ユニツト内で行なわれる全ての作動を示し
ている。適当な情報がレジスタから共通の制御
ユニツトの制御回路へ送られて、これらの作動
を実行する。 以上の説明は本発明の特定の実施例に限定さ
れる。然し乍ら、本発明は、色々な基本構造を
有するデータ処理システムや、本明細書に述べ
たものとは異なつた内部回路を用いたシステム
でも、本発明の前記目的及び効果の全部又は幾
つかを達成するように実施できることが明らか
であろう。それ故、添付の請求の範囲は本発明
の真の精神及び範囲内に入る全ての変更や修正
を網羅するものとする。
特に、共通の制御回路、メモリ及び周辺装置を共
有する複数個のデジタルデータプロセツサを備え
たマルチプロセツサシステムに係る。 これまでにも多数のプロセツサをベースとした
デジタルデータ処理システムは多数製造されてい
る。マルチプロセツサシステムと称するこれらの
システムは多数の種種の構造をしている。これら
システムは、相互接続を持たない独立したプロセ
ツサや、メツセージの伝送により互いに通信でき
る密接接続されたプロセツサ回路網や、共通の制
御回路、メモリ及び周辺装置を共有するマルチプ
ロセツサに分類される。マルチプロセツサシステ
ム、並びにこれらシステム内の結合及び分担の程
度に基いてシステム設計に含まれる妥協について
の優れた論文が、Digital Press（1978年）のC.
Gordon Bell氏等による“コンピユータエンジニ
アリング”と題する文献の第16章に載せられてい
る。 最近まで、マルチプロセツサシステムの用途
は、所与の能力を有する単１プロセツサではなし
得ない高度な利用性や高い信頼性及び性能を必要
とするような非常に特殊な場合に限定されてい
る。この理由の１つは、常に優れた高性能の単１
プロセツサシステムを製造するという考え方が広
く受け容れられているためである。然し乍ら、一
般に、単１プロセツサシステムで高い性能が得ら
れるのは、付加的な設計及び技術開発を著しく犠
牲にした場合だけであり、これによつてしばしば
その利用性が限定されると共に、システムの信頼
性及び融通性に妥協が含まれることになる。その
上、性能を更に高くすることを望む利用者が現存
のシステムを新たな単１プロセツサシステムに取
り替える場合には、システムの適応性及び訓練に
関連した問題が生じることになる。 本発明の譲渡人によつて製造されているPDP
−11データ処理群のマルチプロセツサのような相
当の機能性を有する低コストマイクロプロセツサ
の出現により、マルチプロセツサシステムに対す
る新たな可能性がもたらされている。このような
マイクロプロセツサは利用性が高い上に計算サイ
クル当たりのコストが安いので、このようなマイ
クロプロセツサで構成されたマルチプロセツサシ
ステムは、これと同等のコストの多数の一般に単
１プロセツサシステムによつて典型的に網羅され
るような計算容量を与える能力をもつ。これらの
マルチプロセツサシステムは、制限され良好に定
められた性能レンジにわたつてモジユールにより
性能を増分的に延ばして行くことができ然も訓練
及びその他の現場修理コストが安いという利点を
利用者にもたらす。 それ故、本発明の目的は、多数のプロセツサを
使用することをベースとした新規で且つ改良され
たデジタルデータ処理システムを提供することで
ある。 本発明の別の目的は、同等のコストの従来の単
１プロセツサシステムに匹敵する性能を示すマル
チプロセツサシステムを提供することである。 本発明の別の目的は、メモリマネージメント及
び入出力制御に関して実証されている技術の利点
を取り入れたマルチプロセツサシステムを提供す
ることである。 本発明の更に別の目的は、既存のプロセツサ規
準との両立性を保ちながら高度な多処理効率を示
すようなマルチプロセツサシステムを提供するこ
とである。 発明の概要 本発明の目的は、共通の制御ユニツトを共有し
これによつて相互に通信するようなプロセツサモ
ジユール、メモリモジユール、大量記憶装置及び
入出力装置を含む色色な数のモジユール成分で構
成できるマルチプロセツサシステムを提供するこ
とである。 本発明の更に特定の目的は、プロセツサが全シ
ステム性能を不当に低下することなく共通のカシ
ユメモリを共有するようなモジユール状のマルチ
プロセツサシステムを提供することである。 本発明の更に一般的な目的は、或る形態で経済
的に組立てることができそして処理及びデータ記
憶容量に対する需要が増すにつれて既存のシステ
ム成分を交換したり変更したりする必要なしく更
に大きな形態へと後で拡張できるようなモジユー
ル状のマルチプロセツサシステムを提供すること
である。 本発明の更に別の目的は、色々な作動特性を有
するマルチプロセツサシステムに所望される種々
の同期及び非同期規準、アドレス変換回路、並び
にメモリマネージメントルーチンに適合できる共
通の制御ユニツトを備えたモジユール状のマルチ
プロセツサシステムを提供することである。 本発明のこれら及び他の目的によれば、マルチ
プロセツサシステムは、メモリマネージメント回
路と、アドレス変換回路と、カシユメモリとを含
む共通の制御ユニツトを備えており、この共通の
制御ユニツトは、少なくとも１つのプロセツサ
と、少なくとも１つのデータ記憶装置を含む少な
くとも１つの大量記憶制御装置と、少なくとも１
つのメモリモジユールと、少なくとも１つの入出
力装置（例えば、Ｉ／Ｏ端末装置）とによつて或
る順序のパイプライン式シーケンスで分担され
る。全てのプロセツサは非インターロツク式の同
期バツクプレーンプロセツサバスを経て共通の制
御ユニツトに接続される。このプロセツサバス
は、識別信号、メモリアドレス信号及び機能コー
ド信号を共通の制御ユニツトに転送する１組のア
ドレス・制御導体と、記憶装置及びメモリ処理デ
ータをその他の制御信号と共に送る１組のデー
タ・制御導体とを備えている。全ての入出力装置
は非同期式の入出力バスを経て共通の制御ユニツ
トに接続され、又このバスの信号はプロセツサバ
スを経て共通の制御ユニツトに転送される。メモ
リモジユールは非同期式のメモリバスを経て共通
の制御ユニツトに接続される。全ての大量記憶制
御装置は同期式の大量記憶用バスを経て共通の制
御ユニツトに接続される。メモリバス及び大量記
憶用バスは主メモリをアクセスするため共通の制
御ユニツト内のメモリインターフエイス回路に接
続される。プロセツサ及び入出力装置も必要に応
じてこのメモリインターフエイス回路を経て主メ
モリにアクセスする。 従つて、プロセツサバス、大量記憶用バス、又
は入出力バスに対して指令を開始して、プロセツ
サバス、メモリバス、大量記憶用バス、又は入出
力バスに接続された応答装置に適当に情報を転送
することができる。カシユメモリに存在しないメ
モリデータを検索したり或いはカシユメモリにデ
ータを書き込んだりするためには、或る種のトラ
ンザクシヨンでは共通の制御ユニツトのリソース
ユニツトへ２回アクセスすることが必要とされる
ので、共通の制御ユニツトはそれ自身の要素にア
クセスしてそのカシユメモリを更新したり指定し
たり及び／又はメモリデータを指令装置へ戻した
りするように制御手段を備えている。 共通の制御ユニツトは、その好ましい構造とし
ては、装置識別信号、メモリアドレス信号及び機
能コード信号や、処理されたデータ、記憶デー
タ、メモリデータ及びその関連制御信号をマルチ
プロセツサシステムの装置間で各々やり取りする
ための個々の制御情報路及び個々の記憶データ路
を備えている。 共通の制御ユニツトの制御情報路においては、
制御情報が多段レジスタを通して転送され、その
第１の段は装置識別信号、機能コード信号及び仮
想アドレス信号を受け取る。内部制御信号及び実
アドレス信号は共通の制御ユニツトによつて発生
され、次いで共通の制御ユニツトを通る第２経路
を含むトランザクシヨン用の制御情報レジスタ内
で循環される。又、制御情報路は、メモリモジユ
ール内の或る位置で実行できる作動の形式を制限
するメモリマネージメント回路を１つの段に含
み、指令装置で発生された仮想アドレスを応答装
置の実アドレスに変換するアドレス変換回路をそ
の次の段に含み、そしてカシユメモリの読み取
り、更新及び指定作動を制御するカシユ比較回路
を更に次の段に含んでいる。 又、共通の制御ユニツトのデータ路は多段レジ
スタ構成体を備えている。第１段レジスタは指令
装置からの処理データ又はメモリデータを受け取
るか、或いは応答装置から検索された処理デー
タ、記憶データ又はメモリデータを受け取る。 本発明は、別の特徴として、プロセツサインデ
ツクスRAM及び書き込み進行中フラグを備えて
いる。或る指令装置によつて開始される或る種の
トランザクシヨンでは、“書き込みの当たり”に
対してカシユメモリを更新したり“読み取りの外
れ”に対してカシユメモリを指定したりするため
に共通の制御ユニツトのリソースに２回目の情報
通過を行なうことが必要とされ、そして２回目の
情報通過によつてこのトランザクシヨンが完了す
る前に別の指令装置がカシユメモリの内容を変え
てしまうことがあるので、カシユメモリは、更
に、書き込まれる位置のアドレスタグを記憶する
ように各プロセツサに組合わされたインデツクス
位置を有するプロセツサインデツクスランダムア
クセスメモリ（PIR）と、これに関連した書き込
み進行中（WIP）フラグとを備えており、この
フラグはこれがセツトされると、他の指令装置が
カシユメモリのその位置を読み取るのを禁止す
る。共通の制御ユニツトへの２回目の情報通過に
よつて書き込みが完了すると、WIPフラグがク
リヤされる。 PIRは各々の指令装置ごとに１つのアドレスタ
グしか含んでおらず、そして指令装置はその第１
の書き込み指令を完了する前に次の別の書き込み
指令を発することができるので、マルチプロセツ
サシステムでは、指令装置の第１の書き込み指令
が進行中である間はこの指令装置が次の書き込み
指令を発しないようにさせるために用いられる
WIPフラグ制御ビツトを指令装置が備えている
のが好ましい。 従つて、共通の制御ユニツトは、複数個の同様
のプロセツサ、メモリモジユール、大量記憶装置
及び入出力装置を受け容れて、モジユール式のマ
ルチプロセツサシステムを経済的に拡張すること
ができる。 以上の説明は本発明の好ましい形態を述べたも
のである。然し乍ら、本発明の範囲は特に添付の
請求の範囲で規定される。本発明の上記及び更に
別の目的並びに効果は添付図面を参照した以下の
詳細な説明より理解されよう。 ここに取り上げる実施例の説明 Ａ マルチプロセツサシステムの一般的な説明 以下の説明では、色々な意味をもつ幾つかの
用語が用いられている。然し乍ら、本発明の理
解を容易にするため、次のような定義を行な
う。 “情報”という語は、装置識別信号、メモリ
アドレス信号、装置の作動を制御する信号（例
えば、制御信号及びタイミング信号）、並びに
メモリ、記憶装置又は処理装置からのデータ信
号を含むものとする。或いは又、“情報”は一
般にはアドレス信号、制御信号、及びデータ信
号を含む。“装置”という語はデータ処理シス
テムの何らかの成分を意味する。“メモリデー
タ”という語はランダムアクセスメモリモジユ
ールに関連した情報を指す。“記憶データ”と
いう語はデイスクフアイルドラムユニツト又は
磁気テープユニツトのような大量記憶装置に関
連した情報を意味する。“カシユメモリ”とい
う語はカシユメモリに関連した情報を意味す
る。一般的に云えば、“データ”という語はメ
モリデータ、記憶データ、レジスタデータ又は
カシユデータを意味する。“記憶情報”という
語はデータ及びこれに伴なう制御信号を含み、
これら制御信号はデータ記憶装置とやり取りさ
れる。“識別信号”又は“ID信号”という語は
データ処理システム内の装置を識別する信号を
意味する。“アドレス信号”又は“メモリアド
レス信号”という語はデータ記憶装置内のアド
レス可能な位置を識別する信号を意味する。
“機能コード”又は“制御ビツト”という語は
装置をいかに機能又は作動させるかということ
を示す信号を意味する。“制御情報”という語
は、或る所与の組の作動の中で装置をいかに機
能又は作動させるかを決定するアドレス信号、
制御信号及びデータ信号を含む。“バス”とい
う語は、情報の転送に対して多数の装置を並列
に接続する複数の並列導体を意味する。“バス
接続部”という語は装置とバスとの間の電気接
続部を意味する。“接続”という語は１本の信
号導体又は複数本の導体によつて２つの装置を
直接相互接続することを意味する。“指令”装
置は、指令を発している装置である。“応答”
装置とは、指令装置に応答する装置である。
“トランザクシヨン”は指令装置によつて開始
された指令を実行するのに必要な全ての作動を
意味する。本明細書では、トランザクシヨンは
指令を実行するのに必要な或る順序のパイプラ
イン事象シーケンスで全てのステツプを実行す
ることを意味する。 以上の定義に基き、本発明により構成された
マルチプロセツサシステムについて説明する。
このようなシステムが第１図に示されている。
その全ての装置は共通の制御ユニツト（CCU）
１０を介して相互通信する。CCU１０は“共
有パイプラインリソース”と称するものを備え
ており、これはカシユメモリ２０と、メモリマ
ネージメント回路２２と、アドレス変換回路２
４と、クロツク・制御回路２６とを含んでい
る。その他の“共有パイプラインリソース”は
指令信号の組を受け取る入力レジスタと、指令
信号の組に関連したデータ信号を受け取る出力
レジスタとを含んでいる。カシユメモリ２０
は、どのプロセツサ３０（Ｐ、Ｐ、…Ｐ）でも
データを迅速にアクセスできるように、ランダ
ムアクセスメモリモジユール２８に含まれた情
報の控えを記憶するのに用いられ、上記プロセ
ツサ３０はメモリモジユール２８からメモリデ
ータを検索できる速度よりも迅速に処理サイク
ルを実行する。このシステムにおいては、デー
タを検索するためのメモリアクセス時間が例え
ば500ナノ秒であり、一方、CCU１０がカシユ
メモリ２０に対してメモリを参照できる速度が
133ナノ秒である。本発明に使用されるカシユ
メモリ回路２０が関連米国特許第4055851号に
開示されている。CCU１０のメモリマネージ
メント回路２２は予め確立されている規定に基
いてランダムアクセスメモリモジユール２８内
の或る読み取りのみ及び書き込みのみの位置へ
適当にアクセスすることができる。又、メモリ
マネージメント回路２２はアドレス変換回路２
４によつて使用される再配置定数も与える。本
発明に用いることのできるメモリマネージメン
ト回路２２が1975年７月１日付の関連米国特許
第3893084号に開示されている。アドレス変換
回路２４は仮想アドレスを実アドレスに変換す
るのに用いられる。仮想アドレスとは、指令装
置によつて発生されたメモリアドレスであるが
応答装置内の特定アドレス位置を独特に定める
実アドレスを形成しないようなアドレスであ
る。実アドレスは特定のアドレスを形成する。
アドレス変換回路２４は、回路２２内のレジス
タからの再配置定数を指令装置から得た仮想ア
ドレスに加算する演算ユニツトを用いることに
より実アドレスを確立する。例えば、アドレス
変換回路２４は、プロセツサ３０により発生さ
れた18ビツトアドレスを、メモリモジユール２
８内の特定位置を独特に定める22ビツトアドレ
スに変換する。本発明に用いることのできるア
ドレス変換回路２４が1974年12月10日付の関連
米国特許第3854126号にも開示されている。 共通の制御ユニツト１０は、メモリモジユー
ル２８へのアクセス要求の待ち行列を作る後述
のメモリ要求待ち行列３４も備えている。要求
されたデータがカシユメモリ２０内に存在しな
い時には、CCUは、指令装置を識別するID信
号、転送に関与したメモリモジユール２８内の
実アドレスを識別する実アドレス信号、及びメ
モリモジユール２８とでもつて実行されるべき
作動を識別する機能コード信号（例えば読み取
り又は書き込み指令）をメモリ要求待ち行列３
４に記憶させる。これらの要求は次いで接続部
３８を経てメモリインターフエイス回路３６へ
送られる。待ち行列３４は32組の指令情報を保
持する。マルチプロセツサシステムの作動中に
は要求需要が変化するので待ち行列が必要とな
る。これらの要求は、クロツク・制御回路２６
内の制御回路、プロセツサ３０、Ｉ／Ｏ装置３
２、又はカシユメモリ回路２０から出される。 メモリインターフエイス回路３６は、大量記
憶制御装置４０及び４２からバス接続部４４を
経て記憶情報検索要求又は記憶情報記憶要求も
受け取る。制御装置４０及び４２は、記憶及び
制御の両情報を転送する32ビツト巾の同期式大
量記憶用バス４６に接続される。大量記憶用バ
ス４６及び制御装置４０及び４２は米国特許第
3999163号に開示されており、PDP11／70大規
模メモリバスとして商業的に知られている。 メモリインターフエイス３６内の一般の裁定
回路は、メモリ要求待ち行列３４からの要求を
与えるか大量記憶制御装置４０又は４２からの
要求を与えるかを決定する。図示されていない
が、メモリインターフエイス回路はユニツトバ
ス上の装置３２からユニバスインターフエイス
回路６４を経てアクセス要求を直接処理するよ
うに用いることもできる。いつたん裁定が完了
すると、制御情報信号及びデータ信号の両方が
メモリバス４８に転送され、これら信号は次い
でメモリモジユール５０，５２又は５４の適当
な１つに転送される。メモリバス４８はメモリ
モジユール２８とメモリインターフエイス回路
３６との間で制御情報及びメモリデータをやり
取りする他の制御回路も含んでいる。メモリバ
ス４８及びメモリモジユール２８並びにその関
連制御論理回路については関連米国特許第
4045781号に詳細に説明されている。 メモリ戻り待ち行列６５はアドレスされたメ
モリデータ及びID信号と、どこからか来た実
アドレスとを記憶する。メモリモジユール２８
へ書き込まれるべきデータもこの待ち行列６５
に記憶される。書き込みデータはカシユメモリ
２０を後で更新するのに用いられる。この情報
はCCU１０に送り戻されてパイプラインリソ
ース内で循環され、必要に応じてカシユメモリ
２０を更新したり指定したりし、そして最終的
にはメモリデータを最初に要求した指令装置へ
転送される。カシユメモリの更新が行なわれる
かどうかは控えタグ記憶部６７でのアドレス比
較の結果によつて左右される。その利点及び作
動については後述する。 関連米国特許第3710324号に開示されユニバ
スとして商業的に知られている非同期式のＩ／
Ｏバス６０を介して、周辺装置５６及び端末装
置５８（例えば、オペレータコンソール、テレ
タイプ、又は遠隔プロセツサ）のようなＩ／Ｏ
装置３２間でも制御情報及びデータの転送が行
なわれる。Ｉ／Ｏ装置３２からの指令はＰ−バ
スインターフエイス６４を経て共通の制御ユニ
ツト１０にアクセスする。これらの指令は先ず
バス接続部６２を経てユニバスインターフエイ
ス回路６４に入り、次いで個別のアドレス及び
データバス接続部６６を経てＰ−バスインター
フエイス回路６１へ転送される。その後、クロ
ツク・制御回路２６は、パイプラインリソース
であるカシユメモリ２０、メモリモジユール２
８、又は大量記憶制御装置４０及び４２或いは
それらの装置６８及び７０の内部レジスタをア
クセスするようにＩ／Ｏ装置３２からの指令の
実行を制御する。一方、ユニバスを経てＩ／Ｏ
装置３２へ向けられるプロセツサ３０の指令は
ユニバス要求待ち行列７２に入る。その後、こ
れらの指令、並びにシステム内の他の装置から
の指令は、ユニバスインターフエイス回路６４
に入り、該回路は次いでバス接続部６２を経て
適当なＩ／Ｏ装置３２へ指令を送る。 プロセツサ３０は、Ｐ−バスとも称するプロ
セツサバス７６を経て共通の制御ユニツト１０
と通信する。好ましい実施例では、プロセツサ
３０はいかなる数のプロセツサユニツト７８な
いし８４を含んでもよい。各プロセツサ３０は
各々のインターフエイス回路８６ないし９２を
経てＰ−バス７６に接続される。これらのイン
ターフエイス回路はＰ−バス７６へのプロセツ
サのアクセスを制御する分配裁定回路網を含
む。この裁定回路網の説明については関連米国
特許第4229791号を参照されたい。各々のイン
ターフエイス回路８６ないし９２は各対のアド
レス及びデータバス接続部９３ないし１００を
経てＰ−バス７６に接続される。 Ｐ−バス７６は非インターロツク式の同期バ
ツクプレーンバスであり、個別の“アドレス”
バス１０２と、個別の“データ”バス１０４と
を含んでいる。バス１０２及び１０４の各々は
多数の並列導体を含む。アドレスバス１０２
は、装置識別情報（ID）信号、機能コード(F)
信号、メモリアドレス情報（ADRS）信号、及
びその他の制御情報例えばパリテイチエツクビ
ツト及びタイミング信号を送る導体を含む。
ID信号は、CCU１０に向けられた時の指令装
置を識別する。さもなくば、ID信号は応答装
置を識別する。データ及び制御バス１０４はプ
ロセツサ３０とカシユメモリ２０との間にデー
タ信号を送る。又、プロセツサ３０はパイプラ
インリソース２０ないし２６を用いることなく
Ｐ−バス７６を介して互いに通信することもで
きる。 同様に、各々のインターフエイス回路８６な
いし９２は１組の“アドレス”バス接続部９
３，９５，９７及び９９と、１組の“データ”
バス接続部９４，９６，９８及び１００とを備
えている。これらのバス接続部９３ないし１０
０は、個別のアドレスバス導体１０６並びに個
別のデータバス導体１０８を経てプロセツサ３
０が共通の制御ユニツト１０と通信できるよう
にする。各組の導体はＰ−バス７６とＰ−バス
インターフエイス６１との間のバス接続を確立
する。導体を分離したことにより、或る装置が
バス１０２を使用すると同時に別の装置がバス
１０４を使用することができる。例えば、プロ
セツサ７８が、Ｐ−バス７６のデータバス１０
４の使用を必要としない読み取り指令を実行し
ている場合には、共通の制御ユニツト１０は、
待機中のプロセツサ又はユニバス上の装置へデ
ータを戻すのにバス１０４の使用を待期する必
要がない。この構成によりマルチプロセツサシ
ステムの全効率が改善される。 Ｐ−バス及びプロセツサ３０で実行される作
動はCCU１０の内部クロツクに同期される。
特に、クロツク・制御回路２６の内部４相クロ
ツクがＰ−バス７６及びプロセツサ３０の作動
を支配する。 本発明によつて実施された特定の実施例で
は、プロセツサ７８ないし８４が本発明の譲渡
人によつて製造されたPDP11データ処理シス
テムである。これらのシステムは関連米国特許
第3614741号に開示されている。又、これらの
システムの説明は、本発明の譲渡人によつて出
版された“マイクロコンピユータプロセツサハ
ンドブツク”（1979年）からも入手できる。 パイプラインリソースで行なわれるトランザ
クシヨンは非インターロツク式のものであるか
ら、カシユメモリが新たな情報で更新されたり
或いは指定されたりする前に共通の制御ユニツ
ト１０において或る別のトランザクシヨンを行
なうことができる。カシユメモリ２０の内容を
変更する指令をインターロツクすると、システ
ムの全性能が低下することになる。従つて、本
発明の別の特徴においては、これらトランザク
シヨンをインターロツクする必要性を排除し然
もマルチプロセツサシステムの時間的な効率を
維持するようなプロセツサインデツクスRAM
（PIR）２０Ｃが設けられる。このPIR２０Ｃ
の重要性を理解するため、カシユメモリ２０の
作動について簡単に説明する。共通の制御ユニ
ツト１０のカシユメモリ回路２０は直接マツプ
通し書き込み式の式のカシユメモリである。即
ち、常にランダムアクセスメモリモジユール２
８に書き込んでからでなければカシユメモリ２
０を更新できない。それ故、書き込まれる実ア
ドレスがタグ記憶部２０Ａ内のアドレスの１つ
に対応する場合には、ランダムアクセスメモリ
モジユール２８内に書き込まれた新たなデータ
がカシユメモリ２０にも反映されねばならな
い。さもなくば、カシユメモリのデータは古い
ものになつてしまう。通し書き込み機能が与え
られるので、カシユメモリ２０に新たなデータ
を維持するためには処理システムの装置間に或
る種の作動条件が存在しなければならない。 カシユメモリ２０は、或る数のアドレス記憶
装置を有するデータ記憶部２０Ｂと、それに対
応する数のデータ記憶位置を有するアドレスタ
グ記憶部２０Ａとを含んでいる。データ記憶部
２０Ｂはメモリモジユール２８に配置されたメ
モリデータの控えを含んでいる。データ記憶部
２０Ｂにもあるメモリモジユール２８の特定ア
ドレス位置は、タグ記憶部２０Ａの対応位置に
含まれた対応アドレス情報によつて識別され
る。従つて、カシユメモリ２０はメモリモジユ
ール２８と“関連”していると云え、それ故、
“連想”メモリとも称される。 データ処理システム内の或る指令装置がメモ
リモジユール２８内の或る位置からの情報を要
求する時には、カシユ時間中にCCU１０のパ
イプラインリソースがタグ記憶部２０Ａをチエ
ツクして、その要求されたデータを検索するの
にメモリ２８にアクセスしなければならないか
どうかを決定する。もしそうでなければ、パイ
プラインリソースを通る第１の情報通過の終り
にカシユメモリ２０Ｂからその指令装置へカシ
ユデータが送り戻される。従つて、この場合
は、指令装置はメモリモジユール２８からの情
報の要求に対しカシユメモリに“当たつた”と
云える。これに対し、要求したデータがカシユ
メモリに形成されていない時には指令装置はカ
シユメモリに“外れた”と云える。この場合
は、パイプラインリソースを通る第１の情報通
過の終りにデータラインに現われるカシユデー
タは無効にされる。適当な時間に、クロツク・
制御回路２６は、メモリモジユール２８への次
の要求に対しメモリ要求待ち行列３４に要求の
待ち行列を形成する。指令装置によつて開始さ
れたトランザクシヨンはパイプラインリソース
を通る第２の情報通過がなされるまで完了でき
ない。この第２の通過は、指令装置がデータを
読み取るのに代つてCCU１０によつて行なわ
れる。要求したデータが検索されると、このデ
ータはCCU１０により指令装置へ送り戻され
る。その間、指令装置は要求した情報を待期す
る。パイプラインリソースを通る第２の情報通
過の際には、共通の制御ユニツト１０はタグ記
憶部２０Ａ及びデータ記憶部の２０Ｂの両方に
メモリモジユール２８からの新たな情報を指定
する。 通し書き込み機能では、プロセツサ７８，８
０，８２及び８４に各々関連したWIP回路７
９，８１，８３及び８５に書き込み進行中
（WIP）制御ビツトを使用し且つカシユメモリ
２０に関連したプロセツサインデツクスRAM
（PIR）を使用することが必要とされる。これ
らの回路は、書き込み中であるメモリモジユー
ル２８の位置がプロセツサ３０によつて読み取
られるのを禁止する。特に、WIPビツトがセ
ツトされた時には、プロセツサがPIRのアドレ
スをチエツクする。プロセツサがPIRのその位
置に書き込みすることを求める場合には、
WIP制御ビツトがクリヤされるまで、これら
回路は各次々の読み取り指令に対してプロセツ
サがカシユメモリに対して“外れる”ようにせ
しめる。この制御ビツトはパイプラインリソー
スを通る第２の情報通過の際にCCU１０によ
つてクリヤされ、プロセツサにより既に発生さ
れている“書き込みの当たり”に応答してそれ
自体を更新する。PIRは各々プロセツサごとに
１つのアドレス記憶位置を含んでいるだけであ
るから、各プロセツサ３０はそのWIP制御フ
ラグビツト７９，８１，８３、及び８５を各々
チエツクし、そしてこのビツトがセツトされて
いれば、その次の書き込み指令の発生を見合わ
せる。 同様に、入出力装置３２又は大量記憶制御装
置４０及び４２のようなその他の装置も“書き
込みの当たり”指令を発することによりカシユ
メモリデータに作用することができる。これら
装置も、図示されていないが、装置インデツク
スRAM（DIR）及びそれに対するWIP制御フ
ラグビツトを組み込んでおり、これらによりシ
ステムはカシユメモリ２０に新たなデータを維
持することができる。 指令装置が書き込み指令を発する時には、共
通の制御ユニツト１０は後述するように控えタ
グ記憶部６７をチエツクして、書き込み指令を
向けるメモリのアドレスがそこに含まれている
かどうかを決定する。もし含まれていれば、制
御回路２６はカシユ記憶部２０Ｂの作用位置を
更新するが、それに対応するタグ記憶部の位置
はそのまゝにされる。この書き込みサイクルの
際の更新作動はインターロツクされ、更新中に
カシユ回路２０内でその他の作動が生じないよ
うにされる。かくて、カシユメモリ２０は直接
マツプ通し書き込み式のカシユメモリである。 以下で説明するように、クロツク・制御回路
２６は、パイプラインに入る全ての指令に対し
て保持された順序でCCU１０のパイプライン
事象シーケンスを制御する。好ましい実施例で
は、133ナノ秒の間隔を有する４相クロツク信
号が或る順序で共通の制御ユニツトの各リソー
スを順に作動して、CCU１０の段を通して各
指令を歩進させる。前記したように、プロセツ
サ３０、ユニバス上の装置５６又は５８、或い
は大量記憶制御装置４０又は４２のいずれによ
つて指令を開始することもできる。共通の制御
ユニツト１０は、状態情報を獲得する装置によ
つて読み取りを行なうことのできる内部レジス
タも備えている。又、これらの制御レジスタ
は、いかなる装置によつて書き込みを行なうこ
ともできるし、或いはCCU自体で発生された
制御情報を書き込んで、CCUが第２の実行を
なす時にその内部作動を制御して、そのカシユ
メモリの更新又は指定を行なうと共に要求され
たデータを指令装置へ送るようにすることもで
きる。 (2) Ｐ−バス Ｐ−バスは２つの区分、既ちアドレス及び制
御区分１０２と、データ及び制御区分１０４と
に分けられる。アドレス区分は、メモリの位置
を識別する仮想アドレス信号（VA）と、行な
われるトランザクシヨンの形式を示す機能コー
ド信号(F)と、トランザクシヨンに含まれる装置
を指示する識別信号（1D）とを送るものであ
る。例えば、1D信号はどんな装置でトランザ
クシヨンを開始するか又はトランザクシヨンを
どんな装置に向けるかを指示する。1D信号が
開始装置を識別する場合には、トランザクシヨ
ンが共通の制御器CCに向けられる。 Ｐ−バス７６へのアクセスは、Ｐ−バス７６
に接続された各装置（即ち、共通の制御器CC
及び各々のプロセツサPC）間で振り分けられ
る。Ｐ−バスインターフエイス回路８６，８
８，９０，９２及び６１の１部を形成するこれ
らの裁定回路は、本発明の譲渡人に譲渡されそ
してここに取り上げたJohn V.Levy氏等の特
許出願第954456号に開示されている。このよう
な装置の各々は個々の優先順位と、Ｐ−バスの
アドレス区分の１部を形成する個々の要求ライ
ンとを有している。Ｐ−バスに再びアクセスす
るためには、装置がその要求ラインに信号を発
し、そしてＰ−バスを利用できるようになつた
時にそれより優先順位の高い要求がなければ、
その装置はＰ−バスの制御権を獲得する。共通
の制御器CCには最高の優先順位が指定される。
プロセツサPCは、Ｐバスに沿つたそれらの
各々の位置によつて決定される次第に低くなる
個々の優先順位を有している。ユニバス６０か
らＰ−バスへのアクセス要求は共通の制御器
CCの要求ラインによつて処理される。 共通の制御器CC内のクロツク回路２６は、
Ｐ−バスに対するトランザクシヨンを制御する
タイミング信号を分配する。これらのタイミン
グ信号はインターフエイス回路８６，８８，９
０，９２及び６１の各々に分配される。第２Ａ
図ないし第２Ｄ図に示されたように、タイミン
グ信号は、50％のデユーテイサイクルを各々有
したP0CLKないしP3CLK直角位相信号を含ん
でいる。P0CLKないしP3CLKパルスの先縁は
第２Ｅ図に示されたようにP0ないしP3クロツ
ク時間を定める。次々のP0クロツク時間とP0
クロツク時間との間隔は１つの完全なバスサイ
クルを定め、それ故、これをバスサイクル時間
と称する。一般に、Ｐ−バスへアクセスするこ
とを求めるいかなる装置も、或る所与のバスサ
イクル中のP0においてその要求ラインに信号
を発する。そのバスサイクルのP0とP3との間
に裁定が行なわれ、もし制御権を獲得すると、
そのサイクルのP3において制御権が与えられ
る。その他の作動は後述するように逐次に行な
われる。 この特定の実施例においては、次々のP0時
間とP0時間との間隔、ひいてはバスサイクル
時間が約133ナノ秒である。 (3) パイプラインリソース Ｐ−バス７６、並びにカシユ２０からデータ
を読み取るためにプロセツサPoによつて必要
とされる共通の制御ユニツト１０の１部分は、
パイプラインとして編成される。更に、カシユ
２０に対して当たりとなるメモリ読み取りを行
なうプロセツサPoのアクセス時間を最小とす
るようにこのパイプラインの設計が最適なもの
にされる。パイプライン内のリソースは次の通
りである。 (1) アドレス、ID、Ｆ、及び内部レジスタ (2) メモリマネージメント回路２２ (3) 共通制御器CC内のアドレス変化回路２４ (4) カシユ２０ (5) カシユの当たりチエツク回路３８及び (6) データ及び制御情報レジスタ 何らかの装置がＰ−バスの制御権を獲得した
時には、この装置が上記した全てのパイプライ
ンリソースに指定される。いかなる装置もパイ
プラインのリソースの１部分のみに要求を発す
ることはない。然し乍ら、装置によつて使用す
ることが必要とされるリソースは全部ではな
い。従つて、所与のトランザクシヨン中にこの
トランザクシヨンに必要とされないリソースが
１つ以上あれは、そのリソースは遊んでいるこ
とになる。 パイプラインのリソースは常に上記にリスト
した順序で順々に指定される。換言すれば、Ｐ
−バスの制御権を獲得した装置は、Ｐ−バスが
指定された時にたゞちに開始する第１の時間ス
ロツト中にＰ−バスのアドレス区分を使用す
る。次いで、この装置は第１の時間スロツトの
終りに開始する第２の時間スロツト中に共通の
制御ユニツト１０内のメモリマネージメント回
路２２を使用し、…というようにしてＰ−バス
のデータレジスタの使用が完了するまで次々に
作動を続ける。前記したように、この順序は、
カシユ２０に対して当たりとなるメモリ読み取
りを行なうプロセツサPoのアクセス時間を最
小にするように選択される。カシユをシユミレ
ーシヨンして調査することにより、この特定の
実施例に用いられた型式のPDP−11データ処
理システムにおいては読み取りの当たり具合い
が優れていることが示されている。Digital
Press（1978年）のC.Gordon Bell氏等によるコ
ンピユータエンジニアリングと題する前記論文
の特に第10章を参照されたい。リソースの各時
間スロツトの開始及び終了は後述するように第
２Ｅ図のクロツク時間P0ないしP3に同期され
る。 第３図はカシユ２０に対して当たりとなるメ
モリ読み取りを行なうプロセツサPoのタイミ
ングを示している。第２Ｅ図のクロツク時間
P0ないしP3が第３Ａ図にも示されている。プ
ロセツサPCOがメモリ読み取りの実行を望ん
でいると仮定すれば、所与のバスサイクルの
P0においてその要求ラインに信号が発せられ
る。プロセツサＰが、その時Ｐ−バスに要求を
発しているものの中で最も優先順位が高いとす
れば、このバスサイクルのP3においてこのプ
ロセツサにＰ−バスが与えられる。要求を発し
た時と許可された時との時間間隔が第３Ｂ図に
「要求」と示されてい。 このバスサイクルのP3から次のバスサイク
ルのP2まで、プロセツサＰはＰ−バスのアド
レス区分を用いて、メモリの読み取りを表わす
機能コードＦ、その1D、及び共通の制御器CC
に対して読み取るべきメモリ位置の仮想アドレ
スVAを伝送する。この時間間隔が第３Ｂ図に
「伝送」と示されている。 このP2から次のP1まで、即ち第３Ｂ図の
「マネージ」時間中、プロセツサＰは共通の制
御器CCのメモリマネージメント回路２２を使
用する。このマネージ時間中に、メモリマネー
ジメント回路はプロセツサPCOから受けた仮
想アドレスVA及び機能コードＦをチエツクし
て、そのアドレスにより定められた位置が、読
み取りを行なうことのできる位置であるかどう
かを決定する。この位置が読み取りを行なえる
場合には、回路２２が再配置定数も発生する。 このP1から次のP0まで、即ち第３Ｂ図の
「変換」時間中には、プロセツサＰが共通の制
御ユニツト１０のアドレス変換回路２４を使用
する。回路２４の演算ユニツトはプロセツサ
PCOから受け取つた仮想アドレスVAに再配置
定数を加算し、実アドレスPAを作る。 次の時間間隔は「カシユ」である。この時間
中には、実アドレスPAを用いてカシユ２０が
読み取られる。この「カシユ」時間は１つの全
バスサイクルに及び、即ち最後のP0からこれ
に続くP0まで及び、従つてパイプラインの全
リソースの中で最も長い時間間隔である。然し
乍ら、この「カシユ」時間はカシユ２０へ１回
だけアクセスできるに充分な長さにされる。 次の時間間隔は「当たりチエツク」である。
この時間中には、共通の制御ユニツト１０内の
カシユ当たりチエツク回路を用いて読み取りが
カシユメモリ２０にして当たりとなるかどうか
が決定される。この「当たりチエツク」時間は
「カシユ」時間の終りのP0から次のP3まで続
く。 第３Ｂ図の最後の時間間隔は「データ」時間
間隔である。最後のP3から次のP2まで続くこ
の「データ」時間中は、Ｐ−バスのデータ区分
を用いて、カシユ２０から読み取られたデータ
がプロセツサＰに送られる。この「データ」時
間間隔の終りに、メモリの読み取りが完了す
る。 メモリ読み取りがカシユ２０において当たり
であることが当たりチエツク回路によつて指示
された場合には、プロセツサＰにより送られた
IDが不要となる。Ｐ−バスのタイミングに同
期されたプロセツサＰは「データ」時間中にＰ
−バスのデータ区分をストローブしてデータを
受け取る。後述するようにメモリ読み取りがカ
シユ２０に対して外れとなつた時にはIDが必
要とされる。 この段階での説明においては、或る付加的な
タイミングの用語を用いることが有用である。
前記したように、全てのトランザクシヨンは装
置がその要求ラインに信号を発した時に開始さ
れ、そしてパイプラインの最後のリソースがそ
の作動を終了した時に終わりとなる。トランザ
クシヨンの開始からの時間はバスサイクル及び
クロツク時間でカウントできる。従つて、トラ
ンザクシヨン開始後の第ｍ番目のバスサイクル
の後の第ｎ番目のクロツク時間に生じるトラン
ザクシヨン時間をTn,oとする。従つて、例え
ば、メモリ読み取りを行なう上記プロセツサ
PCOは、T0、０にその要求ラインに信号を発
し、T0、３からT1、２までＰ−バスのアドレ
ス区分を用い、…というようにしてT5、２に
おいてデータを受け取るまで作動を続ける。プ
ロセツサPCOに対するパイプラインのタイミ
ングがトランザクシヨン時間Tn,oについて第３
Ｂ図に示されている。 カシユ２０において当たりとなるメモリ読み
取りに対してパイプラインのリソースを各次々
のＰ−バスサイクルのP3に指定することがで
きる。これが生じる場合には、所与の時間にパ
イプラインの各リソースは別々のメモリ読み取
りに対して作動を行なう。第３Ｄ図は上記した
プロセツサＰより優先順位の低いプロセツサＰ
によつて開始される当たり読み取りのタイミン
グを示している。第３Ｅ図はプロセツサＰによ
る当たり読み取りのタイミングをトランザクシ
ヨン時間Tn,oに対して示している。 上記したパイプラインリソース編成では、カ
シユ２０がアクセスされた後にＰ−バスのデー
タレジスタが使用される。その結果、カシユ２
０において当たりとなるメモリ読み取りは、所
望のデータを検索するのにパイプラインを１回
だけ情報通過すればよい。然し乍ら、カシユ２
０において外れとなるメモリ読み取り、及び全
てのメモリ書き込みは、パツキング記憶メモリ
ユニツト２８へのアクセスを必要とする。更
に、カシユ２０に記憶されたデータの有効性を
維持するためには、メモリ読み取りの外れによ
つてカシユ２０を指定しなければならず（即
ち、そのタグ記憶部２０Ａ及びデータ記憶部２
０Ｂの両方を変更しなければならず）、一方カ
シユ２０に含まれた位置へのメモリ書き込みに
よつてカシユ２０を更新しなければならない
（即ち、そのデータ記憶部２０Ｂを変更しなけ
ればならない）。従つて読み取りの当たりとは
異なり、読み取りの外れ及び書き込みは、パイ
プラインリソースを通る第２の情報通過を必要
とする。この後者のトランザクシヨンについて
以下に述べる。 (4) メモリ要求待ち行列を形成する際の共通制御
器の機能 第６図は共通の制御器CCを更に詳細に示し
ている。カシユ２０において外れとなるメモリ
読み取り及びメモリ書き込みに対して共通の制
御ユニツト１０がいかに応答するかを述べるこ
とによつて共通の制御ユニツト１０の作動が最
も良く説明される。読み取りの外れについて先
ず初めに説明する。 プロセツサＰがカシユ２０に含まれていない
メモリ位置からデータを読み取ることを望むと
仮定する。プロセツサＰは、カシユ２０におい
て当たりとなる読み取りを行なうプロセツサＰ
に対して上記で述べたのと同様に、パイプライ
ンのリソースによつて同期して作動を進める。
実際には、たとえ読み取りがカシユ２０におい
て外れとなることが当たりチエツク回路１６２
によつて決定されたとしてもパイプラインの
「データ」時間間隔中にＰ−バスのデータレジ
スタを経てプロセツサＰへデータが送り戻され
る。従つて送り戻されるデータは不適当なもの
である。これを考慮するため、当たりチエツク
回路１６２は外れを検出した際に「データ有
効」信号を否定にしそしてこの否定された「デ
ータ有効」信号をレジスタ１６３からＰ−バス
のデータ区分を経て不適当なデータと共にプロ
セツサＰへ送り戻す。この否定にされた「デー
タ有効」信号は、次のパイプラインシーケンス
の「伝送」時間中にプロセツサＰがＰ−バス上
でそれ自体のIDを感知するまでプロセツサＰ
を「待期」状態にする。プロセツサＰにより読
み取られる位置の正しいデータは４サイクル後
でそのパイプラインシーケンスの「データ」時
間中にＰ−バスのデータ区分から受け取られ
る。 トランザクシヨン時間は第４図に示された成
分の上に指示されている。これらは対応する成
分がパイプラインにおいてその作動を完了した
時間を示している。 前記したように、プロセツサＰはカシユ２０
に含まれていないメモリ位置からの読み取りを
試みる。カシユ２０の当たりチエツク回路は、
外れを検出すると、読み取りに対する機能コー
ドＦ、プロセツサＰのID、及び読み取るべき
メモリ位置の実アドレスPAをマルチプレクサ
１５８のレジスタに入れる。情報はT5、２に
おいてレジスタへラツチされる。T6、１にお
いてこの情報は適当な待ち行列即ちバツフア１
７２，１７４又は１７６に入れられる。待ち行
列即ちバツフアにいつたん情報が記憶される
と、読み取り外れ情報のパイプラインリソース
への第１の通過が完了する。 前記したように、メモリバス４８はＰ−バス
に対して非同期で作動する。メモリを参照する
場合は待ち行列が空になるまでメモリバス裁定
回路１８６を介して非同期で行なわれる。メモ
リバス裁定回路７６は前記米国特許第4045781
号に開示されている。待ち行列１７２及び１７
６の各々には順序が保持され、それ故、全ての
メモリアクセスは先入れ先出しベースで処理さ
れる。 或る指令がメモリバス４８の制御権を獲得す
ると、バツキング記憶メモリユニツト１８４内
の所望位置をアクセスする。メモリのアクセス
が完了すると、実アドレスPA及びメモリユニ
ツト１８４から読み取られたデータがメモリバ
ス４８からメモリ戻り待ち行列１８８へ送られ
る。このメモリ戻り待ち行列１８８も先入れ先
出しベースで作動する。控えタグ記憶部１８２
もカシユ２０のタグ記憶部２０Ａの控えとして
メモリ戻り待ち行列１８８への入力に維持され
る。メモリ戻り待ち行列１８８にデータが入力
されると、ちようど読み取られたメモリ位置の
実アクセスPAを表わす控えタグが控えタグ記
憶部１８２に書き込まれる。控えタグ記憶部１
８２の目的については以下に述べる。 メモリからのデータがメモリ戻り待ち行列１
８８に記憶されると、カシユ２０を再びアクセ
スして、読み取り外れを生じたプロセツサPo
へ正しいデータを送り戻すように、共通の制御
器CCがパイプラインに要求を発せねばならな
い。従つて、共通の制御ユニツト１０は新たな
バスサイクルのT0、０にその要求ラインに信
号を発することにより新たなトランザクシヨン
を開始する。全ての装置はＰ−バスに接続され
ているので、共通の制御器CCはＰ−バスへの
アクセスを裁定しなければならない。然し乍
ら、共通の制御器CCはＰ−バス上の全ての装
置に対して最も高い優先順位を有している。
T0、３にＰ−バスへのアクセスが許可された
時には、共通の制御器CCは読み取りを表わす
機能コードＦと、実アドレスPAと、メモリ戻
り待ち行列１８８からのIDとをＰ−バスのア
ドレス区分に送出する。T4、０において、共
通の制御器CCは、ちようど読み取られたメモ
リ位置の実アドレスPAをカシユ２０のタグ記
憶部２０Ａに書き込みそしてカシユのデータ記
憶部２０Ｂの対応位置にデータを挿入すること
により、カシユ２０を指定する。T4、３にお
いてデータはＰ−バスのデータ区分に送出さ
れ、プロセツサＰによつて受け取られる。これ
で、読み取り外れに対する作動が完了する。 装置からみれば、メモリの位置への書き込み
作動は簡単である。このような書き込みを開始
する装置はパイプラインに要求を発し、「伝送」
時間中にＰ−バスのアドレス区分に仮想アドレ
ス情報VAを送出し、そして書き込まれるべき
データを「データ」時間中にＰ−バスのデータ
区分に送出すれば、これで完了である。然し乍
ら、共通の制御器CCには更に書き込みが含ま
れる。共通の制御器CCは書き込まれる位置が
カシユ２０内にある場合にはカシユ２０を更新
しなければならない。パイプライン内のリソー
スの順序は、パイプラインを通る第１の情報通
過中にカシユ２０がアクセスされた時に書き込
まれるべきデータが共通の制御器CCに得られ
ないような順序になつているから、パイプライ
ンを通る第２の情報通過を開始しなければなら
ない。 パイプラインリソースを通る第１の情報通過
中に共通の制御ユニツト１０がメモリへの書き
込みを表わす機能コードＦを検出した場合に
は、共通の制御ユニツト１０は機能コードＦ
と、書き込まれるべき位置の実アドレスPAと、
書き込まれるべきデータとをレジスタ１５９に
与える。次いで、パイプラインのリソースの第
１の情報通過が完了した時にID信号に基いて
情報が待ち行列１７２又は１７６或いはバツフ
ア１７４へ転送される。 指令がメモリバス４８の制御権を獲得する
と、この指令によりバツキング記憶メモリユニ
ツト１８４に書き込みが行なわれる。メモリサ
イクルが完了すると、メモリからのデータ及び
ちようど書き込まれたメモリ１８４の位置の実
アドレスPAがメモリ戻り待ち行列１８８へロ
ードされる。次いで、控えタグ記憶部１８２が
チエツクされて、ちようど書き込まれたメモリ
位置がカシユ２０に含まれた位置であるかどう
かが決定される。それから、共通の制御器CC
はパイプラインリソースを通る第２の情報通過
を開始するようにパイプラインに要求を出す。
この第２の情報通過中に、もし、いま書き込ま
れたメモリ位置がカシユ２０に含まれた位置で
あることを控えタグ記憶部が示すならば、カシ
ユ２０のデータ記憶部２０Ｂはメモリへ書き込
まれたデータで更新される。そうでなければ、
カシユ２０は、第２の情報通過中には更新され
ない。 前記したように、控えタグ記憶部１８２はカ
シユ２０のタグ記憶部２０Ａの控えとして維持
される。この控えの有効性は、カシユのタグ記
憶部２０Ａの変化と控えタグ記憶部１８２の変
化をインターロツクすることによつて維持され
る。この控えタグ記憶部１８２は、カシユ２０
において当たりとなる書き込みによつて更に更
新されるべき特定のカシユ位置がパイプライン
リソースを通る２回の書き込み情報通過の間に
別のメモリ位置に再指定されるのを防止する。
例えば、カシユ２０において外れとなつた読み
取りに対する第２の情報通過が書き込みに対す
る第１の情報通過と第２の情報通過との間の時
間中に生じた場合には、このような誤つた再指
定が生じることがある。 説明上、控えタグ記憶部１８２を除去しそし
て所与の時間TOおいてカシユの位置ｘがメモ
リ位置Ａに対応するものと仮定する。又、時間
TOにおいて、カシユ２０に対して外れとなる
ような読み取りのパイプラインリソースへの第
１の情報通過は完了しているが、この読み取り
の第２の情報通過は完了していないものと仮定
する。その後の時間T1において、共通の制御
器CCによりメモリ位置Ａへの書き込み指令が
受け取られる。メモリ位置Ａはカシユの位置ｘ
に含まれているので、この書き込みはカシユの
当たりと同様に処理される。更に、時間T2に
おいて、カシユ２０に対して外れとなる読み取
りの第２の情報通過によりカシユの位置ｘが別
のメモリ位置例えばメモリ位置Ｂに指定される
ものと仮定する。時間T3において、カシユの
当たりとして処理される書き込みの第２の情報
通過により、カシユの位置ｘがメモリ位置Ａか
らの新たなデータで更新される。これにより、
誤つたデータがカシユの位置ｘに記憶されるこ
とになる。 この問題は、本発明によれば、メモリ戻り待
ち行列１８８の入力に控えタグ記憶部１８２を
設けることによつて解消される。メモリ戻り待
ち行列１８８からの入力でしかカシユのタグを
変更できないことが分つている。控えタグ記憶
部１８２をメモリ戻り待ち行列１８８への入力
に設置し、そしてこの待ち行列１８８を通る順
序を保持することにより、特定の入力がカシユ
２０に達する時に控えタク記憶部１８２に見ら
れるタグがカシユ２０に実際にあるタグと同じ
であるようにすることができる。パイプライン
を通る第２の書き込み情報通過が完了する前に
特定のカシユ位置ｘが新たなメモリ位置に再指
定されたとすれば、控えタグ記憶部１８２をチ
エツクすることによつてこれが指示される。こ
の場合は、パイプラインリソースを通る第１の
情報通過中にたとえ所望の位置がカシユ２０内
にあつたとしてもこの書き込みはカシユの外れ
として処理される。その結果、カシユ２０は誤
つて更新されることがない。 控えタグ記憶部１８２は別の目的も果たす。
前記したように、バツキング記憶メモリユニツ
ト１８４の内容は大量記憶制御装置４０及び４
２によつて変更される。カシユ２０にあるメモ
リ位置がユニツト４０又は４２からのＩ／Ｏト
ランザクシヨンによつて変更される時には、こ
の変更がカシユ２０の内容にも反映されねばな
らない。然し乍ら、メモリユニツト１８４の内
容がユニツト４０又は４２よつて変更される時
に絶えずカシユ２０にも作用を与えることは効
率的でない。 このシステムにおいては、２次記憶装置４０
又は４２からのアクセスを含むバツキング記憶
メモリユニツト２８への全てのアクセスは、有
る順序が保持されたメモリ戻り待ち行列１８８
及びメモリ裁定回路１８６によつて行なわれ
る。これにより、ユニツト４０及び４２によつ
て開示されるトランザクシヨンと、Ｐ−バス上
の装置によつて開始されてメモリユニツト１８
４の同じ位置に関与したトランザクシヨンとの
間の競合が排除される。更に、Ｐ−バス上の装
置からのトランザクシヨンと同様にユニツト４
０又は４２からのトランザクシヨンにおいて
は、カシユの更新を開始する前に控えタグ記憶
部１８２がチエツクされる。ユニツト４０又は
４２によつて書き込まれる位置がカシユ２０内
にあることが控えタグ記憶部１８２によつて指
示された場合には、カシユ２０が更新される
が、さもなくば更新されない。これにより、実
際に更新が必要とされる時しかカシユ２０を用
いることができず、ユニツト４０又は４２によ
つて書き込まれるメモリ位置ごとに絶えずカシ
ユ２０が使用されることが排除される。このよ
うにして、カシユ２０の帯域巾をユニツト４０
及び４２よる更新にとられることなく、カシユ
２０をＰ−バスの作動に用いることができる。 前記したように、カシユ２０内の所与の位置
に当たりとなる書き込みは、カシユ２０を更新
するためにパイプラインリソースへの第２の情
報通過を必要とする。この位置を更新処理中の
プロセツサPCはこの更新が完了する前にこの
位置を読み取ろうとすることが考えられる。こ
れにより、変更されていない無効データが戻さ
れることになる。 この問題は、パイプラインリソースを通る第
１の書き込み情報通過の際に書き込まれるカシ
ユ２０の位置を無効化することによつて解消さ
れる。然し乍ら、これでは、書き込みを行なつ
ているプロセツサが全書き込み時間中強制的に
停止されることになる。又、Ｐ−バス上の別の
装置によつて用いられているカシユの位置も無
効となつてしまう。これらは両方ともシステム
の全効率を低下させることになる。 本発明によれば、カシユ２０の１部分として
プロセツサインデツクス式のRAM（PIR）１６
７が設けられる。このPIR１６７はカシユの無
効化機構に代つて用いられる。PIR１６７はシ
ステム１０の各プロセツサ３０ごとに１つの位
置を含んでいる。PIR９０はプロセツサPCの
IDによつてインデツクスされ、そしてそのイ
ンデツクス巾はカシユ２０の12ビツトインデツ
クス巾よりも１ビツト大きい。このPIRのこの
付加的なインデツクスビツトは書き込み作動が
進行中である時の指示体として用いられる。 パイプラインリソースを通る第１の書き込み
作動情報通過の際には、書き込みを行なつてい
るプロセツサPnに対応するPIR１６７の位置
に、書き込まれるべきメモリ位置のタグが書き
込まれる。これと同時に、PIR１６７のその位
置の付加的なビツトがセツトされる。プロセツ
サPnがカシユ２０内の或る位置を読み取ろう
とする時には、このプロセツサは「カシユ」時
間間隔中にPIR１６７の対応位置をアクセス
し、そしてタグ及びここに記憶された付加的な
ビツトをチエツクして、読み取ろうとしている
位置が書き込み進行中の位置であるかどうかを
決定する。もしそうであれば、たとえ読み取る
べき位置がカシユ２０内にあつてもその読み取
り作動は読み取り外れとして処理される。従つ
てこの読み取りは書き込み後にメモリ待ち行列
１７２へ強制的に入れられる。もしそうでなけ
れば、読み取り作動は通常に行なわれ、即ち、
その位置がカシユ２０内にあれば読み取りの当
たりとして行なわれ、或いはその位置がカシユ
２０内になければ読み取りの外れとして行なわ
れる。パイプラインリソースを通る第２の書き
込み情報通過の際には、「カシユ」時間中に
PIR１６７の付加的なビツトがクリヤされ、そ
の位置への書き込みが完了したことが示され
る。 第４Ｂ図は、プロセツサＰによつて開始され
てカシユ２０に対して外れとなるような読み取
り作動のタイミングを示している。第４Ｃ図
は、プロセツサＰによつて開始されてカシユ２
０に対して当たりとなるような書き込み作動の
タイミングを示している。プロセツサＰの優先
順位はプロセツサＰより低い。第４Ｄ図はプロ
セツサＰによつて開始されてカシユ２０に対し
て外れとなるような書き込み作動のタイミング
を示している。プロセツサＰの優先順位はプロ
セツサＰ及びプロセツサＰより低い。第４Ａ図
にはクロツク時間P0ないしP3が示されている。 この特定の実施例では、PIR９０はシステム
１０の各プロセツサPCごとに１つの位置しか
含んでいない。従つてPIR１６７は各プロセツ
サPnの１つの書き込み進行中しか考慮できな
い。然し乍ら、いかなる所与のプロセツサPn
に対しても所与の時間に２つ以上の書き込み作
動が進行するようにさせることができる。これ
を行なう場合には、PIR９０は、書き込まれて
いる位置のうちの第１位置が読み取られるのを
防止するだけに過ぎない。書き込まれているそ
の後の位置はプロセツサPCによつて読み取る
ことができ、従つて無効データが戻されること
になる。 この特定の実施例では、この問題は、プロセ
ツサ３０のハードウエアに書き込み進行中
（WIP）フラグを設けることによつて解消され
る。このWIPフラグは、実際には、１つのプ
ロセツサPnが所与の時間に２つ以上の書き込
み作動を有することを防止する。プロセツサ
PCが書き込み作動の開始を望む時には、この
プロセツサはＰ−バスへ要求を出す前にその
WIPフラグをチエツクする。WIPフラグがセ
ツトされていれば、このプロセツサPCはWIP
フラグがクリヤされるまでこのWIPフラグを
チエツクし続ける。WIPフラグがクリヤされ
ると、プロセツサPnはＰ−バスに要求を出し、
そのIDと、書き込み機能コードＦと、書き込
まれるべき位置のVAとをＰ−バスのアドレス
区分に送り、次いでそのWIPフラグをセツト
する。その後このプロセツサPnが、パイプラ
インリソースにアクセスしてカシユを更新する
と共にPIR１６７の付加的なビツトをクリヤす
るように共通の制御ユニツト１０に求める時に
は、このプロセツサPnはそのWIPフラグもク
リヤする。この解決策では、書き込まれる位置
がカシユ２０内に含まれていないことが控えタ
グ記憶部１８２のチエツクによつて指示された
としても、PIR１６７の付加的なビツト及びプ
ロセツサPnのWIPフラグをクルヤするために、
全ての書き込み作動に対してプロセツサリソー
スへの第２の情報通過を強制的になさねばなら
ない。 この解決策とは別に、システム１０の各プロ
セツサPnごとに２つ以上の位置を含むように
PIR１６７を構成することもできる。従つて
PIR１６７は、１つのプロセツサPCが所与の
時間に２つ以上の書き込み作動を有しているよ
うな場合を取り扱うことができる。 典型的な作動においては、入出力装置３２
（遠隔プロセツサを含むこともある）及びプロ
セツサ３０は、ID、機能コード及び仮想アド
レス信号を高速Ｐ−バスインターフエイス回路
６１へ送ることによつてパイプラインリソース
とのトランザクシヨンを開始する。メモリモジ
ユール２８は、読み取り指令の実行の際にはこ
れらのトランザクシヨンがカシユに対して“外
れ”た時に、或いは書き込み指令の実行の際に
はこれらのトランザクシヨンがカシユに対して
“当たつた”時に、CCU１０によつてアクセス
されるだけである。前記したように、これらト
ランザクシヨンの或るものは同期して行なわ
れ、他のものは非同期で行なわれ、そして又或
るものは指令によつて許可された時にメモリモ
ジユール２８又はCCU１０の内部指令／状態
レジスタに直接アクセスする。一方、大量記憶
制御装置４０及び４２はメモリインターフエイ
ス３６を経て常にメモリモジユール２８に直接
アクセスし、それ故、パイプラインのリソース
を使用しない。然し乍ら、共通の制御ユニツト
１０は大量記憶制御装置４０及び４２によつて
発せられる書き込み指令を監視し、カシユメモ
リ２０内の或る位置が作用を受ける場合には
CCU１０によつてカシユの更新が行なわれる。
従つて、カシユ２０への同期アクセスとは別
に、メモリモジユール２８へのアクセス要求は
色々なランダムな時間周期で生じることが明ら
かである。これらの要求を最適に処理するた
め、メモリモジユール２８へのアクセス要求を
受け取る待ち行列及びメモリ裁定構成体が第６
図及び第７図に示されており、これにより本発
明のマルチプロセツサシステムに対して効率的
なデータ処理能力が与えられる。待ち行列の全
ての作動は先入れ先出し（FIFO）のベースで
行なわれる。 第６図において、実アドレス、機能コード、
ID信号、及びデータ信号（書き込み要求の場
合）はＰ−バス７６又は内部の裁定装置１５０
から第１段レジスタ１５２に入る。これらの信
号は、パイプラインを通る第１の情報通過の際
にはバス接続部１５６から入るが、パイプライ
ンを通る第２の情報通過の際には、カシユメモ
リを更新又は指定し、データをユニツトバス上
の装置に送り、或いは必要に応じて情報信号を
再循環するようなCCU１０の内部要求により、
バス接続部１５４から入る。要求が内部で発せ
られたものであると仮定すれば、マルチプレク
サ１５８は、後述のCCF発生器によつて内部
に発生されたCCF制御ビツトCCF2−CCF0及
び機能コード信号に基いてレジスタ１５２への
入力を選択する。上記の制御ビツトは、表に
示されるように、パイプラインを通る第１の情
報通過の際に機能コード信号、ID信号及び当
たりチエツク回路１６２に応答して、全てゼロ
の状態から変えられる。CCU１０は、これら
の制御ビツトに応答してパイプラインを通る第
２の情報通過の際にCCU１０の内部作動を変
更する制御回路を備えている。内部裁定回路網
１５０は、CCU１０がそのリソースへのアク
セスを得てそのカシユ１６６を更新又は指定す
るか、ユニバス上の装置がアクセスを得てトラ
ンザクシヨンを実行するか、或いはメモリ構成
体１６８がアクセスを得て要求されたデータを
送り戻すかを決定する。バス上の大量記憶装置
はリソースの使用に対して競合することはな
い。 説明上、更に、パイプラインを通る第１の情
報通過の際に読み取り“外れ”が生じたものと
仮定する。これは、要求されたデータがカシユ
２０にない時、又は書き込み進行中の位置に要
求がなされた時に生じる。この場合は、Ｐ−バ
ス７６を経て送り戻されるデータはない。そう
ではなくて、Ｔにおいて、マルチプレクサ１７
０が適当な機能コード、実アドレス及びID信
号をプロセツサ／ユニバス待ち行列１７２、ユ
ニバス／メモリバツフア１７４、又はプロセツ
サ／メモリ待ち行列１７６へ送出する。同様
に、書き込み“当たり”の際にも、カシユを更
新するのではなく、マルチプレクサ１７０が適
当な待ち行列１７０又は１７２或いはバツフア
１７４に上記と同じ信号の待ち行列を作る。
又、機能コード、実アドレス及びID信号に関
連したデータ信号を選択する制御回路も含まれ
ている。前記したように、データ信号はアドレ
ス信号よりも４つのＰ−バスサイクルだけ後に
続く。 プロセツサ／ユニバス待ち行列１７２はその
指令をユニバスインターフエイス回路１７８へ
送り、この回路は米国特許第3710324号に開示
された非同期ユニバス規定に基いて指令を処理
する。好ましい実施例では、待ち行列１７２は
16組までのデータ、実アドレス、機能コード及
びID信号を受け入れる。この待ち行列は前記
したように時間周期Ｔでロードされる。ユニバ
ス上の装置がプロセツサ／ユニバス指令に応答
する時には、この装置がそのデータ、機能コー
ド及びID信号をユニバス戻りバツフア１７８
に与える。CCUの裁定回路１５０がユニバス
戻りバツフア１７８からの情報を受け入れる時
には、CCF発生器が適当な制御情報をプロセ
ツサ／ユニバス待ち行列１７２へ送り、それに
より別の組の指令情報をユニバスインターフエ
イス回路１７８へ入力できるようにする。これ
らの手順により、CCU１０をユニバス規定に
適合させることができる。 同様に、ユニバス／メモリバツフア１７４は
ユニバス上の装置から送られる１組のデータ、
アドレス、及び制御信号を記憶する。ユニバス
上の装置からの指令はユニバス戻りバツフア１
７８に入り、そしてこれが首尾よくパイプライ
ンリソースへのアクセス権を得ると、データが
カシユ１６６内にあれば、カシユ１６６からプ
ロセツサ／ユニバス待ち行列１７２を経て読み
取られたデータを得る。さもなくば、その読み
取り又は書き込み指令情報をユニバス／メモリ
バツフア１７４に与える。ユニバス指令が“読
み取り外れ”となつた場合には、CCUがパイ
プラインを通る次の情報通過の際にその読み取
られたデータをプロセツサ／ユニバス待ち行列
１７２へ戻す。ユニバス指令が書き込み“当た
り”となつた場合には、CCUがそのトランザ
クシヨンに注目し、それに応じてそのカシユ１
６６を更新する。CCU発生器はパイプライン
の段を通じてトランザクシヨンが進められる時
にトランザクシヨンの状態を注目し、適当な制
御ビツトCCF2−CCF0を発生して、CCU１０
の各段の内部作動を制御する。 プロセツサ／メモリ待ち行列１７６はメモリ
モジユール１８４に向けられたプロセツサ３０
からの指令を受け取る。これらの指令は読み取
り、書き込み、書き込み／修正、或いはメモリ
モジユール又はCCU１０にある内部レジスタ
への書き込み及び読み取りを含む。この場合
も、“読み取り外れ”又は“書き込み当たり”
が生じたと仮定すれば、全ての指令情報はＴに
おいて待ち行列１７６で待ち行列にされる。こ
れらの指令はその後メモリ裁定回路１８６によ
つて選択されてから実行される。実行の際に
は、書き込みデータ（メモリへの）又は読み取
られたデータ（メモリから）がそれに関連した
機能コード及びID信号と共にメモリ戻り待ち
行列１８８を経て戻される。最終的に、メモリ
戻り待ち行列１８８から戻される指令は内部裁
定回路１５０によりパイプラインリソースへの
アクセスを得る。その後、表に示された適当
な第２番目のCCU実行機能が共通の制御ユニ
ツトにおいて実行される。 一方、大量記憶用バス４６上にある装置から
の指令はインターフエイス回路１７７のバツフ
アからメモリ裁定回路１７６に入る。大量記憶
装置によるメモリアクセスがパイプラインリソ
ースの使用を要求するのは、大量記憶装置がカ
シユメモリ１６６に維持されている位置におい
てメモリ１８４へ書き込みを行なう時だけであ
る。この決定は控えタグ記憶部１８２からの情
報で行なわれる。控えタグメモリ１８２はパイ
プラインリソースの１部分ではないので、書き
込み“当たり”のみがパイプラインへのアクセ
スを必要とする。この構成により、マルチプロ
セツサシステムの全性能が改善される。 前記したように、CCU発生器は、カシユメ
モリ１６６を更新又は指定する必要がある時に
裁定装置１５０自体に最高の優先順位を与える
ようにこの裁定装置を制御する制御ビツト
CCF2−CCF0を発生する。表は、パイプラ
インリソースを通る第２の情報通過中にCCU
が使用するために、パイプラインリソースを通
る第１の情報通過中にCCF発生器１６０によ
つて発生される制御ビツトCCF2−CCF1を示
している。これらの制御ビツトはID及び機能
コード信号と共にCCU発生器のデコーダへ送
られ、適当な時間周期で適当な制御信号を発生
し、CCU１０内のマルチプレクサ、ゲート、
ラツチ及びレジスタを上記のアルゴリズムに基
いて制御する。デコーダ１８０は一般のリード
オンリメモリ（ROM）で構成される。特に、
例えばID及び機能コード信号によつて識別さ
れたメモリアドレスの内容が、記憶された
CCFビツトを表わすように、このROMには情
報が記録される。これらのCCFビツトは次い
でパイプラインに再循環されて、その第２の情
報通過中に作動を制御する。 CCUの好ましい実施例において第２の情報
通過中にCCUによつて行なわれる或る特定作
動としては、マルチプレクサ１５８を制御する
ことによりレジスタ１５２への入力を選択する
こと、要求の待ち行列を作るように待ち行列１
７２，１７４又は１７６を作動すること、カシ
ユ１６６を更新又は指定すること、PIRを更新
すること、及び控えタグ記憶部１８２を更新す
ることが含まれる。その他の作動を行なつても
よい。特定のゲート及び制御回路も設けられて
いるが、これらは当業者にとつて明らかであろ
うからここには詳細に示さない。 プロセツサ３０、ユニバス上の装置３２又は
大量記憶用バス上の装置６８及び７０からメモ
リ１８４への全てのアクセスはメモリ裁定回路
１８６へ入れられる。メモリ裁定回路１８６
は、バツフア１７４、待ち行列１７２及び待ち
行列１７６のどれがメモリモジユール１８４へ
のアクセス権を得て、例えばメモリ読み取り又
は書き込み指令を実行するかを決定する。メモ
リモジユール１８４から送り戻される読み取ら
れたデータはメモリ戻り待ち行列１８８にいつ
たん記憶されてからの共通の制御ユニツト１０
へ戻される。共通の制御ユニツト１０は通し書
き込み式のカシユメモリ２０を用いているの
で、メモリモジユール１８４へ書き込まれるデ
ータもメモリ戻り待ち行列１８８にいつたん記
憶されてから共通の制御ユニツト１０によつて
そのカシユメモリ２０を更新するように後で用
いられる。更新作動が行なわれるかどうかは、
控えタグ記憶部１８２に“書き込みの当たり”
が生じるかどうかによつて左右される。前記し
たように、控えタグ記憶部１８２はカシユメモ
リ２０の全ての指令経過を保持していて、カシ
ユメモリにあるメモリデータに相当するアドレ
スタグの現在リストを維持している。この特徴
により共通の制御ユニツト１０はパイプライン
リソースを通る１回の情報通過でそのカシユメ
モリ２０を更新することができる。さもなく
ば、カシユメモリ２０がアクセスされてしまう
まで当たりチエツク回路がパイプラインに使用
されないので２回の実行が必要となる。 第７図はメモリ裁定・戻り回路１６８を示し
ている。図示されたように、メモリバス裁定回
路１８６は、プロセツサ／メモリ待ち行列１７
２、ユニバス／メモリバツフア１７４及び大量
記憶インターフエイス回路１７７から実アドレ
ス信号、機能コード信号、識別信号、及びデー
タ信号（書き込み指令の場合）を受け取る。
各々の接続部は、選択されたバツフア１７４、
待ち行列１７６、又はインターフエイス回路１
７７からの実アドレス信号、機能コード信号、
識別信号及びデータ信号を転送する個々の組の
導体を備えている。第６図には、これらの導体
が延びる経路しか示されておらず、個々の導体
は示されていない。選択は、回転、優先順位指
定のような一般の技術で行なうこともできる
し、待ち行列内の指令の数に基いて行なうこと
もできる。 裁定回路１８６によつて或る特定の指令が選
択されると、実アドレス信号、書き込みデータ
（もしあれば）、機能コード信号、及びID信号
が導体１９８を経て指令バツフア１９６へ送ら
れる。これらの信号は指令バツフア１９６から
個々の組の導体２０２，２０４、及び２０６を
経てメモリモジユール１８４及びメモリ指令待
ち行列２００へ送られる。指令デコーダ２０８
は機能コード信号及びID信号を受けてこれら
をデコードし、メモリモジユール１８４のメモ
リ作動を制御する適当な制御信号を発生する。
読み取り指令を実行すべき場合には、メモリデ
ータがモジユール１８４からメモリバス接続部
２１０を経てマルチプレクサ２１２へと戻され
る。書き込み指令を実行すべき場合には、メモ
リモジユール１８４の制御回路が、実アドレス
導体２０２上の実アドレスによつて識別された
位置に書き込みデータを入力し、次いでこの書
き込みデータをメモリ指令待ち行列２００に記
録する。この指令に関連した機能コードに基い
て、マルチプレクサ２１２はメモリ指令待ち行
列２００の制御論理装置によつてスイツチされ
て、メモリモジユール１８４から読み取られた
データを送るか又はメモリ指令待ち行列２００
からの書き込みデータを戻し、それにより適当
なデータをその機能コード、ID、及び実アド
レス信号と共にメモリ戻り待ち行列１８８に入
れ、この待ち行列は好ましい実施例では16組ま
での指令を収容できる。 メモリ戻り待ち行列１８８の出力は次いで大
量記憶用バスのインターフエイス回路１７７、
共通の制御器の内部裁定回路網１５０及び控え
タグ記憶部１８２へ送られる。読み取つたデー
タを大量記憶装置へ戻すべきであることが機能
コード及びID信号で示された場合には、大量
記憶用バスのインターフエイス回路１７７はパ
イプラインのリソースを使用せずにこの読み取
つたデータを受け入れ、それ故、カシユメモリ
２０もその他のパイプラインリソースもアクセ
スせず指定もしない。大量記憶装置又はその他
の装置によつてメモリモジユール８４へ書き込
まれるデータのアドレスはタグ比較回路２１４
によつて監視され、控えタグメモリ１８２に書
き込みの“当たり”が生じた場合には、CCU
１０はそのカシユメモリ２０を更新するために
パイプラインリソースにアクセス要求を出す。
この更新作動は、メモリ戻り待ち行列１８８か
らの書き込み指令を内部裁定回路網１５０へ転
送しこの裁定回路網がリソースへのアクセスを
ただちに許可することによつて行なわれる。カ
シユの更新指令はパイプラインリソースへのア
クセスに対して最も高い優先順位の１つを有し
ている。 メモリモジユール１８４から読み取られてプ
ロセツサ３０又はユニバス上の装置３２へ向け
られるデータは、それに関連したメモリアドレ
スが控えタグ記憶部１８２に記録されてからメ
モリ戻り待ち行列１８８にロードされる。従つ
てこの控えタグ記憶部１８２は、カシユのタグ
記憶部２０Ａが既に指定されていてもいなくて
もカシユメモリ２０の全てのタグアドレスを含
んでいる。待ち行列１８８内のデータ書き込み
指令は、この待ち行列を出た後にカシユメモリ
２０を更新して控えタグ記憶部１８２にアクセ
スするように計画される。従つて、これを実行
するように計画された読み取りデータによつて
カシユ２０がまだ指定されていなくても、待ち
行列１８８に指定作動が保留となつていれば、
書き込み指令によつてカシユが更新されること
はない。それ故、本発明の別の特徴によれば、
まだ実行されずに待ち行列１８８に存在する読
み取り指令によつてただちに指定されるカシユ
の位置が誤つて更新されることがこの待ち行列
構成によつて防止される。この構成により、カ
シユメモリ２０のタグ記憶部２０Ａを変更する
指令をインターロツクさせる必要性が排除され
る。このようなインターロツクはシステムの全
性能を著しく低下するものである。 前記したように、Ｐ−バス７６は、アドレス
及び制御信号と、データ信号とを各々伝送する
個別のアドレス区分及びデータ区分を備えてい
る。従つて、共通の制御ユニツトのリソースは
第８Ａ図に示された個別のアドレス区分と、第
８Ｂ図に示された個別のデータ区分とに分けら
れる。データ信号が組合わされた指令がＰ−バ
ス上の装置によつてＰ−バス７６に出される場
合には、機能コード信号、ID信号、及びアド
レス信号が第１のＰ−バスサイクル中に第１段
レジスタ３５２に入れられ、そしてデータ信号
が４サイクル後で共通の制御ユニツトのデータ
区分にある第１段レジスタ３０６に入れられ
る。次の組の指令情報が第１段区分３５２に入
れられる時には、第１組の指令信号が第２段レ
ジスタ３５４へと進められ、そして第２指令に
組合わされたデータ信号がもしあればこれがレ
ジスタ３０６に入れられる。その手前の組のデ
ータ信号は第２段データレジスタ３０８へ進め
られる。従つて、各組の指令情報がレジスタ３
５２に入れられるにつれて、それに対応するデ
ータ信号がデータレジスタ３０６内で４サイク
ル後に続く。データ信号を機能コード、アドレ
ス及びID信号よりも４サイクル後に転送する
場合の利点は第６図に示された共通の制御ユニ
ツト１０を簡単に検討することによつて明らか
となろう。カシユ１６６において外れが生じた
と仮定しよう。メモリモジユールへのアクセス
が行なわれ、それに対応するデータが内部裁定
回路網１５０を通じて戻される。機能コード、
ID及び実アドレス信号はこの裁定回路網１５
０からデータ導体１５５に送られ、一方それに
対応するデータ信号は導体１５４を経て第１段
レジスタ１５２へ送られる。機能コード、ID
及び実アドレス信号が出力レジスタ１６３によ
つてＰ−バス７６に達する時には、その読み取
り指令を開始したＰ−バス上の装置は、４サイ
クル後で共通の制御ユニツトのリソースを経て
送られるデータ信号の到来が知らされる。機能
コード、ID及びアドレス信号は、共通の制御
器のリソース、特にメモリマネージメント回路
及びアドレス変換回路２４を使用する必要がな
いので、パイプラインリソースを通して送られ
る別の組の指令情報に対してこれらのリソース
を用いることができる。このように、アドレス
信号とデータ信号とを分離することにより、共
通の制御器のリソースの作動及び使用が効率的
なものにされる。 さて第８Ａ図及び第８Ｂ図について説明す
る。CCF発生器３４０は、第８Ａ図及び第８
Ｂ図の全てのレジスタ、マルチプレクサ、及び
レジスタの内部論理機構の作動を制御する。共
通の制御裁定装置３３６及びCCF発生器３４
０は、指令がパイプラインリソースを通してシ
ーケンシングされる時にこれら指令に組合わさ
れる情報信号を監視する。指令情報の組がパイ
プラインに第１回目に通される際には、CCF
発生器３４０は、導体３７０，３７４及び３７
８によつてＰ−バス７６へ戻されるべき情報を
受け取る。この情報に応答して、CFF発生器
３４０は１組の制御ビツトCCF2−CCF0を発
生し、これらビツトは次いでレジスタ３６０の
CCF区分に供給される。CCF発生器３４０か
らの他の制御信号はマルチプレクサ制御回路３
５０へ送られ、この制御回路は指令情報が次に
パイプラインリソースに通される際にマルチプ
レクサ３６４，３６６及び３６８の選択を制御
する。更に、このマルチプレクサ制御回路３５
０は、導体３１８を経て送られるカシユデー
タ、又は導体３１６そしてマルチプレクサ３１
４を経て送られるパイプラインデータの選択を
制御する。選択を行なう条件は前記で説明し
た。又、マルチプレクサ制御回路３５０はパイ
プラインから導体３０２を通るデータ信号又は
内部裁定回路１５０から導体３０４を通るデー
タ信号を選択するようにマルチプレクサ３００
を制御する。 共通の制御ユニツト１０は、第８Ｂ図に示さ
れたプロセツサインデツクスRAM３２６も備
えている。このプロセツサインデツクスRAM
は、実アドレス及びID信号を記憶するインデ
ツクス部分３２５と、ID信号により識別され
た装置が、またカシユメモリに書き込まれてい
ない書き込み指令を伝送したかどうかを指示す
る書き込み進行中ビツト３２７とを含んでい
る。指令装置の指令情報がパイプラインリソー
スのカシユメモリ段に達すると、その要求され
たデータがカシユメモリ内にあるかどうかを確
かめるためにカシユメモリ３２８のアドレスタ
グ記憶部がチエツクされるだけでなく、そのイ
ンデツクス部分３２５及びその書き込み進行中
ビツト３２７もチエツクされる。従つて、たと
え要求された情報がカシユメモリ３２８内にあ
つても、書き込み進行中ビツト３２７がセツト
されていれば、回路３３０により指令装置はカ
シユに対するそのメモリ参照が強制的に“外
れ”となるようにされる。この強制的に“外
れ”にする回路３３０はタグ比較・データ有効
性論理回路３４２の制御論理を変更して、駆動
装置３４６が作動された時のデータ有効性信号
を否定にする。これらの作動は、プロセツサイ
ンインデツクスRAM３２６に対するタグ比較
及びアクセスを行なえる時まで指令及びデータ
情報の伝送を遅延する遅延線３４８によつて実
行できるようにされる。 パイプラインリソースの効率的な使い方を更
に最適なものにするため、要求した読み取りデ
ータがパイプラインリソースのデータ区分を通
して送り戻されるように計画された時に、共通
の制御器の裁定回路網３３６はデータがパイプ
ラインの別の指令と共に伝送されない場合だけ
戻り情報をＰ−バススロツトに指定する。この
形式の時間スロツトが利用できる場合には、マ
ルチプレクサ制御回路３５０はマルチプレクサ
３６４，３６６及び３６８によつて機能コード
信号、ID信号、及び実アドレス信号の１部分
をレジスタ３６０へ入力せしめ、その後これら
信号は要求された読み取りデータがパイプライ
ンの入力バツフア３０６に送られるのと同時に
Ｐ−バス７６に送られる。データレジスタ３０
６に送られたデータがパイプラインへ送られる
直前に出力バツフア３２０に達した時には、共
通の制御ユニツトはそれ自体で機能コード信
号、ID信号及び実アドレス信号を再循環し、
これによりこれら全ての情報は同時に出力バツ
フア３６０及び３２０に達して一緒にＰ−バス
７６に出される。その他の作動もCCF発生器
の制御ビツトCCF2−CCF1の状態に基いて共
通の制御ユニツト内で実行される。これらの制
御ビツトはレジスタ段３５２，３５４，３５
６，３５８，３５０及び３６０を通して再循環
されて、プロセツサインデツクスRAM３２６
及びカシユメモリ３２８内で或る作動を開始す
る。第５図は、指令の形式、実アドレスのレン
ジ及び機能コード信号F3−F0に基いて共通の
制御ユニツト内で行なわれる全ての作動を示し
ている。適当な情報がレジスタから共通の制御
ユニツトの制御回路へ送られて、これらの作動
を実行する。 以上の説明は本発明の特定の実施例に限定さ
れる。然し乍ら、本発明は、色々な基本構造を
有するデータ処理システムや、本明細書に述べ
たものとは異なつた内部回路を用いたシステム
でも、本発明の前記目的及び効果の全部又は幾
つかを達成するように実施できることが明らか
であろう。それ故、添付の請求の範囲は本発明
の真の精神及び範囲内に入る全ての変更や修正
を網羅するものとする。
第１図は本発明により構成されたマルチプロセ
ツサシステムのブロツク図、第２Ａ図ないし第２
Ｅ図は第１図に示された要素間での情報の転送を
同期する種々のクロツク信号を示した図、第３Ａ
図ないし第３Ｅ図は第１図のカシユメモリに含ま
れたメモリ位置に対してプロセツサが読み取り作
動を実行する時の第１図の要素に対するタイミン
グ間隔を示した図、第４Ａ図ないし第４Ｄ図及び
第４Ａ−１図ないし第４Ｄ−１図は第１図のカシ
ユメモリに２回アクセスすることを必要とするト
ランザクシヨンをプロセツサが実行する時の第１
図の要素に対するタイミング間隔を示した図、第
５図は共通の制御ユニツトに生じる種々の状態に
応答して該制御ユニツトで実行される内部作動を
リストした図面、第６図は第１図に用いられた共
通の制御ユニツトを詳細に示した図、第７図は第
６図の共通の制御ユニツトの内部メモリ裁定・メ
モリ戻り回路を示した図、そして第８Ａ図及び第
８Ｂ図は第１図の共通の制御ユニツトの共有リソ
ースの機能要素を示す図である。 １０……共通の制御ユニツト、２０……カシユ
メモリ、２０Ａ……タグ記憶部、２０Ｂ……デー
タ記憶部、２８……ランダムアクセスメモリモジ
ユール、３０……プロセツサ、４０，４２……大
量記憶制御装置、４６……大量記憶用バス、４８
……メモリバス、６０……ユニバス、６１……Ｐ
−バスインターフエイス、３２……Ｉ／Ｏ装置、
３４……メモリ要求待ち行列、３６……メモリイ
ンターフエイス、６４……ユニバスインターフエ
イス、６５……メモリ戻り待ち行列、６７……控
えタグ記憶部、７２……ユニバス要求待ち行列。
ツサシステムのブロツク図、第２Ａ図ないし第２
Ｅ図は第１図に示された要素間での情報の転送を
同期する種々のクロツク信号を示した図、第３Ａ
図ないし第３Ｅ図は第１図のカシユメモリに含ま
れたメモリ位置に対してプロセツサが読み取り作
動を実行する時の第１図の要素に対するタイミン
グ間隔を示した図、第４Ａ図ないし第４Ｄ図及び
第４Ａ−１図ないし第４Ｄ−１図は第１図のカシ
ユメモリに２回アクセスすることを必要とするト
ランザクシヨンをプロセツサが実行する時の第１
図の要素に対するタイミング間隔を示した図、第
５図は共通の制御ユニツトに生じる種々の状態に
応答して該制御ユニツトで実行される内部作動を
リストした図面、第６図は第１図に用いられた共
通の制御ユニツトを詳細に示した図、第７図は第
６図の共通の制御ユニツトの内部メモリ裁定・メ
モリ戻り回路を示した図、そして第８Ａ図及び第
８Ｂ図は第１図の共通の制御ユニツトの共有リソ
ースの機能要素を示す図である。 １０……共通の制御ユニツト、２０……カシユ
メモリ、２０Ａ……タグ記憶部、２０Ｂ……デー
タ記憶部、２８……ランダムアクセスメモリモジ
ユール、３０……プロセツサ、４０，４２……大
量記憶制御装置、４６……大量記憶用バス、４８
……メモリバス、６０……ユニバス、６１……Ｐ
−バスインターフエイス、３２……Ｉ／Ｏ装置、
３４……メモリ要求待ち行列、３６……メモリイ
ンターフエイス、６４……ユニバスインターフエ
イス、６５……メモリ戻り待ち行列、６７……控
えタグ記憶部、７２……ユニバス要求待ち行列。
Claims (1)
- 【特許請求の範囲】 １ データ信号および制御情報を含む指令を発す
る装置間の情報の転送を行なうデータ処理システ
ムであつて、前記制御情報は、行われるべき情報
転送動作の種類を指定するコード信号と、その情
報転送に関わる装置を識別する装置識別信号と、
情報がそこへまたはそこから転送されるべき装置
の位置を指定するアドレス信号とを含むようなデ
ータ処理システムにおいて、 Ａ 複数のアドレス可能な記憶位置に情報を記憶
するためのランダムアクセスメモリ手段（28）
と、 Ｂ 共通制御手段(10)とを備えており、前記共通制
御手段は、．ある順序のパイプラインシーケ
ンスにおいて指令を処理するためのデータ区分
（第８Ｂ図）および制御区分（第８Ａ図）を備
えるパイプラインリソース手段を備えており、
該パイプラインリソース手段は、 ａ 前記制御区分において制御情報を受ける制
御入力手段（352）および前記データ区分に
おいてデータ信号を受けるデータ入力手段
（306）と、 ｂ 前記ランダムアクセスメモリ手段に含まれ
た情報のコピーを記憶するアドレス可能な記
憶位置を有するデータ記憶手段（20B）およ
び該データ記憶手段に含まれた情報に関連し
た前記ランダムアクセスメモリ手段における
アドレス可能な記憶位置を指定するメモリア
ドレスを記憶するアドレスタグ記憶手段
（20A）を含むカシユメモリ手段(20)と、 ｃ ある指令によつて要求されたメモリデータ
が前記カシユメモリ手段に存在するか否かを
決定するタグ比較手段（162）と、 ｄ 前記制御区分においてそこから制御情報を
伝送する制御出力手段（163）および前記デ
ータ区分においてそこからデータ信号を伝送
するデータ出力手段（163）とを備えており、 前記共通制御手段は、さらに、．前記ラン
ダムアクセスメモリ手段にアクセスしようとし
ている指令を受ける待ち手段（176）と、 ．前記ランダムアクセスメモリ手段とこの
共通制御手段とを相互に接続するメモリインタ
ーフエイス手段とを備えており、 該メモリインターフエイス手段は、 ａ 前記ランダムアクセスメモリ手段において
情報を読み取り、または書き込む指令を受け
る指令受信手段（196）と、 ｂ 前記ランダムアクセスメモリ手段から読み
出され、または前記ランダムアクセスメモリ
手段へ書き込まれた情報を記憶するメモリ戻
り手段（65）と、 ｃ 前記指令受信手段および前記メモリ戻り手
段に接続され、前記ランダムアクセスメモリ
手段（184）、前記指令受信手段および前記メ
モリ戻り手段（65）の間の情報の転送を制御
するメモリ制御手段と、 ｄ 前記アドレスタグ記憶手段（20A）に含ま
れた情報のコピーを維持するための控えタグ
記憶手段（182）とを備えており、 前記パイプラインリソース手段は、さら
に、 ｅ 前記共通制御手段の動作を制御するタイミ
ングおよび制御手段（26）を備えており、該
タイミングおよび制御手段は、 前記パイプラインリソース手段の相続く
ステージを通して指令のシーケンシングを
行い、且つさらに前記タグ比較手段に応答
して、前記カシユメモリ手段から前記制御
出力手段へのある指令によつて要求される
データの転送を、前記指令によつて要求さ
れたデータが前記カシユメモリ手段に存在
するときに可能化するパイプラインタイミ
ング手段と、 前記タグ比較手段に応答してある指令
を、該指令によつて要求されるデータが前
記カシユメモリ手段にないときに前記待ち
手段（176）に入れ、且つさらに前記指令
における制御情報に応答して前記指令が前
記ランダムアクセスメモリ手段に情報を書
き込もうとしているときにはそれを前記待
ち手段（176）に入れるための待ち制御手
段（158）と、 前記控えタグ記憶手段（182）における
情報に応答して、ある指令が前記ランダム
アクセスメモリ手段に情報を書き込むとき
に、前記データ記憶手段（20B）を更新す
るための更新手段（336、340、350）と、 前記指令におけるコード信号に応答し
て、前記カシユメモリ手段に存在していな
い情報が前記ランダムアクセスメモリ手段
から読み出されるときには、前記タグ記憶
手段（20A）および前記データ記憶手段
（20B）を指定するための指定手段（340）
とを備える、ことを特徴とするデータ処理
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US116083 | 1980-01-28 | ||
| US06/116,083 US4345309A (en) | 1980-01-28 | 1980-01-28 | Relating to cached multiprocessor system with pipeline timing |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56500824A Division JPS6319904B2 (ja) | 1980-01-28 | 1981-01-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168341A JPH02168341A (ja) | 1990-06-28 |
| JPH0526225B2 true JPH0526225B2 (ja) | 1993-04-15 |
Family
ID=22365126
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56500824A Expired JPS6319904B2 (ja) | 1980-01-28 | 1981-01-28 | |
| JP1177847A Granted JPH02168341A (ja) | 1980-01-28 | 1989-07-10 | データ処理システム |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56500824A Expired JPS6319904B2 (ja) | 1980-01-28 | 1981-01-28 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4345309A (ja) |
| EP (1) | EP0046781B1 (ja) |
| JP (2) | JPS6319904B2 (ja) |
| DE (1) | DE3134428T1 (ja) |
| GB (1) | GB2078408B (ja) |
| WO (1) | WO1981002210A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1981002210A1 (en) | 1981-08-06 |
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