JPH04148266A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、共通バスを使用したマルチプロセッサシス
テム、特にそのリセット信号の制御方式％式％ ［従来の技術］ 第５図は例えば特開昭４６−１９４６０号公報に示され
た従来のマルチプロセッサシステムを示すブロック図で
ある．圀において、ｌは複数の装置が接続された共通バ
スである。２はこの共通バス１に接続された前記装置の
１つとしての中央処理装置であり、３は同しく前記装置
の１つとしての記憶装置、４はそれぞれ前記装置の１つ
としての入出力制御装置である。５は共通バスｌに接続
され、当該共通バスｌを介して行われる前記各装置間の
データ転送を制御するシステム制御装置・バス制御装置
である。

また、このシステム制御装置・バス制御装置５内におい
て、１１は当該システム制御装置・バス制御装置５の内
部バスであり、１２はこの内部バス１１に接続された中
央制御部（以下、ＣＰＵという）、１３は同しく内部バ
ス１１に接続されたメモリである。１４は内部バス１１
に接続され、ＣＰＵ１２から共通バスｌの使用権を新た
に与えることを禁止する要求を受けるとバス裁定禁止信
号ａを出力するバス裁定制御回路である。

Ｉ５は共通バスＩに接続された複数の装置から出力され
るバス使用要求信号すを裁定するバス裁定回路であり、
共通バス１の使用が終了した状態でバス裁定禁止信号ａ
をチエツクし、共通バス１を使用権を新たに与えて良い
状態であれば、バス使用要求信号すを裁定してバス使用
許可信号Ｃを出力し、さらに、制御信号ｄを共通バス１
から入力して共通バスｌの使用完了を監視する。

１６はこのバス裁定回路１５からバス使用許可信号Ｃが
出力されて共通バス１の使用権がある装置に与えられる
と共通バス１のタイムアウト検出を開始するバスタイム
アウト検出回路であり、共通バスｌからの制御信号ｄを
入力して監視し、あらかじめ定められた所定時間内に共
通バス１の使用が完了しなかった場合には、タイムアウ
トとして共通バス１の使用を強制終了するための制御信
号ｅを出力する。

１７は共通バスｌと内部バス１１とに接続され、ＣＰＵ
１２からシステムリセット要求を受けてシステムリセッ
ト信号ｆを共通バス１に出力し、共通バスＩに接続され
た装置をリセットするシステムリセット信号出力回路で
ある。

次に動作について説明する。このような共通バスを使用
したマルチプロセッサシステムにおいて、システム全体
にリセットをかける場合には次の事項に注意する必要が
ある。即ち、共通バス１を介してデータをある装置から
他の装置に転送中に、このデータ転送に無関係にシステ
ム全体に対するリセットを発行した場合、共通バス１上
のデータが失われてデータの転送が正常終了しないこと
が起こる。例えば、記憶装置３にデータを書込み中にリ
セットが発行された場合、データ崩れが起こって正常に
書込めない可能性がある。このようなことを避けるため
には共通バス１上のデータ転送が完了した後にシステム
全体に対するリセットが発行されるようにすれば良い。

これを実現するため、システム制御装置・バス制御装置
５は以下のように動作する。即ち、通常バス裁定制御回
路１４はＣＰＵ１２によって共通バス１の使用権を与え
るバス裁定を行って良い状態に設定されている。このと
き、バス裁定回路１５はバス使用権の裁定を実施し、ま
たバスタイムアウト検出回路１６はバスタイムアウトの
検出を行っている。

この状態においてシステムリセットを行う場合を説明す
る。まず、ＣＰＵ１２はバス裁定制御回路１４に対して
バス使用権を新たに与えることを禁止する要求を行う。

バス裁定制御回路１４は、これによりバス裁定禁止信号
ａをバス裁定回路１５に出力し、バス裁定回路１５は新
たなバス裁定を中止する。

次に、ＣＰＵ１２は共通バス１のバスタイムアウトを検
出する時間以上の時間が経過した後に、システムリセッ
ト信号出力回路１７に対してシステムリセット信号「の
出力を要求する。それにょってシステム全体・ノド信号
出力回路１７は共通バス１にシステムリセット信号ｆを
出力し、共通バス１に接続された各装置のリセットを行
う。

このようにバスタイムアウトを検出する時間以上の時間
にわたって待機することで、共通バス１上におけるデー
タ転送は完全に停止した状態になる。即ち、たとえ新た
なバス使用権を与えることが禁止された時点で共通バス
１の使用が行われていたとしても、上記時間経過後にシ
ステムリセット信号ｆを出力するときには、共通バス使
用権を与えられた装置による共通バスｌの使用が終了し
ているか、バスタイムアウト検出回路１６によってバス
アクセスが強制終了しているかのいずれがである。

〔発明が解決しようとする課題］ 従来のマルチプロセッサシステムは以上のように構成さ
れているので、ＣＰＵ１２から共通バス１上に接続され
ている装置をリセットするときには、ＣＰＵ１２よりバ
ス裁定制御回路１４に対してバス使用権を新たに与える
ことを禁止する要求を、システムリセット信号出力回路
１７に対してシステムリセット信号の出力要求をそれぞ
れ出力しなければならず、また、ＣＰＵＩ　２からシス
テムリセットを要求する場合には、バス裁定制御回路１
４に対してバス使用権を新たに与えることを禁止する要
求を発行した後、共通バス１のバスタイムアウトを検出
する時間以上の時間を待たねばならず、その分リセット
が遅れることになり、特にシステムリセットを要求する
場合に共通バスｌのバスタイムアウトを検出する時間以
上の時間を待たねばならないことは、リセットを発行す
る要因が一般にシステムに何らかの異常が生じており、
リセットによって復旧したい場合であることを考慮した
場合、その分異常からの復帰が遅れることを意味し、異
常状態の長期化を招くなどの課題があった。

この発明は上記のような課題を解決するためになされた
もので、ＣＰＵから共通バス上に接続されている装置の
リセット方法を簡略化するとともに、できるかぎり早く
共通バス上にシステムリセット信号を出力して共通バス
上に接続された装置をリセットできるマルチプロセッサ
システムを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るマルチプロセッサシステムは、共通バス
に接続した装置のリセットを実施するに際して、バス裁
定手段にリセット出力命令を送って新たに共通バスの使
用権を与えることを禁止し、バス使用許可信号が無意（
共通バスの使用なし）になると共通バス上にリセット信
号をただちに出力して、共通バスに接続された装置をリ
セットするものである。

〔作　用〕

この発明におけるマルチプロセッサシステムは、バス使
用権を新たに与えることを禁止する要求とシステムリセ
ット信号の出力要求の２種類の要求を、１つのシステム
リセット信号の出力要求にし、当該システムリセット信
号の出力要求のみによって新たなバス使用権の、裁定を
停止させるとともに、共通バスの使用状況を示すバス使
用許可信号をシステムリセット信号の出力条件に加えて
、システムリセット信号の出力要求があり、かつバス使
用許可信号が無意となった時、ただちにシステムリセッ
ト信号を出力することにより、共通バスに接続された装
置のりセント方法が簡易で、そのリセットをでき得るか
ぎり迅速に行うことのできるマルチプロセッサシステム
を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は共通バス、３は装置としての記憶装置
、４は装置としての入出力制御装置、１１は内部バス、
１２はＣＰＵ、１３・はメモリであり、第５図に同一符
号を付した従来のそれらと同一、あるいは相当部分であ
るため詳細な説明は省略する。

６は共通バスｌに接続された複数の装置から出力される
バス使用要求信号を裁定し、１つの装置に対してバス使
用許可信号を送出して当該装置にバス使用権を与え、共
通バスｌ上のアクセス管理を行うバス裁定手段としての
バス制御装置である。

７は従来の中央処理装置２の機能に、システム制御装置
・バス制御装置５のシステム制御装置に関する機能を付
加した中央処理装置・システム制御装置である。また、
この中央処理装置・システム制御装置７内において、１
８はＣＰＵ１２からのシステムリセット要求信号ｇによ
ってバス裁定禁止信号ａを共通バス１上に出力するとと
もに、バス使用許可信号Ｃの状態によってシステムリセ
ット信号ｆを共通バス１上に出力するシステムリセット
信号出力制御回路である。

第２図はこのシステムリセット信号出力制御回路１８の
詳細を示すブロック図である。図において、２１はシス
テムリセット要求信号ｇに対して一定の時間後にその出
力信号りを有意（論理「ｌ」）にする時間遅延ブロック
である。２２はシステムリセット要求信号ｇ、時間遅延
ブロック２１から出力された信号りが共に有意（論理「
１」）のときに信号ｉを有意（論理「１」）にする２人
力のアンドゲートである。

２３はこのアンドゲート２２より出力された信号ｉが有
意（論理「Ｉ」）であり、バス使用許可信号Ｃが無意（
論理「１」）のときシステムリセット信号ｆを有意（論
理「０」：リセットを出力）とする２人力のナントゲー
トである。２４はシステムリセット要求信号ｇを反転さ
せてバス裁定禁止信号ａとして出力するインバータゲー
トである。

次に動作について説明する。通常は中央処理装置・シス
テム制御装置７内のＣＰＵ１２からシステムリセット要
求信号ｇは出ていないので、バス制御装置６はバス使用
権の裁定を実施し、また同じバス制御装置６内にあるバ
スタイムアウト検出回路（図示せず）はバスタイムアウ
トの検出を行っている。

さて、中央処理装置・システム制御装置７内のＣＰＵ１
２からシステムリセット要求信号ｇを出力する場合につ
いて第３図のタイムチャートに基づいて説明する。ＣＰ
Ｕ１２からリセットをかける場合、システムリセット要
求信号ｇを論理「ｏ」から論理「１」に変化させる。こ
のシステムリセット要求信号ｇはインバータゲート２４
にて論理ｒｌＪから論理’ＯＪに論理反転され、バス裁
定禁止信号ａとして共通バスｌ上に出力される。バス制
御装置６はこのバス裁定禁止信号ａを取込み、新たなバ
ス裁定を停止する。

またシステムリセット要求信号ｇは時間遅延ブロック２
１である時間だけ遅らされて信号りとして出力される。

この時間遅延ブロック２１における遅延時間は、バス使
用許可信号Ｃのバス制御装置６から中央制御装置・シス
テム制御袋Ｎ７までの伝達時間と、バス裁定禁止信号ａ
の中央制御装置・システム制御装置７からバス制御装置
６までの伝達時間との関係で、バス裁定禁止信号ａを出
力したにもかかわらず、たまたま次のバス裁定が行われ
てバス使用許可信号Ｃが出力された場合を考慮して決定
し、バス裁定中にシステムリセット信号がでないように
する。

時間遅延ブロック２１の出力する信号りが論理「０」か
ら論理「１」になると、アンドゲート２２から出力され
る信号ｉは論理「１」となる。

ここでバス使用許可信号Ｃが無意（論理「１」）であれ
ば共通バス１を使用している装置がないので、ナントゲ
ート２３の出力であるシステムリセット信号ｆは論理「
１」から論理「０」となり、これによって共通バスｌ上
に接続された装置がリセットされる。

なし、バス使用許可信号Ｃが有意（論理「０」）である
場合は、共通バスｌを使用している装置があることを示
している。従って、この場合には共通バス使用権を与え
られた装置による共通バスｌの使用終了、またはバスタ
イムアウト検出によるバスアクセスの強制終了によって
バス使用許可信号Ｃが無意（論理「１」）になるのを待
ち、バス使用許可信号Ｃが無意（論理「ｌ」）になると
先に述べた場合と同様にして、システムリセット信号ｆ
は論理「１」から論理「０」となって、共通バス１上に
リセットが出力され、共通バスｌ上に接続された装置が
リセットされる。

なお、上記実施例では、中央処理装置の機能に、システ
ム制御装置に関する機能を付加して中央処理装置・シス
テム制御装置を構成し、バス裁定手段としてのバス制御
装置を独立して設けたものを示したが、このバス裁定手
段としてのバス制御装置にシステム制御装置に関する機
能を付加してシステム制御装置・バス制御装置を構成し
、中央処理装置を独立して設けてもよい。

第４図はそのような実施例を示すブロンク図である０図
において、８は第１図に示すバス裁定手段としてのバス
制御装置６に、中央処理装置・システム制御装置７のシ
ステム制御装置に関する機能を付加して構成したシステ
ム制御装置・バス制御装置である。他の部分は第１図あ
るいは第５図と同一、もしくは相当部分と同一の符号を
付して説明の重複をさけている。

ここで、システム制御装置・バス制御装置８のＣＰＵ１
２からシステムリセット信号ｇを出力する場合について
の動作は、第１図に示す実施例の場合とほぼ同じである
。ただし、バス裁定禁止信号ａは共通バス１上には出力
されず、システム制御装置・バス制御装置８内のバス裁
定回路１５に直接取込まれる。また、バス裁定回路１５
がら出カされるバス使用許可信号Ｃもシステムリセット
信号出力制御回路１８に直接取込まれる。システムリセ
ット信号出力制御回路１８内の時間遅延−ブロック２１
の遅延時間は、バス使用許可信号Ｃのバス裁定回路１５
からシステムリセット信号出力制御回路１８までの伝達
時間と、バス裁定禁止信号ａのシステムリセット信号出
力制御回路１８からバス裁定回路１５までの伝達時間と
の関係で、バス裁定禁止信号ａを出力したにもかかわら
ず、たまたま次のバス裁定が行われてバス使用許可信号
Ｃが出力された場合を考慮して決定し、バズ裁定中にシ
ステムリセット信号がでないようにする。

〔発明の効果〕

以上のように、この発明によれば、共通バスに接続した
装置をリセットする際、バス裁定手段にリセット出力命
令を送って新たに共通バスの使用権を与えることを禁止
し、バス使用許可信号が無意になった時点で共通バス上
にリセット信号を出力するように構成したので、バス使
用権を新たに与えることを禁止する要求と、システムリ
セット信号の出力要求の２種類が必要であったものが、
システムリセット信号のみで新たなバス使用権の裁定の
停止も行えるようになるばかりか、ＣＰＵにおける手順
が削減されるとともに、共通バスが使用されていないと
きには即座にシステムリセットを行うことができるマル
チプロセッサシステムが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック図、第２図はそのシステムリセッ
ト信号出力制御回路の詳細を示すブロック図、第３図は
その動作を説明するためのタイムチャート、第４図はこ
の発明の他の実施例を示すブロック図、第５図は従来の
マルチプロセッサシステムを示すブロック図である。 １は共通バス、２は装置（中央処理袋り、３は装置（記
憶語り、４は装Ｗ（入出力制御袋り、６はバス裁定手段
（バス制御装置）、７は中央処理装置・システム制御装
置、８はバス裁定手段（システム制御装置・バス制御装
置）、１８はシステムリセット信号出力制御回路。 なお、 図中、 同一符号は同一、 または相当部分 を示す。

Claims (1)

【特許請求の範囲】
1. 共通バスに接続された複数の装置中のある装置が、前記
   共通バスを使用したデータ転送を行う場合、当該装置よ
   り前記共通バスのバス使用要求信号を出力し、このバス
   使用要求信号を受けたバス裁定手段にて裁定の結果、前
   記共通バスの使用権を与えるときには、当該装置に対し
   てバス使用許可信号を返送するマルチプロセッサシステ
   ムにおいて、前記共通バスに接続した装置のリセットを
   実施する場合、前記バス裁定手段にリセット出力命令を
   送って、前記共通バスの使用権を新たに与えることを禁
   止するとともに、前記バス使用許可信号がなくなった時
   点でただちに前記共通バス上にリセット信号を出力して
   、前記共通バスに接続された装置のリセットを行うこと
   を特徴とするマルチプロセッサシステム。