JPH0454664A - 複数のｃｐｕを有する制御装置 - Google Patents
複数のｃｐｕを有する制御装置Info
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- JPH0454664A JPH0454664A JP2166147A JP16614790A JPH0454664A JP H0454664 A JPH0454664 A JP H0454664A JP 2166147 A JP2166147 A JP 2166147A JP 16614790 A JP16614790 A JP 16614790A JP H0454664 A JPH0454664 A JP H0454664A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 20
- 230000005856 abnormality Effects 0.000 abstract description 11
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数のＣＰＵを有し、所定のバスにそれぞれ
接続して構成した制御装置に関する。
接続して構成した制御装置に関する。
従来、第４図に示したように、ＶＭＥパスをデータ転送
用バスとして使用し、複数のＣＰＵであるマスクＡ、Ｂ
、スレーブＢ等をそれぞれＶＭＥバスに接続してＨＩＩ
成した制御装置がある。 この制御装置において、例えば、マスタＡがスレーブＢ
にデータ転送を要求する場合の動作をバス制御タイミン
グチャートを示した第５図を参照して説明する。 先ず、マスクＡからバス要求がそのマスクＡに接続され
たパスリクエスタ八に出力される。次に、ＶＭＥバスに
接続されたバスリクエスタＡからＶＭＥバス要求がその
ＶＭＥバスに接続されたバスアービタに出力される。す
ると、バスアービタは競合制御（以下、「バスアービト
レーション」という）を行い、そのＶＭＥパス要求の優
先順位を判定し、マスタＡにバス使用権を許可する。 バス使用権が許可された後、スレーブＢはマスクＡにデ
ータ転送を開始する。ここで、マスクＡがバス使用権を
許可されると同時に、ＶＭＥパスに接続されたバスタイ
マによるデータ転送の時間監視が開始される。この時間
監視するバスタイマの機能は、データ転送要求されたス
レーブＢの応答が異常に長い場合等の異常検出手段とし
て、ＶＭＥバス仕様として規定されている。このように
して、バス使用権の許可（以下、「バス許可」という）
後のデータ転送時間は監視され、制御装置の異常検出が
行われる。
用バスとして使用し、複数のＣＰＵであるマスクＡ、Ｂ
、スレーブＢ等をそれぞれＶＭＥバスに接続してＨＩＩ
成した制御装置がある。 この制御装置において、例えば、マスタＡがスレーブＢ
にデータ転送を要求する場合の動作をバス制御タイミン
グチャートを示した第５図を参照して説明する。 先ず、マスクＡからバス要求がそのマスクＡに接続され
たパスリクエスタ八に出力される。次に、ＶＭＥバスに
接続されたバスリクエスタＡからＶＭＥバス要求がその
ＶＭＥバスに接続されたバスアービタに出力される。す
ると、バスアービタは競合制御（以下、「バスアービト
レーション」という）を行い、そのＶＭＥパス要求の優
先順位を判定し、マスタＡにバス使用権を許可する。 バス使用権が許可された後、スレーブＢはマスクＡにデ
ータ転送を開始する。ここで、マスクＡがバス使用権を
許可されると同時に、ＶＭＥパスに接続されたバスタイ
マによるデータ転送の時間監視が開始される。この時間
監視するバスタイマの機能は、データ転送要求されたス
レーブＢの応答が異常に長い場合等の異常検出手段とし
て、ＶＭＥバス仕様として規定されている。このように
して、バス使用権の許可（以下、「バス許可」という）
後のデータ転送時間は監視され、制御装置の異常検出が
行われる。
機械装置を高速・高精度に制御する制御装置においては
、１つのＣＰＵがある時間拘束されることは、その時間
分だけ制御が遅れたり、制御タイミングがズしたりして
、所定の制御に及ぼす影響が大きいことになる。つまり
、制御装置に何らかの異常が起こり上記バス許可が遅れ
ている場合などのように、その許可までＣＰＵが所定時
間以上に待機状態となることは許されないのである。 ところが、上述のＶＭＥバス仕様では、ＣＰＵがバス要
求してからバスアービタがバス許可するまでの時間Ｔ（
第５図参照）は規定されていない。 ここで、各ＣＰＵ毎にウオッチドグタイマを付加するこ
とが考えられるが、このタイマはソフトウェア処理の異
常を監視し、万一の場合のシステム暴走を防止するもの
である。従って、通常、上記タイマはかなり長時間に設
定してあり、上述のような異常検出の役には立たないこ
とになる。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、ＣＰＵがバス要求をし
てからバス許可がでるまでの時間を監視して、その間の
異常が検出できる複数のＣＰＵを有する制御装置を提供
することである。
、１つのＣＰＵがある時間拘束されることは、その時間
分だけ制御が遅れたり、制御タイミングがズしたりして
、所定の制御に及ぼす影響が大きいことになる。つまり
、制御装置に何らかの異常が起こり上記バス許可が遅れ
ている場合などのように、その許可までＣＰＵが所定時
間以上に待機状態となることは許されないのである。 ところが、上述のＶＭＥバス仕様では、ＣＰＵがバス要
求してからバスアービタがバス許可するまでの時間Ｔ（
第５図参照）は規定されていない。 ここで、各ＣＰＵ毎にウオッチドグタイマを付加するこ
とが考えられるが、このタイマはソフトウェア処理の異
常を監視し、万一の場合のシステム暴走を防止するもの
である。従って、通常、上記タイマはかなり長時間に設
定してあり、上述のような異常検出の役には立たないこ
とになる。 本発明は、上記の課題を解決するために成されたもので
あり、その目的とするところは、ＣＰＵがバス要求をし
てからバス許可がでるまでの時間を監視して、その間の
異常が検出できる複数のＣＰＵを有する制御装置を提供
することである。
上記課題を解決するための発明の構成は、複数のＣＰＵ
を有し、所定のバスにそれぞれ接続して゛構成した制御
装置において、前記ＣＰＵが前記バスを使用するための
バス要求をしてからバス許可されるまでの時間を検出し
てタイムオーバ判定を行う監視回路を備えたことを特徴
とする。
を有し、所定のバスにそれぞれ接続して゛構成した制御
装置において、前記ＣＰＵが前記バスを使用するための
バス要求をしてからバス許可されるまでの時間を検出し
てタイムオーバ判定を行う監視回路を備えたことを特徴
とする。
監視回路により制御装置を構成する所定の１＜スに接続
されたＣＰＵがその所定のバスを使用するためのバス要
求をしてからバス許可されるまでの時間が検出され、タ
イムオーバ判定が行われる。 従って、接続された所定のバスの上記／＜ス許可された
後のデータ転送の時間監視に加えて、その前のバス要求
をしてからバス許可されるまでの時間監視も行えるよう
になる。
されたＣＰＵがその所定のバスを使用するためのバス要
求をしてからバス許可されるまでの時間が検出され、タ
イムオーバ判定が行われる。 従って、接続された所定のバスの上記／＜ス許可された
後のデータ転送の時間監視に加えて、その前のバス要求
をしてからバス許可されるまでの時間監視も行えるよう
になる。
以下、本発明を具体的な実施例に基づいて説明する。
第１図は本発明に係る複数のＣＰＵを有する制御装置１
００において、所定のバスとしてＶＭＥバス２００を使
用し、データ転送用バスとした構成を示したブロックダ
イヤグラムである。 制御装置１００は複数の接続ボード１０，２０゜３０、
・・から成り、複数のＣＰＵとして接続ボード２０上に
はマスクＡ２１接続ボード３０上にはマスタＢ３１、ス
レーブ８３５等を有している。 それらマスタＡ２１、マスタＢ３１スレーブＢ３５等は
それぞれＶＭＥバス２００と並列に接続されている。 又、マスタＡ２１、マスタＢ３１には上記接続と並列し
てＶＭＥパス２００との間に、それぞれバスリクエスタ
Ａ２２、パスリクエスタＢ３２が配設され接続されてい
る。 そして、マスタＡ２１、マスタＢ３１．：バスリクエス
タＡ２２、バスリクエスタ８３２間からの出力はそれぞ
れの監視回路Ａ２３、監視回路Ｂ３３に入力され、それ
ら監視回路Ａ２３、監視回路Ｂ３３からの出力がマスタ
Ａ２１、マスタＢ３１に入力されるように接続されてい
る。 又、接続ボード１０上のバスアーとり１１とバスタイマ
１２とはそれぞれＶＭＥバス２００と並列に接続されて
いる。 上述のように構成された制御装置において、例えば、マ
スクＡ２１がスレーブＢ３５にデータ転送を要求する場
合の動作をバス制御タイミングチャートを示した第２図
を参照して説明する。 先ず、マスクＡ２１からバス要求がそのマスクＡ２１に
接続されたパスリクエスタＡ２２に出力される。このパ
スリクエスタＡ２２へのバス要求と同時に、マスクＡ２
１からは監視回路Ａ２３にバス要求中の信号が出力され
る。 次に、ＶＭＥバス２００に接続されたパスリクエスタＡ
２２からＶＭＥパス要求がそのＶ Ｍ Ｅ ハス２００
に接続されたバスアービタ１１に出力される。すると、
バスアービタ１１はバスアービトレーションを行い、そ
のＶＭＥバス要求の優先順位を判定し、マスクＡ２１は
バス許可される。 上記マスクＡ２１がバス要求をしてからバス許可される
まで継続してバス要求中の信号が監視回路Ａ２３に入力
されている。その監視回路Ａ２３では、バス要求中の信
号が入力されている間の時間をカウントし、所定の時間
以上となるとタイムオーバと判定する。この場合には、
監視回路Ａ２３はバスエラー信号をマスクＡ２１に出力
し、制御装置１００の異常を知らせる。 バス許可された後においては、従来のバス制御と同様に
、スレーブＢ３５はマスクＡ２１にデータ転送を開始す
る。ここで、マスクＡ２１がバス許可されると同時に、
ＶＭＥバス２００に接続されたバスタイマ１２によるデ
ータ転送の時間監視が開始される。このようにして、バ
ス許可後のデータ転送時間は監視され、制御装置１００
の異常検出が行われる。 次に、第１図の接続ボード２０上のマスタＡ２１に対応
したＣＰＵ２１１とバスリクエスタＡ２２に対応したパ
スリクエスタ２２１と監視回路へに対応した監視回路２
３１とにおける信号の出入力関係を示した第３図を参照
して詳細に説明する。 尚、監視回路２３１はＶＭＥタイムオーバ検出回路２３
２、バスエラー解除回路２３３、ＬＯＣＡＬタイムオー
バ検出回路２３４及びＯＲ回路２３５にて構成されてい
る。 ＣＰＵ２１１からデコーダ２１２を介して接続された図
示しないＶＭＥバスやＬＯＣＡＬバスにＶ Ｍ Ｅ ハ
スアクセス信号やＬＯＣＡＬバスアクセス信号が出力さ
れる。同時に、デコーダ２１２からはバス要求信号がパ
スリクエスタ２２１に出力される。その他、ＶＭＥベク
ター割り込み（ＶＭＦ−ＶＥＣ）時やリードモディファ
イ （ＲＭＷ）時等全てのバス要求中のバス要求信号が
バス制御サイクルにおいてパスリクエスタ２２１に入力
される。上記バス要求信号がパスリクエスタ２２１に入
力されるとパスリクエスタ２２１はＶＭＥタイムオーバ
検出回路２３２に信号を出力する。すると、ＶＭＥタイ
ムオーバ検出回路２３２内の所定のカウンタがカウント
を開始する。尚、基準クロック信号ＣＬＫがパスリクエ
スタ２２１とＶＭＥタイムオーバ検出回路２３２とに与
えられている。 そして、上述したように、バス許可信号が図示しないＶ
ＭＥバスに接続されたバスアービタからパスリクエスタ
２２１に入力されるとパスリクエスタ２２１から信号が
ＶＭＥタイムオーバ検出回路２３２に入力される。 このように、ｖＭＥタイムオーバ検出回路２３２はバス
要求中の信号が入力されている間の時間をカウントし、
所定の時間以上となるとタイムオーバと判定し、タイム
オーバ信号をＯＲ回路２３５に出力する。 又、ＬＯＣＡＬパスにおいてもバス要求中の信号がＬＯ
ＣＡＬタイムオーバ検出回路２３４に入力されている間
の時間をカウントし、所定の時間以上となるとタイムオ
ーバと判定し、タイムオーバ信号をＯＲ回路２３５に出
力する。そして、ＯＲ回路２３５からＣＰＵ２１１にバ
スエラー信号が出力される。尚、ＶＭＥタイムオーバ検
出回路２３２にはバスエラー解除回路２３３が接続され
ており、バスエラー解除回路２３３にリセット信号を与
えることにより、ＶＭＥタイムオーバ検出回路２３２の
リセットを行うようにしている。 尚、本発明の複数のＣＰＵを有する制御装置は上述のＶ
ＭＥバス以外のバス制御にも用いることができる。
００において、所定のバスとしてＶＭＥバス２００を使
用し、データ転送用バスとした構成を示したブロックダ
イヤグラムである。 制御装置１００は複数の接続ボード１０，２０゜３０、
・・から成り、複数のＣＰＵとして接続ボード２０上に
はマスクＡ２１接続ボード３０上にはマスタＢ３１、ス
レーブ８３５等を有している。 それらマスタＡ２１、マスタＢ３１スレーブＢ３５等は
それぞれＶＭＥバス２００と並列に接続されている。 又、マスタＡ２１、マスタＢ３１には上記接続と並列し
てＶＭＥパス２００との間に、それぞれバスリクエスタ
Ａ２２、パスリクエスタＢ３２が配設され接続されてい
る。 そして、マスタＡ２１、マスタＢ３１．：バスリクエス
タＡ２２、バスリクエスタ８３２間からの出力はそれぞ
れの監視回路Ａ２３、監視回路Ｂ３３に入力され、それ
ら監視回路Ａ２３、監視回路Ｂ３３からの出力がマスタ
Ａ２１、マスタＢ３１に入力されるように接続されてい
る。 又、接続ボード１０上のバスアーとり１１とバスタイマ
１２とはそれぞれＶＭＥバス２００と並列に接続されて
いる。 上述のように構成された制御装置において、例えば、マ
スクＡ２１がスレーブＢ３５にデータ転送を要求する場
合の動作をバス制御タイミングチャートを示した第２図
を参照して説明する。 先ず、マスクＡ２１からバス要求がそのマスクＡ２１に
接続されたパスリクエスタＡ２２に出力される。このパ
スリクエスタＡ２２へのバス要求と同時に、マスクＡ２
１からは監視回路Ａ２３にバス要求中の信号が出力され
る。 次に、ＶＭＥバス２００に接続されたパスリクエスタＡ
２２からＶＭＥパス要求がそのＶ Ｍ Ｅ ハス２００
に接続されたバスアービタ１１に出力される。すると、
バスアービタ１１はバスアービトレーションを行い、そ
のＶＭＥバス要求の優先順位を判定し、マスクＡ２１は
バス許可される。 上記マスクＡ２１がバス要求をしてからバス許可される
まで継続してバス要求中の信号が監視回路Ａ２３に入力
されている。その監視回路Ａ２３では、バス要求中の信
号が入力されている間の時間をカウントし、所定の時間
以上となるとタイムオーバと判定する。この場合には、
監視回路Ａ２３はバスエラー信号をマスクＡ２１に出力
し、制御装置１００の異常を知らせる。 バス許可された後においては、従来のバス制御と同様に
、スレーブＢ３５はマスクＡ２１にデータ転送を開始す
る。ここで、マスクＡ２１がバス許可されると同時に、
ＶＭＥバス２００に接続されたバスタイマ１２によるデ
ータ転送の時間監視が開始される。このようにして、バ
ス許可後のデータ転送時間は監視され、制御装置１００
の異常検出が行われる。 次に、第１図の接続ボード２０上のマスタＡ２１に対応
したＣＰＵ２１１とバスリクエスタＡ２２に対応したパ
スリクエスタ２２１と監視回路へに対応した監視回路２
３１とにおける信号の出入力関係を示した第３図を参照
して詳細に説明する。 尚、監視回路２３１はＶＭＥタイムオーバ検出回路２３
２、バスエラー解除回路２３３、ＬＯＣＡＬタイムオー
バ検出回路２３４及びＯＲ回路２３５にて構成されてい
る。 ＣＰＵ２１１からデコーダ２１２を介して接続された図
示しないＶＭＥバスやＬＯＣＡＬバスにＶ Ｍ Ｅ ハ
スアクセス信号やＬＯＣＡＬバスアクセス信号が出力さ
れる。同時に、デコーダ２１２からはバス要求信号がパ
スリクエスタ２２１に出力される。その他、ＶＭＥベク
ター割り込み（ＶＭＦ−ＶＥＣ）時やリードモディファ
イ （ＲＭＷ）時等全てのバス要求中のバス要求信号が
バス制御サイクルにおいてパスリクエスタ２２１に入力
される。上記バス要求信号がパスリクエスタ２２１に入
力されるとパスリクエスタ２２１はＶＭＥタイムオーバ
検出回路２３２に信号を出力する。すると、ＶＭＥタイ
ムオーバ検出回路２３２内の所定のカウンタがカウント
を開始する。尚、基準クロック信号ＣＬＫがパスリクエ
スタ２２１とＶＭＥタイムオーバ検出回路２３２とに与
えられている。 そして、上述したように、バス許可信号が図示しないＶ
ＭＥバスに接続されたバスアービタからパスリクエスタ
２２１に入力されるとパスリクエスタ２２１から信号が
ＶＭＥタイムオーバ検出回路２３２に入力される。 このように、ｖＭＥタイムオーバ検出回路２３２はバス
要求中の信号が入力されている間の時間をカウントし、
所定の時間以上となるとタイムオーバと判定し、タイム
オーバ信号をＯＲ回路２３５に出力する。 又、ＬＯＣＡＬパスにおいてもバス要求中の信号がＬＯ
ＣＡＬタイムオーバ検出回路２３４に入力されている間
の時間をカウントし、所定の時間以上となるとタイムオ
ーバと判定し、タイムオーバ信号をＯＲ回路２３５に出
力する。そして、ＯＲ回路２３５からＣＰＵ２１１にバ
スエラー信号が出力される。尚、ＶＭＥタイムオーバ検
出回路２３２にはバスエラー解除回路２３３が接続され
ており、バスエラー解除回路２３３にリセット信号を与
えることにより、ＶＭＥタイムオーバ検出回路２３２の
リセットを行うようにしている。 尚、本発明の複数のＣＰＵを有する制御装置は上述のＶ
ＭＥバス以外のバス制御にも用いることができる。
本発明は、ＣＰＵが所定のバスを使用するためのバス要
求をしてからバス許可されるまでの時間を検出してタイ
ムオーバ判定を行う監視回路を備えており、バス要求を
してからバス許可されるまで所定以上の時間待ち続ける
と監視回路が働くことにより、制御装置の異常検出が可
能となる。 従って、本発明の制御装置を使用する機械制御において
はその暴走が防止できるという効果を有する。
求をしてからバス許可されるまでの時間を検出してタイ
ムオーバ判定を行う監視回路を備えており、バス要求を
してからバス許可されるまで所定以上の時間待ち続ける
と監視回路が働くことにより、制御装置の異常検出が可
能となる。 従って、本発明の制御装置を使用する機械制御において
はその暴走が防止できるという効果を有する。
第１図は本発明の具体的な一実施例に係る複数のＣＰＵ
を有する制御装置において、ＶＭＥバスを使用した構成
を示したブロックダイヤグラム。 第２図は同実施例装置でマスタＡがスレーブＢにデータ
転送を要求する場合の動作を示したバス制御タイミング
チャート。第３図は同実施例装置の１つの接続ボードに
おけるＣＰＵ等の信号の出入力関係を詳細に示したブロ
ックダイヤグラム。第４図は従来の複数のＣＰＵをＶＭ
Ｅバスにそれぞれ接続して構成した制御装置を示したブ
ロックダイヤグラム。第５図は従来のマスタＡがスレー
ブＢにデータ転送を要求する場合の動作を示したバス制
御タイミングチャートである。 １０゜ ２０．３０・°接続ボード バスアービタ １２°−バスタイマ マスタＡ （ＣＰＵ） バスリクエスタＡ ２３一監視回路Ａ マスタＢ （ＣＰＵ） パスリクエスタＢ ３３ 監視回路Ｂ スレーブＢ （ＣＰＵ） 制御装置 ２００ ＶＭＥバス
を有する制御装置において、ＶＭＥバスを使用した構成
を示したブロックダイヤグラム。 第２図は同実施例装置でマスタＡがスレーブＢにデータ
転送を要求する場合の動作を示したバス制御タイミング
チャート。第３図は同実施例装置の１つの接続ボードに
おけるＣＰＵ等の信号の出入力関係を詳細に示したブロ
ックダイヤグラム。第４図は従来の複数のＣＰＵをＶＭ
Ｅバスにそれぞれ接続して構成した制御装置を示したブ
ロックダイヤグラム。第５図は従来のマスタＡがスレー
ブＢにデータ転送を要求する場合の動作を示したバス制
御タイミングチャートである。 １０゜ ２０．３０・°接続ボード バスアービタ １２°−バスタイマ マスタＡ （ＣＰＵ） バスリクエスタＡ ２３一監視回路Ａ マスタＢ （ＣＰＵ） パスリクエスタＢ ３３ 監視回路Ｂ スレーブＢ （ＣＰＵ） 制御装置 ２００ ＶＭＥバス
Claims (1)
- 【特許請求の範囲】 複数のＣＰＵを有し、所定のバスにそれぞれ接続して構
成した制御装置において、 前記ＣＰＵが前記バスを使用するためのバス要求をして
からバス使用権の許可されるまでの時間を検出してタイ
ムオーバ判定を行う監視回路を備えたことを特徴とする
複数のＣＰＵを有する制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166147A JPH0454664A (ja) | 1990-06-25 | 1990-06-25 | 複数のｃｐｕを有する制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166147A JPH0454664A (ja) | 1990-06-25 | 1990-06-25 | 複数のｃｐｕを有する制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454664A true JPH0454664A (ja) | 1992-02-21 |
Family
ID=15825928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166147A Pending JPH0454664A (ja) | 1990-06-25 | 1990-06-25 | 複数のｃｐｕを有する制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179817A (ja) * | 1995-12-26 | 1997-07-11 | Saitama Nippon Denki Kk | バスアクセス方式 |
-
1990
- 1990-06-25 JP JP2166147A patent/JPH0454664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179817A (ja) * | 1995-12-26 | 1997-07-11 | Saitama Nippon Denki Kk | バスアクセス方式 |
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