JPS5846724B2 - プロセツサ停止制御方式 - Google Patents
プロセツサ停止制御方式Info
- Publication number
- JPS5846724B2 JPS5846724B2 JP54173674A JP17367479A JPS5846724B2 JP S5846724 B2 JPS5846724 B2 JP S5846724B2 JP 54173674 A JP54173674 A JP 54173674A JP 17367479 A JP17367479 A JP 17367479A JP S5846724 B2 JPS5846724 B2 JP S5846724B2
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- JP
- Japan
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- bus
- processor
- microprocessor
- stop
- processors
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はプロセッサ停止制御方式に関し、特に複数のプ
ロセッサを使用して各プロセッサが独立的に動作してい
るシステムにおいて、これらのプロセッサを停止させる
停止制御方式に関する。
ロセッサを使用して各プロセッサが独立的に動作してい
るシステムにおいて、これらのプロセッサを停止させる
停止制御方式に関する。
例えば共通バスに普通のマイクロプロセッサが接続され
、各マイクロプロセッサが独立に動作しているとき、一
方のマイクロプロセッサの動作状態に異常が生じたこと
を他方のプロセッサが判断したときや、実行すべき仕事
の関係で他方のプロセッサの動作を一時的に停止したい
場合のように、マイクロプロセッサの動作を停止させる
場合がある。
、各マイクロプロセッサが独立に動作しているとき、一
方のマイクロプロセッサの動作状態に異常が生じたこと
を他方のプロセッサが判断したときや、実行すべき仕事
の関係で他方のプロセッサの動作を一時的に停止したい
場合のように、マイクロプロセッサの動作を停止させる
場合がある。
このような場合、従来ではそのマイクロプロセッサのク
ロック源を停止させることにより当該マイクロプロセッ
サの動作を停止させていた。
ロック源を停止させることにより当該マイクロプロセッ
サの動作を停止させていた。
しかしながらこのような方式では、（１）各マイクロプ
ロセッサに個別のクロック源が必要となり、バード量が
増大すること、（２）障害のあるマイクロプロセッサの
クロックを停止させてその動作を停止させてもその停止
状態の出力に異常状態が存在することがあり、このよう
な場合クロックを停止させて当該マイクロプロセッサの
動作を停止させるのみでは障害箇所が取除けない場合が
ある。
ロセッサに個別のクロック源が必要となり、バード量が
増大すること、（２）障害のあるマイクロプロセッサの
クロックを停止させてその動作を停止させてもその停止
状態の出力に異常状態が存在することがあり、このよう
な場合クロックを停止させて当該マイクロプロセッサの
動作を停止させるのみでは障害箇所が取除けない場合が
ある。
したがって本発明はこのような問題点を改善したプロセ
ッサ停止制御□□方式を提供するため、プロセッサの動
作状態を停止側■するとき、そのプロセッサの出力信号
をゲートでオフ状態にしてプロセッサから共通バスに出
力信号が伝達されないように制御することにより当該プ
ロセッサを停止させたものと同様な状態におくようにし
たことを目的とするものである。
ッサ停止制御□□方式を提供するため、プロセッサの動
作状態を停止側■するとき、そのプロセッサの出力信号
をゲートでオフ状態にしてプロセッサから共通バスに出
力信号が伝達されないように制御することにより当該プ
ロセッサを停止させたものと同様な状態におくようにし
たことを目的とするものである。
そしてこのために本発明におけるプロセッサ停止制御方
式では、複数のプロセッサと各プロセッサの出力をバス
に伝達するバス接続手段と上記複数のプロセッサのいず
れか一方より他方のプロセッサの動作停止を求めるプロ
セッサ停止信号を発生するプロセッサ停止信号発生手段
を備えたデータ処理方式において、上記複数の各プロセ
ッサのバス状態を監視するバス制御部を設け、該バス制
（財）部に対して上記プロセッサへの停止要求があると
きにこれにもとづき上記バス接続手段を制御するととも
に、上記バス制御部には次期バス支配権判別手段を設け
、上記複数のプロセッサのいずれか１つに対して停止要
求があるときにはこれにもとづき上記バス接続手段を制
御し、上記複数のプロセッサの少なくとも２つに同時に
停止要求があるときには次期バス支配権判別手段により
得られる制（財）信号にもとづき制御するようにしたこ
とを特徴とする。
式では、複数のプロセッサと各プロセッサの出力をバス
に伝達するバス接続手段と上記複数のプロセッサのいず
れか一方より他方のプロセッサの動作停止を求めるプロ
セッサ停止信号を発生するプロセッサ停止信号発生手段
を備えたデータ処理方式において、上記複数の各プロセ
ッサのバス状態を監視するバス制御部を設け、該バス制
（財）部に対して上記プロセッサへの停止要求があると
きにこれにもとづき上記バス接続手段を制御するととも
に、上記バス制御部には次期バス支配権判別手段を設け
、上記複数のプロセッサのいずれか１つに対して停止要
求があるときにはこれにもとづき上記バス接続手段を制
御し、上記複数のプロセッサの少なくとも２つに同時に
停止要求があるときには次期バス支配権判別手段により
得られる制（財）信号にもとづき制御するようにしたこ
とを特徴とする。
以下本発明の一実施例を第１図および第２図にもとづき
説明する。
説明する。
第１図は本発明の一実施例構成を示し、第２図はその動
作説明図である。
作説明図である。
図中、１はマイクロプロセッサ、１−１はローカルバス
制薗部、１−２はローカルバスドライバ・レシーバ、２
はマイクロプロセッサ、２−１はローカルバス制御部、
２２はローカルバスドライバ・レシーバ、３は主記憶装
置、４−〇乃至４− ｎはそれぞれＤＭＡ（Ｄｉｒｅｃ
ｔ ＭｅｍｏｒｙＡｃｃｅｓｓ）機能を具備するチャネ
ル機構を有する入出力管理装置、５はバス制御□□部、
６はバスドライバ・レシーバである。
制薗部、１−２はローカルバスドライバ・レシーバ、２
はマイクロプロセッサ、２−１はローカルバス制御部、
２２はローカルバスドライバ・レシーバ、３は主記憶装
置、４−〇乃至４− ｎはそれぞれＤＭＡ（Ｄｉｒｅｃ
ｔ ＭｅｍｏｒｙＡｃｃｅｓｓ）機能を具備するチャネ
ル機構を有する入出力管理装置、５はバス制御□□部、
６はバスドライバ・レシーバである。
ローカルバス制御部１−１はマイクロプロセッサ１から
送出された指示信号を解読してＡＬＥ信号（バス支配権
要求信号）であるＡＬＥ Ｏや、マイクロプロセッサ
２が異常動作状態であることを検出したときこのマイク
ロプロセッサ２からの信号が共通バス（Ｃ−ＢＵＳ）に
伝達されないように制のするためのＨＡＬＴ Ｏ信号
等を発信したり、あるいはローカルバスのタイミング制
御を行なうものである。
送出された指示信号を解読してＡＬＥ信号（バス支配権
要求信号）であるＡＬＥ Ｏや、マイクロプロセッサ
２が異常動作状態であることを検出したときこのマイク
ロプロセッサ２からの信号が共通バス（Ｃ−ＢＵＳ）に
伝達されないように制のするためのＨＡＬＴ Ｏ信号
等を発信したり、あるいはローカルバスのタイミング制
御を行なうものである。
ローカルバス制剤部２−１も上記ローカルバス制御部１
−１と同様な制御□□を行なう。
−１と同様な制御□□を行なう。
バス制御部５は共通バスの状態を集中的に制（財）およ
び監視するものであって、タイミングジェネレータ５−
１や次期バス支配権判定回路５−２が設けられている。
び監視するものであって、タイミングジェネレータ５−
１や次期バス支配権判定回路５−２が設けられている。
そしてタイミングジェネレータ５−１には内部回路タイ
ミング回路、ローカルバスタイミング回路、共通バスタ
イミング回路等が設けられる。
ミング回路、ローカルバスタイミング回路、共通バスタ
イミング回路等が設けられる。
次期バス支配権判定回路５−２は、■マイクロプロセッ
サ１および２の一方から他方のプロセッサを停止するこ
とを求める停止要求が発信されたときそれにもとづく制
御を行なうが、■マイクロプロセッサ１および２の両方
からそれぞれ他方のプロセッサを停止することを求める
停止要求が同時にある場合には、第２図に示す論理にも
とづく制御が行なわれるものである。
サ１および２の一方から他方のプロセッサを停止するこ
とを求める停止要求が発信されたときそれにもとづく制
御を行なうが、■マイクロプロセッサ１および２の両方
からそれぞれ他方のプロセッサを停止することを求める
停止要求が同時にある場合には、第２図に示す論理にも
とづく制御が行なわれるものである。
以下これについて詳述する。
■ マイクロプロセッサを停止するための信号としてＬ
ＯＣＫとＨＡＬＴの２つがある。
ＯＣＫとＨＡＬＴの２つがある。
例えばマイクロプロセッサ１がある処理の遂行のために
例えば主記憶装置３をアクセスしたい場合、他のマイク
ロプロセッサ２からアクセスされては困る場合がある。
例えば主記憶装置３をアクセスしたい場合、他のマイク
ロプロセッサ２からアクセスされては困る場合がある。
このようなときにマイクロプロセッサ１はＬＯＣＫ
Ｏを発信して他のマイクロプロセッサの動作をある期間
だけ一時的に停止状態にするものである。
Ｏを発信して他のマイクロプロセッサの動作をある期間
だけ一時的に停止状態にするものである。
この場合、バス制御部５は上記ＬＯＣＫ Ｏ・を受け
るとローカルバスドライバ・レシーバ２−２に制御信号
Ｔ□１を送出してそのドライバをオフ・にする。
るとローカルバスドライバ・レシーバ２−２に制御信号
Ｔ□１を送出してそのドライバをオフ・にする。
したがって上記ＬＯＣＫ Ｏが送出された期間では、
マイクロプロセッサ２からの出力信号はローカルバスド
ライバ・レシーバ２−２にてオフ状態になるものである
。
マイクロプロセッサ２からの出力信号はローカルバスド
ライバ・レシーバ２−２にてオフ状態になるものである
。
またマイクロプロセッサ１がマイクロプロセッサ２の動
作に異常状態の存在することを認識したとき、これをロ
ーカルバス制御部１−１に指示する。
作に異常状態の存在することを認識したとき、これをロ
ーカルバス制御部１−１に指示する。
これによりローカルバス制御部１−１はＨＡＬＴ Ｏ
を発信し、バス制御部５にこれを伝達する。
を発信し、バス制御部５にこれを伝達する。
バス制御部５はこのＨＡＬＴ Ｏをレジスタに受けて
これを保持し、上記制御信号Ｔ１□を送出してローカル
バスドライバ・レシーバ２−２のドライバをオフにする
。
これを保持し、上記制御信号Ｔ１□を送出してローカル
バスドライバ・レシーバ２−２のドライバをオフにする
。
このようにしてマイクロプロセッサ２をオフ状態にする
。
。
このＨＡＬＴ Ｏにもとすくオフ状態はマイクロプロ
セッサ２が正常状態であることを確認されるまで継続さ
れる。
セッサ２が正常状態であることを確認されるまで継続さ
れる。
■ マイクロプロセッサ１および２から同時にＬＯＣＫ
、ＨＡＬＴが発信された場合には、次のような原則で制
御が行なわれる。
、ＨＡＬＴが発信された場合には、次のような原則で制
御が行なわれる。
（イ）ＨＡＬＴとＬＯＣＫが同時に発信された場合には
ＨＡＬＴが優先し、（ロ）ＬＯＣＫが同時に発信された
場合には機番の小さい方が優先し、（／→ＨＡＬＴが同
時に発信された場合には両方のマイクロプロセッサとも
バスロックされる。
ＨＡＬＴが優先し、（ロ）ＬＯＣＫが同時に発信された
場合には機番の小さい方が優先し、（／→ＨＡＬＴが同
時に発信された場合には両方のマイクロプロセッサとも
バスロックされる。
この結果をまとめたのが第２図である。
第２図においてｒＣＰＵＯ」は機番＃Ｏのマイクロプロ
セッサ１がアクセスできることを示し、「ＣＰＵ １」
は機番＃１のマイクロプロセッサ２がアクセスできるこ
とを示す。
セッサ１がアクセスできることを示し、「ＣＰＵ １」
は機番＃１のマイクロプロセッサ２がアクセスできるこ
とを示す。
またｒＬＯｃＫ ＯＪは機番＃０のマイクロプロセッ
サ１から発信された信号を示し、ｒＬＯｃＫ ｌｊは
機番＃１のマイクロプロセッサ２から発信された信号を
示し、ｒＨＡＬＴ ＯＪは機番＃０のマイクロプロセ
ッサ１から発信された信号を示し、「ＨＡＬＴｌ」は機
番＃１のマイクロプロセッサ２から発信された信号を示
す。
サ１から発信された信号を示し、ｒＬＯｃＫ ｌｊは
機番＃１のマイクロプロセッサ２から発信された信号を
示し、ｒＨＡＬＴ ＯＪは機番＃０のマイクロプロセ
ッサ１から発信された信号を示し、「ＨＡＬＴｌ」は機
番＃１のマイクロプロセッサ２から発信された信号を示
す。
いま、第１図においてマイクロプロセッサ２が主記憶装
置３よりデータを読出したい場合には、マイクロプロセ
ッサ２はローカルバス制Ｘ１部２−１に対して上記の如
き事項を含めた制御信号を伝達する。
置３よりデータを読出したい場合には、マイクロプロセ
ッサ２はローカルバス制Ｘ１部２−１に対して上記の如
き事項を含めた制御信号を伝達する。
これによりローカルバス制御部２−１はＡＬＥＩをバス
制御部５に伝達する。
制御部５に伝達する。
該バス制御部５はこのＡＬＥＩを受けて、ローカルバス
ドライバ・レシーバに制御信号を送出してドライバをオ
ン状態としくレシーバは通常はオン状態であるので）、
マイクロプロセッサ２は主記憶装置３から必要とするデ
ータを読出す。
ドライバ・レシーバに制御信号を送出してドライバをオ
ン状態としくレシーバは通常はオン状態であるので）、
マイクロプロセッサ２は主記憶装置３から必要とするデ
ータを読出す。
また入出力管理装置４−０にＤＭＡ要求がある場合、該
入出力管理装置４−０はＤＭＡ要求があることを示すＤ
ＭＡＲを発信する。
入出力管理装置４−０はＤＭＡ要求があることを示すＤ
ＭＡＲを発信する。
これによりバス制御部５はそのバス状態をみて例えばマ
イクロプロセッサ１に入出力管理装置４−０からＤＭＡ
要求のあったことを通知する。
イクロプロセッサ１に入出力管理装置４−０からＤＭＡ
要求のあったことを通知する。
これによりマイクロプロセッサ１は入出力管理装置４−
０にＤＭＡ許可を与え、かくして入出力管理装置４−０
は主記憶装置３に対しＤＭＡを実行する。
０にＤＭＡ許可を与え、かくして入出力管理装置４−０
は主記憶装置３に対しＤＭＡを実行する。
上記の如く、マイクロプロセッサ１および２が正常に動
作しているとき、マイクロプロセッサ２に異常が発生し
、マイクロプロセッサ１がこれを検出した場合、ローカ
ルバス制御部１〜１からＨＡＬＴ Ｏが発信される。
作しているとき、マイクロプロセッサ２に異常が発生し
、マイクロプロセッサ１がこれを検出した場合、ローカ
ルバス制御部１〜１からＨＡＬＴ Ｏが発信される。
このＨＡＬＴ Ｏはバス制御部５に伝達され、これによ
り該バス制御部５は制御信号Ｔ１□を発生し、ローカル
バスドライバ・レシーバ２−２のドライバをオフにして
、マイクロプロセッサ２を動作停止状態にする。
り該バス制御部５は制御信号Ｔ１□を発生し、ローカル
バスドライバ・レシーバ２−２のドライバをオフにして
、マイクロプロセッサ２を動作停止状態にする。
かくしてマイクロプロセッサ２に異常が発生した場合、
マイクロプロセッサ２の異常出力状態がローカルバスド
ライバ・レシーバ２−２でオフにされ、共通バスに伝達
されない。
マイクロプロセッサ２の異常出力状態がローカルバスド
ライバ・レシーバ２−２でオフにされ、共通バスに伝達
されない。
このようにしてマイクロプロセッサに異常が発生しても
共通バスにこれが出力されることがなく、このため他に
悪影響を与えないようにするとともに、各プロセッサの
停止要求が競合したとき、その状態に適合する最適の状
態に制（財）できるのでシステムの信頼性が向上するこ
とになる。
共通バスにこれが出力されることがなく、このため他に
悪影響を与えないようにするとともに、各プロセッサの
停止要求が競合したとき、その状態に適合する最適の状
態に制（財）できるのでシステムの信頼性が向上するこ
とになる。
以上説明の如く、結局本発明によればプロセッサの停止
要求があったときプロセッサのクロックを停止すること
なくプロセッサを停止状態にすることができるので、各
プロセッサ毎にクロック源を用意する必要がない。
要求があったときプロセッサのクロックを停止すること
なくプロセッサを停止状態にすることができるので、各
プロセッサ毎にクロック源を用意する必要がない。
したがってバード量を小さくすることが可能になる。
しかもプロセッサの停止状態をそのドライバをオフにす
ることにより行なうので、プロセッサの停止がＨＡＬＴ
にもとづくような場合にはその異常状態が共通バスに伝
達されないようにすることができ、システムの信頼度が
向上されるものである。
ることにより行なうので、プロセッサの停止がＨＡＬＴ
にもとづくような場合にはその異常状態が共通バスに伝
達されないようにすることができ、システムの信頼度が
向上されるものである。
なお上記の実施例ではマイクロプロセッサの場合につい
て説明したが、勿論これのみに限定されるものではない
。
て説明したが、勿論これのみに限定されるものではない
。
第１図は本発明の一実施例構成を示し、第２図はその動
作説明図である。 図中、１はマイクロプロセッサ、１−１はローカルバス
制御部、１−２はローカルバスドライバ・レシーバ、２
はマイクロプロセッサ、２−１はローカルバス制御部、
２−２はローカルバスドライバ・レシーバ、３は主記憶
装置、４−０乃至４−ｎは入出力管理装置、５はバス制
御部、６はバスドライバ・レシーバをそれぞれ示す。
作説明図である。 図中、１はマイクロプロセッサ、１−１はローカルバス
制御部、１−２はローカルバスドライバ・レシーバ、２
はマイクロプロセッサ、２−１はローカルバス制御部、
２−２はローカルバスドライバ・レシーバ、３は主記憶
装置、４−０乃至４−ｎは入出力管理装置、５はバス制
御部、６はバスドライバ・レシーバをそれぞれ示す。
Claims (1)
- １ 複数のプロセッサと各プロセッサの出力をバスに伝
達するバス接続手段と上記複数のプロセッサのいずれか
一方より他方のプロセッサの動作停止を求めるプロセッ
サ停止信号を発生するプロセッサ停止信号発生手段を備
えたデータ処理方式において、上記複数の各プロセッサ
のバス状態を監視するバス制御部を設け、該バス制御部
に対して上記プロセッサへの停止要求があるときにこれ
にもとづき上記バス接続手段を制（財）するとともに、
上記バス制御□□部には次期バス支配権判別手段を設け
、上記複数のプロセッサのいずれか１つに対して停止要
求があるときにはこれにもとづき上記バス接続手段を制
御し、上記複数のプロセッサの少なくとも２つに同時に
停止要求があるときには次期バス支配権判別手段により
得られる側脚信号にもとづき上記バス接続手段を制御す
るようにしたことを特徴とするプロセッサ停止制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173674A JPS5846724B2 (ja) | 1979-12-27 | 1979-12-27 | プロセツサ停止制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173674A JPS5846724B2 (ja) | 1979-12-27 | 1979-12-27 | プロセツサ停止制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694418A JPS5694418A (en) | 1981-07-30 |
| JPS5846724B2 true JPS5846724B2 (ja) | 1983-10-18 |
Family
ID=15964990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54173674A Expired JPS5846724B2 (ja) | 1979-12-27 | 1979-12-27 | プロセツサ停止制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846724B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035021U (ja) * | 1983-08-18 | 1985-03-11 | 千代田紙工業株式会社 | 包装箱 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
| JPH01116856A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | マイクロコンピュータの共通信号バス切換方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5312240A (en) * | 1976-07-21 | 1978-02-03 | Hitachi Ltd | Cut-off system of faulty terminal unit |
| JPS53109448A (en) * | 1977-03-07 | 1978-09-25 | Hitachi Ltd | Information processor |
| JPS5429944A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Shared input-output device controller |
| JPS5433638A (en) * | 1977-08-22 | 1979-03-12 | Hitachi Ltd | Transmission bus separation system |
-
1979
- 1979-12-27 JP JP54173674A patent/JPS5846724B2/ja not_active Expired
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
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| JPS53109448A (en) * | 1977-03-07 | 1978-09-25 | Hitachi Ltd | Information processor |
| JPS5429944A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Shared input-output device controller |
| JPS5433638A (en) * | 1977-08-22 | 1979-03-12 | Hitachi Ltd | Transmission bus separation system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035021U (ja) * | 1983-08-18 | 1985-03-11 | 千代田紙工業株式会社 | 包装箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694418A (en) | 1981-07-30 |
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