JPS6318229B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ダイレクト・メモリ・アクセス機能
を有する装置を備えた計算機制御システムに好適
な異常処理方式に関するものである。

一般に、高信頼性が要求される計算機制御シス
テムに於いては、予測不可能な異常事態、例えば
停電による電源供給の停止等が発生した場合に於
いても、誤動作することなく、且つ異常事態発生
前の状態を保持し、また速やかに異常事態の発生
部位等を検知し得ることが重要である。その為に
従来より異常事態を円滑に処理する方式が各種提
案されている。

第１図は、計算機制御システムに於ける従来の
異常処理方式の一例を説明する為の要部ブロツク
線図であり、CPUはプロセツサ、MEMはメモ
リ、BUSはアドレス線、データ線及び制御線か
ら構成される共通バス、BCNTはその制御を行
なうバスコントローラ、PCNTは電源監視制御
部、FSはフユーズ、ACは交流電源、DCは直流
電源、OPはオペレーシヨンコンソール、DMA₁
〜DMAnはダイレクト・メモリ・アクセスコン
トローラ及びメモリ並びに入出力装置等を備えた
ダイレクト・メモリ・アクセス機能を有する装置
（以下DMA装置と称す）、CONT₁はバスコント
ローラBCNTの制御部、RV₁，RV₂は受信回路、
DR₁はバス出力回路、FSWはフユーズ断監視回
路、ACWは交流電源監視回路、DCWは直流電源
監視回路、CONT₂は異常シーケンス制御部、
TIMはタイマー、G₁，G₂はオア回路である。

共通バスBUSの制御線としては割込み制御信
号線、バス優先制御信号線、システム制御信号線
がある。このシステム制御信号線の信号はシステ
ムの起動時あるいは停止時にシステムが正常に動
作するために必要な信号である。このシステム制
御信号線の１つとしてバス出力回路DR₁から出力
される全装置のリセツト信号ｄのリセツト信号線
がある。このリセツト信号ｄは共通バスに接続さ
れた全ての装置を基底状態にし、再起動時に所定
の起動動作ができるようにするための信号であ
る。

同図に示した計算機制御システムは、その処理
能力を拡大する為にDMA装置DMA₁〜DMAnを
備えたものである。このDMA装置DMA₁〜
DMAnは、プロセツサCPUから一旦起動をかけ
られた後はメモリMEMとのデータ授受をプロセ
ツサCPUと独立して高速に実行することが可能
な装置で、高度な機能を有することから、従来プ
ロセツサCPUが実行していた処理の一部を負担
してプロセツサCPUの負荷を軽減しており、後
述するように、異常処理の一部をも負担すること
ができる。そして最近の傾向としてDMA装置の
よりインテリジエント化が進み、１台のプロセツ
サCPUで多数のDMA装置DMA₁〜DMAnを制御
することが可能となつている。

また電源制御監視部PCNTは、システム各部
に供給される交流及び直流電源AC，DCの監視と
フユーズFSの断線監視等を常時行なつているも
ので、システムの動作継続が不可能な電源異常を
検出すると、そのことをプロセツサCPUに知ら
せるものである。更に、オペレーシヨンコンソー
ルOPは、計算機制御システムと管理者とのイン
ターフエイス的な役割を果たし、管理者が計算機
システムに指令を与える場合などに使用されるも
のである。

第２図は電源電圧異常を検出したときにシステ
ムを正常に停止させる動作を示すタイムチヤート
であり、以下にこのタイムチヤートに従つて電源
電圧異常時の停止動作を説明する。

例えばシステムに供給されている直流電源DC
の電圧Ｖが、停電などにより例えば第２図Ａの実
線ａに示すようにレベルダウンを開始したような
場合、直流電源監視回路DCWは、電圧Ｖが所定
の電位V_Cまで低下したとき例えば同図Ｂに示す
ようなタイミングで電源異常検出信号ｂをオア回
路G₂を介して異常シーケンス制御部CONT₂に出
力する。異常シーケンス制御部CONT₂は、電源
異常検出信号ｂが入力されると例えば同図Ｃに示
すように回路要素に起因する遅れ時間τ₁の後のタ
イミングで割込信号ｃをプロセツサCPUに送出
し、且つ内部のタイマーTIMを起動する。

割込をかけられたプロセツサCPUは、例えば
同図Ｆに示すように、今まで実行していた一連の
シーケンス制御SCONTを中断し、メモリMEM
から異常処理ルーチンを読出して異常処理動作
ABNCONTを開始する。即ち、内部レジスタの
内容を停電時に於いても記憶内容が保持されるよ
うなメモリに退避させたり、また異常処理ルーチ
ンに異常の解析指令が含まれている場合にはその
指令を実行したりする。この場合に於いて、異常
の解析等の異常処理の一部をDMA装置DMA₁〜
DMAnに分担させる場合には、第２図Ｇに示す
ように、例えばプログラム指令によつてDMA装
置DMA₁〜DMAnが今まで処理していた動作B₁
を中断させて異常処理動作B₂を開始させるもの
である。このような動作は、システムに供給され
ている直流電源DCの電位Ｖが動作可能な最低電
位V_Lになる直前までに終了するように、また
DMA装置DMA₁〜DMAnの動作をも同様にその
直前までにソフトウエア的に停止するようにして
いる。

一方、電源異常検出信号ｂにより起動された異
常シーケンス制御部CONT₂は、前記タイマー
TIMにより、直流電源DCの電位Ｖが、プロセツ
サCPUが動作可能な最低電位V_Lに達する時間よ
り僅かに短い時間τ₂になると、例えば第２図Ｄに
示すようなタイミングでリセツト信号ｄをバスコ
ントローラBCNTの受信回路RV₁に出力するよ
うに予め設定されており、受信回路RV₁で受信さ
れたリセツト信号ｄは、オア回路G₁及びバス出
力回路DR₁を介して例えば第２図Ｅに示すような
タイミングで共通バスBUSのリセツト信号線上
に出力される。その結果、プロセツサCPU、
DMA装置DMA₁〜DMAnその他のバスに関連す
る装置は全てリセツトされる。この場合に於い
て、直流電源DCの電圧ＶがプロセツサCPU等の
動作可能最低電位V_Lより低下した時点では、全
ての装置が既にリセツトされているから誤動作す
る虞れがなく、且つ揮発性の場所に格納されてい
たデータは不揮発性の場所に退避しているので異
常事態直前の状態が保持されることになる。ま
た、DMA装置DMA₁〜DMAnによつて異常の解
析が為されているので、異常の発見及び正常動作
への復帰が容易となる。

このように従来の異常処理方式は、電源異常が
発生した場合、まずプロセツサCPUに割込をか
けて異常処理ルーチンを実行させてDMA装置
DMA₁〜DMAnにより異常処理の一部を行なわ
せ、その異常処理が終了した時点で、ソフトウエ
ア的に前記DMA装置DMA₁〜DMAnを停止させ
た後共通バスBUSのリセツト信号線上にリセツ
ト信号ｄを出力して各装置を全てリセツトするも
のである。ところで、電源が異常になつてから動
作可能最低電位V_Lに達するまでの時間Ｔは極く
短かい時間であるから、従来のように、DMA装
置DMA₁〜DMAnの起動停止をもプログラムで
行なう方式では、その起動停止がプロセツサ
CPUにとつて非常に負担となり、時としてDMA
装置DMA₁〜DMAnが停止されないまま全装置
がリセツトされる事態が発生する。このような事
は、DMA装置の個数が増加するほど発生する確
率が高くなり、メモリMEMへのアクセス中にリ
セツト信号ｄが出力されるということは、メモリ
から読み出して再書き込みをする間にDMA装置
が停止する危険性があることになりメモリMEM
の内容が破壊される可能性が極めて大きいという
ことを意味し、又、外部に誤信号を出力すること
にもなるからシステムの信頼性が著しく低下する
ことになる。

また、プロセツサCPUが異常動作を起こした
場合に於いても、DMA装置DMA₁〜DMAnは一
般に動作を継続し、システムの監視・診断処理を
行なつているが、前記ような状態でオペレーシヨ
ンコンソールOPよりプロセツサCPUを停止させ
プログラムを新たにローデイングする為にリセツ
ト信号を共通バスBUSのリセツト信号線上に出
力すると、前回と同様にDMA装置DMA₁〜
DMAnの動作中にDMA装置がリセツトされるこ
とになり、メモリMEMの内容が破壊されること
になる。

本発明はこのような従来の欠点を改善したもの
であり、その目的は、DMA装置を有する計算機
制御システムに於いて電源異常やプロセツサ異常
が発生した場合、DMA装置が動作中であつても
メモリの内容を破壊することなく又誤信号を出力
することなくシステムの異常処理又は再起動を可
能にすることにある。以下実施例について詳細に
説明する。

第３図は本発明を実施する計算機制御システム
の一例を表わす要部ブロツク線図であり、第１図
と同一符号は同一部分を示し、DLYは遅延回路、
DR₂はバス出力回路である。本実施例が先の従来
例と相違する点は、バスコントローラBCNT内
に、DMA装置DMA₁〜DMAnの停止指令信号ｅ
を発生するバス出力回路DR₂を設け、また共通バ
スBUS内のシステム制御信号線の１つとしてこ
の停止指令信号ｅをDMA装置DMA₁〜DMAnに
伝送する停止指令信号線を設け、さらにオアゲー
ト回路G₁の出力を遅延回路DLYを介してバス出
力回路DR₁に出力するようにした点である。

DMA装置は一般的にプロセツサCPUからの起
動命令に従つて動作を開始し、所定の動作を終え
て停止状態に戻るか、または停止命令が実行され
るまで動作を続ける。DMA装置は動作中にバス
に接続されたメモリMEMとの間でデータ転送を
行うが、データ転送のシーケンスの途中でリセツ
ト信号が発生すると、その時アクセスしているメ
モリMEMの内容が破壊される恐れがあり、デー
タ転送の途中でリセツト信号が発生するのを防止
しなければならない。このため、本発明において
はリセツト信号が発生する前にDMA装置の停止
指令信号を発生し、リセツト時にDMA装置がデ
ータ転送を行つていないようにするのである。
DMA装置は停止指令信号が入力されると以後の
バスを使用するデータ転送動作を停止する。

第４図は電源電圧異常を検出したときに本発明
によりシステムを正常に停止させる動作を示すタ
イムチヤートであり、以下にこのタイムチヤート
に従つて本発明による停止動作を説明する。

例えば停電等により直流電源DCの電圧Ｖが、
先の従来例と同様に例えば第４図Ａの実線ａに示
すようにレベルダウンを起こした場合、直流電源
監視回路DCWは、電圧Ｖが所定の電位V_Cまで低
下したとき例えば同図Ｂに示すようなタイミング
で電源異常検出信号ｂをオア回路G₂を介して異
常シーケンス制御部CONT₂に出力し、異常シー
ケンス制御部CONT₂は時間τ₁遅れてプロセツサ
CPUに割込信号ｃを送出する。プロセツサCPU
は、割込をかけられると従来と同様に異常処理動
作ABNCONTを開始し、DMA装置DMA₁〜
DMAnに異常処理の一部を実行させるが、DMA
装置DMA₁〜DMAnの停止制御は行なわない。

異常シーケンス制御部CONT₂は、内部のタイ
マーTIMにより、電源異常検出信号ｂが入力さ
れてから時間τ₁＋τ₄後にリセツト信号ｄをバスコ
ントローラBCNTの受信部RV₁に出力するよう
に予め設定されている。この場合、時間τ₄は第２
図に於ける時間τ₂より時間τ₅だけ短かくなるよう
に設定しておくものである。受信部RV₁に入力さ
れたリセツト信号ｄは、オア回路G₁を介してバ
ス出力回路DR₂及び遅延回路DLYに加えられ、
バス出力回路DR₂は、それによつて例えば第４図
Ｅに示すようなタイミングでDMA装置DMA₁〜
DMAnの停止指令信号ｅを共通バスBUSの停止
指令信号線上に出力する。従つてDMA装置
DMA₁〜DMAnは、同図Ｈに示すタイミングで
ハードウエア的に停止させられるものとなる。一
方、遅延回路DLYに加えられたリセツト信号ｄ
は、そこで時間τ₅だけ遅延させられた後バス出力
回路DR₁に加えられ、バス出力回路DR₁は従来と
同様に、例えば同図Ｆに示すように直流電源DC
の電位Ｖが動作可能最低電位に達する直前のタイ
ミングでリセツト信号ｄを共通バスBUSのリセ
ツト信号線上に出力し、各装置を全てリセツトす
る。

このように本実施例に於いては、リセツト信号
ｄが共通バスBUSのリセツト信号線上に出力さ
れる直前に、バスコントローラBCNTからDMA
装置DMA₁〜DMAnの動作を停止させる停止指
令信号ｅが共通バスBUS上に出力される構成に
なつているから、DMA装置DMA₁〜DMAnはリ
セツトされる直前に確実にその動作が停止される
ことになる。従つて、従来のようにDMA装置
DMA₁〜DMAnが停止されないままリセツトさ
れる危険性がなくなり、メモリMEMの内容を破
壊したり、外部に誤信号を出力するようなことが
なくなる。またプロセツサCPUは、異常処理中
にDMA装置を停止する必要がないので、その分
だけ他の重要な処理を実行することが可能とな
る。

次にプロセツサCPUが異常の場合の動作につ
いて説明する。

プロセツサCPUが異常の場合、プロセツサ
CPUはシステム的な動作を直ちに停止し、その
異常処理ルーチンに跳び、処理を行う。異常処理
ルーチンの中で動作可能な範囲で異常処理を行い
（オペレータコンソールに異常を表示するケース
もある）停止する。この場合は、プロセツサ
CPUが停止するだけでリセツト動作は行わない。
プロセツサCPUの停止がその後のリセツト動作
に結びつくか否かはシステムによつて異なる。リ
セツト信号を発生する要素がプロセツサCPU以
外にもある場合、その要素を何処に配置するかは
装置によつて異なる。バスコントローラの機能を
プロセツサCPUが受け持つ場合は、プロセツサ
CPUから発せられると考えてもよいが、ある程
度以上の規模の装置になると、バス制御部分は独
立した機能となり、その場合のリセツト等の機能
はバス制御部に搭載されることが多い。このよう
にリセツト動作を行わない場合には、DMA装置
を異常処理の中では停止できないことが多く、オ
ペレータコンソールの表示を人が見て必要な処理
を行い、そのままシステムをリセツト、スタート
する場合がある。この場合、先のDMA装置は動
作中であり、そこにリセツト信号が発生するとメ
モリの内容が破壊される恐れがあるため、リセツ
ト動作の前にDMA装置の停止指令が必要とな
る。

第５図はこのようなプロセツサCPUの異常に
よりリセツトが行われずにプロセツサCPUが停
止し、異常原因の除去後にプロセツサCPUが再
起動する場合のタイムチヤートを示しており、以
下にこのタイムチヤートに基づいてプロセツサ
CPUの異常時の動作を説明する。

第５図ＡはプロセツサCPUの異常信号であり、
この異常信号が発生するとτ₁後に第５図Ｂに示す
異常割込み信号がプロセツサCPUに入力される。
この時、異常割込み信号によりプロセツサCPU
が停止するだけで第５図Ｃに示すオアゲート回路
G₁からのリセツト信号ｄと第５図Ｅに示すバス
出力回路DR₁からのリセツト信号ｄは出力されな
い。また、第５図Ｄに示すDMA装置の停止指令
信号ｅも出力されない。プロセツサCPUはこれ
により第５図Ｆに示すように、今まで実行してい
た一連のシーケンス制御SCONTを停止し、異常
処理ルーチンを読出して異常処理動作
ABNCONTを実行した後停止する。この場合、
DMA装置には第５図ＧのようにプロセツサCPU
が停止しても動作B₂を継続するものがある。異
常の除去が行われてプロセツサCPUの異常信号
と異常割込み信号がなくなつた後、プロセツサ
CPUを再起動させる時も、このDMA装置は動作
を継続している。このため、プロセツサCPUを
再起動させる時には通常はリセツトしてから起動
する。この時、DMA装置は動作中であり、そこ
でリセツトが行われるとメモリの内容を破壊して
しまうことがある。従つて、リセツト操作時には
第５図Ｅのリセツト信号より前に第５図Ｄの
DMA装置の停止指令信号を発生させ、第５図Ｇ
の動作B₂を停止させた後、第５図Ｅのリセツト
信号が発生するようにする。第５図Ｅのリセツト
信号によるリセツト後にプロセツサCPUの起動
指令を実行して第５図Ｆに示すような一連のシー
ケンス制御SCONTを開始し、プロセツサCPUが
動作状態になつてその処理プログラムの中で第５
図Ｇに示すように再びDMA装置を起動する。

このように、本発明によればプロセツサCPU
が異常を起こした場合に於いて、オペレータコン
ソールOPによりシステムをリセツトする時も、
DMA装置DMA₁〜DMAnは、リセツト直前にバ
スコントローラBCNTのバス出力回路DR₂から
出力される停止指令信号ｅによつて既に停止させ
られているから、メモリMEMの内容を破壊する
ことなくシステムを再スタートさせることが可能
となる。また、システムに供給されている交流電
源ACが異常になつたり若しくはフユーズが切れ
たような場合にも、交流電源監視回路ACW及び
フユーズ断監視回路FSWによつてやはりその異
常が検出され、異常検出信号b′，b″がオア回路G₂
を介して異常シーケンス制御回路に加えられるよ
うになつているから、前述と同様な動作が開始さ
れて確実な異常処理が実行されることになる。

以上説明したように本発明は、DMA装置を有
する計算機制御システムに於いて、電源異常が発
生してシステムを停止する場合或はプロセツサが
異常になりシステムを再起動させる場合に、リセ
ツト信号が計算機制御システムの共通バスに出力
される直前にハードウエア的な手段で前記DMA
装置を停止させるようにしたものであり、従来の
ようにDMA装置が停止されないままリセツトさ
れることがなくなるから、メモリ内容の破壊或は
誤信号の発生等を確実に防止することができる。
又、プロセツサは異常処理中に於いて前記DMA
装置の停止処理を行なう必要がないので、その分
だけ負荷が軽減され他の重要な処理を行なうこと
が可能となる。

【図面の簡単な説明】

第１図は従来の異常処理方式を実施する計算機
制御システムの一例を表わす要部ブロツク線図、
第２図はその動作説明図、第３図は本発明の異常
処理方式を実施する計算機制御システムの一例を
表わす要部ブロツク線図、第４図、第５図はその
動作説明図である。 CPUはプロセツサ、MEMはメモリ、DMA₁〜
DMAnはダイレクト・メモリ・アクセス装置、
BCNTはバスコントローラ、BUSは共通バス、
PCNTは電源監視制御部、OPはオペレーシヨン
コンソール、CONT₁は制御部、CONT₂は異常
シーケンス制御部、DR₁，DR₂はバス出力回路、
DLYは遅延回路である。

Claims (1)

【特許請求の範囲】
1. １ メモリとのデータ授受をプロセツサと独立に
   実行可能なDMA装置を前記プロセツサ及びメモ
   リの共通バスに接続し、該共通バスをバスコント
   ローラが制御する計算機制御システムに於いて、
   前記バスコントローラ内に前記DMA装置の停止
   指令信号を発生する回路を設け、電源異常時或い
   は前記プロセツサが異常になつた時前記計算機制
   御システムを正常に再起動するために、前記バス
   コントローラは、前記回路から停止指令信号を前
   記共通バスに出力して前記DMA装置を完全に停
   止させた後リセツト信号を前記共通バスに出力す
   ることを特徴とする計算機制御システムに於ける
   異常処理方式。