JP2000172575A - メモリーバックアップシステム - Google Patents
メモリーバックアップシステムInfo
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- JP2000172575A JP2000172575A JP10346471A JP34647198A JP2000172575A JP 2000172575 A JP2000172575 A JP 2000172575A JP 10346471 A JP10346471 A JP 10346471A JP 34647198 A JP34647198 A JP 34647198A JP 2000172575 A JP2000172575 A JP 2000172575A
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Abstract
(57)【要約】
【課題】 停電にも対応できるメモリーバックアップシ
ステムを得る。 【解決手段】 ＣＰＵ１が暴走し、ＷＤＴ６へのアクセ
ス信号ａが止まると、ＤＭＡコントローラ７はゲート回
路５にてＣＰＵ１をＣＰＵバス９から切り離した後、Ｒ
ＡＭ３のデータをフラッシュメモリー４に伝送する。停
電でない場合はＣＰＵ１にリセット信号ｅを出力する。
停電が発生した場合は、電源監視回路８が停電信号ｇを
ＤＭＡコントローラ７に出力し、ＲＡＭデータをフラッ
シュメモリー４に伝送する。停電信号ｇが終了したとき
ＣＰＵ１にリセット信号ｅを出力する。ＣＰＵ１は初期
化完了後、フラッシュメモリー４に待避されているデー
タをＲＡＭ３へ伝送する。
ステムを得る。 【解決手段】 ＣＰＵ１が暴走し、ＷＤＴ６へのアクセ
ス信号ａが止まると、ＤＭＡコントローラ７はゲート回
路５にてＣＰＵ１をＣＰＵバス９から切り離した後、Ｒ
ＡＭ３のデータをフラッシュメモリー４に伝送する。停
電でない場合はＣＰＵ１にリセット信号ｅを出力する。
停電が発生した場合は、電源監視回路８が停電信号ｇを
ＤＭＡコントローラ７に出力し、ＲＡＭデータをフラッ
シュメモリー４に伝送する。停電信号ｇが終了したとき
ＣＰＵ１にリセット信号ｅを出力する。ＣＰＵ１は初期
化完了後、フラッシュメモリー４に待避されているデー
タをＲＡＭ３へ伝送する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリーバックアッ
プシステムに関し、特にコンピュータシステムにおける
メモリーバックアップシステムに関するものである。
プシステムに関し、特にコンピュータシステムにおける
メモリーバックアップシステムに関するものである。
【０００２】
【従来の技術】コンピュータシステムにおいて、ＣＰＵ
（中央処理装置）が何らかの理由により暴走した場合、
処理作業中のＲＡＭ（ランダムアクセスメモリー）に格
納された処理データが失われることがある。この問題を
解決するために特開昭６２−９５６４９号公報には、図
３に示すようにＣＰＵの暴走をウオッチドッグタイマに
て監視し、ウオッチドッグタイマがＣＰＵの暴走を検知
した場合に、処理データをラッチ回路に待避させる方法
が提案されている。
（中央処理装置）が何らかの理由により暴走した場合、
処理作業中のＲＡＭ（ランダムアクセスメモリー）に格
納された処理データが失われることがある。この問題を
解決するために特開昭６２−９５６４９号公報には、図
３に示すようにＣＰＵの暴走をウオッチドッグタイマに
て監視し、ウオッチドッグタイマがＣＰＵの暴走を検知
した場合に、処理データをラッチ回路に待避させる方法
が提案されている。
【０００３】すなわち図３において、この提案に関連す
るコンピュータシステムは、内部にＲＡＭ（図示せず）
を備えたＣＰＵ１と、このＣＰＵ１からの所定の周期を
持つリセットパルス（W.D.T.RES ）によりリセット（Ｒ
ＥＳ）されるウオッチドッグタイマ６と、ＣＰＵ１のＲ
ＡＭのデータ（Ｏ）をラッチするラッチ回路１０と、Ｃ
ＰＵ１をバックアップするバックアップ電源１１とを有
して構成されている。
るコンピュータシステムは、内部にＲＡＭ（図示せず）
を備えたＣＰＵ１と、このＣＰＵ１からの所定の周期を
持つリセットパルス（W.D.T.RES ）によりリセット（Ｒ
ＥＳ）されるウオッチドッグタイマ６と、ＣＰＵ１のＲ
ＡＭのデータ（Ｏ）をラッチするラッチ回路１０と、Ｃ
ＰＵ１をバックアップするバックアップ電源１１とを有
して構成されている。
【０００４】ＣＰＵ１は予め定められたシーケンスプロ
グラムを処理しながら、所定の周期にて信号（W.D.T.RE
S ）を発生し、その信号を暴走検出用のウオッチドッグ
タイマ６及びラッチ回路１０に出力している。そして、
通常時には、ウオッチドッグタイマ６がカウントアップ
する前にＣＰＵ１から出力される周期信号（W.D.T.RES
）毎に、ＣＰＵ１のＲＡＭのデータをラッチ回路１０
にラッチする。
グラムを処理しながら、所定の周期にて信号（W.D.T.RE
S ）を発生し、その信号を暴走検出用のウオッチドッグ
タイマ６及びラッチ回路１０に出力している。そして、
通常時には、ウオッチドッグタイマ６がカウントアップ
する前にＣＰＵ１から出力される周期信号（W.D.T.RES
）毎に、ＣＰＵ１のＲＡＭのデータをラッチ回路１０
にラッチする。
【０００５】また、ＣＰＵ１が暴走した場合は、ウオッ
チドッグタイマ６にＣＰＵ１から信号（W.D.T.RES ）が
出力されないために、同タイマ６がカウントアップし、
これによってウオッチドッグタイマ６からリセット信号
（T.U.O.）を出力してＣＰＵ１をリセットし、同ＣＰＵ
１を初期状態に設定する。ＣＰＵ１が暴走からの復帰で
あれば、ラッチ回路１０にラッチしたデータをＣＰＵ１
の入力ポート（Ｉ）から再びＲＡＭにセットし、動作を
再開する。
チドッグタイマ６にＣＰＵ１から信号（W.D.T.RES ）が
出力されないために、同タイマ６がカウントアップし、
これによってウオッチドッグタイマ６からリセット信号
（T.U.O.）を出力してＣＰＵ１をリセットし、同ＣＰＵ
１を初期状態に設定する。ＣＰＵ１が暴走からの復帰で
あれば、ラッチ回路１０にラッチしたデータをＣＰＵ１
の入力ポート（Ｉ）から再びＲＡＭにセットし、動作を
再開する。
【０００６】なお、このとき、ラッチ回路６にラッチさ
れていたデータはＣＰＵ１が暴走状態になる以前のＲＡ
Ｍデータに等しいので、ＣＰＵ１の動作再開により正し
い制御動作の継続が行われるとされている。
れていたデータはＣＰＵ１が暴走状態になる以前のＲＡ
Ｍデータに等しいので、ＣＰＵ１の動作再開により正し
い制御動作の継続が行われるとされている。
【０００７】
【発明が解決しようとする課題】しかし、図３に示す特
開昭６２−９５６４９号公報記載の提案の場合、ＣＰＵ
の暴走が停電に起因する場合は処理（ＲＡＭ）データの
消失が避けられない。
開昭６２−９５６４９号公報記載の提案の場合、ＣＰＵ
の暴走が停電に起因する場合は処理（ＲＡＭ）データの
消失が避けられない。
【０００８】本発明の目的は、停電にも対応できるメモ
リーバックアップシステムを提供することである。
リーバックアップシステムを提供することである。
【０００９】
【課題を解決するための手段】本発明によるメモリーバ
ックアップシステムは、ウオッチドッグタイマにて中央
処理装置の暴走を検知したとき、ランダムアクセスメモ
リー中の処理データを待避メモリーに待避させ、前記中
央処理装置のリセット後、前記待避メモリーに待避され
た処理データを前記ランダムアクセスメモリーに転送す
るコンピュータシステムのメモリーバックアップシステ
ムであって、商用電源の停電を監視する電源監視手段
と、前記停電の開始時に前記ランダムアクセスメモリー
中の処理データを前記待避メモリーに待避させるデータ
待避手段と、前記停電の終了後前記中央処理装置をリセ
ットする停電後リセット手段とを含み、さらに前記待避
メモリーを不揮発性メモリー素子にて構成することを特
徴とする。
ックアップシステムは、ウオッチドッグタイマにて中央
処理装置の暴走を検知したとき、ランダムアクセスメモ
リー中の処理データを待避メモリーに待避させ、前記中
央処理装置のリセット後、前記待避メモリーに待避され
た処理データを前記ランダムアクセスメモリーに転送す
るコンピュータシステムのメモリーバックアップシステ
ムであって、商用電源の停電を監視する電源監視手段
と、前記停電の開始時に前記ランダムアクセスメモリー
中の処理データを前記待避メモリーに待避させるデータ
待避手段と、前記停電の終了後前記中央処理装置をリセ
ットする停電後リセット手段とを含み、さらに前記待避
メモリーを不揮発性メモリー素子にて構成することを特
徴とする。
【００１０】そして、前記電源監視手段が、前記停電の
開始時を主電源の時定数に比べ充分に早い時定数にて検
知することを特徴とする。また、前記停電中は、前記ウ
オッチドッグタイマが前記中央処理装置の暴走を検知し
たとき、前記ランダムアクセスメモリー中の処理データ
を前記待避メモリーに待避させ、前記中央処理装置のリ
セット後、前記待避メモリーに待避された処理データを
前記ランダムアクセスメモリーに転送させる動作を停止
させることを特徴とする。
開始時を主電源の時定数に比べ充分に早い時定数にて検
知することを特徴とする。また、前記停電中は、前記ウ
オッチドッグタイマが前記中央処理装置の暴走を検知し
たとき、前記ランダムアクセスメモリー中の処理データ
を前記待避メモリーに待避させ、前記中央処理装置のリ
セット後、前記待避メモリーに待避された処理データを
前記ランダムアクセスメモリーに転送させる動作を停止
させることを特徴とする。
【００１１】本発明の作用は次の通りである。通常、Ｃ
ＰＵは一定時間毎にウォッチドッグタイマ（ＷＤＴ）に
アクセスしており、ＣＰＵが暴走してＷＤＴへのアクセ
スが止まることによりＣＰＵ異常が検出されると、ＲＡ
Ｍ上のデータをＤＭＡコントローラによリフラッシュメ
モリーヘ伝送する。また、入力商用（ＡＣ）電源（例え
ば、１００ＶＡＣ）に停電が発生した場合、同様にＲＡ
Ｍ上のデータをＤＭＡコントローラによリフラッシュメ
モリーヘ伝送する。データの伝送完了後、停電が存在す
る場合は停電復旧後にＣＰＵをリセットし、フラッシュ
メモリーに待避しておいたデータを再びＲＡＭに伝送す
ることにより、ＣＰＵ暴走時のＲＡＭ上のデータの消失
を防ぐ。
ＰＵは一定時間毎にウォッチドッグタイマ（ＷＤＴ）に
アクセスしており、ＣＰＵが暴走してＷＤＴへのアクセ
スが止まることによりＣＰＵ異常が検出されると、ＲＡ
Ｍ上のデータをＤＭＡコントローラによリフラッシュメ
モリーヘ伝送する。また、入力商用（ＡＣ）電源（例え
ば、１００ＶＡＣ）に停電が発生した場合、同様にＲＡ
Ｍ上のデータをＤＭＡコントローラによリフラッシュメ
モリーヘ伝送する。データの伝送完了後、停電が存在す
る場合は停電復旧後にＣＰＵをリセットし、フラッシュ
メモリーに待避しておいたデータを再びＲＡＭに伝送す
ることにより、ＣＰＵ暴走時のＲＡＭ上のデータの消失
を防ぐ。
【００１２】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。図１は本発明によるメモリー
バックアップシステムの実施例の構成を示すブロック図
であり、図３と同等部分は同一符号にて示している。図
１において、本発明の関連するコンピュータシステム
は、プログラムによリ演算処理を行うＣＰＵ１と、この
ＣＰＵ１にて演算処理を行うためのプログラムを格納す
るＲＯＭ（リードオンリーメモリー２と、各種処理デー
タの書き込み及び読み出しを行うためのＲＡＭ（ランダ
ムアクセスメモリー）３と、ＣＰＵ１から定期的にアク
セスされ、ＣＰＵ１の演算処理が暴走してアクセスが止
まると、データ転送指示信号ｂを出力するウォッチドッ
グタイマ（ＷＤＴ）６とを有する。
図面を参照して説明する。図１は本発明によるメモリー
バックアップシステムの実施例の構成を示すブロック図
であり、図３と同等部分は同一符号にて示している。図
１において、本発明の関連するコンピュータシステム
は、プログラムによリ演算処理を行うＣＰＵ１と、この
ＣＰＵ１にて演算処理を行うためのプログラムを格納す
るＲＯＭ（リードオンリーメモリー２と、各種処理デー
タの書き込み及び読み出しを行うためのＲＡＭ（ランダ
ムアクセスメモリー）３と、ＣＰＵ１から定期的にアク
セスされ、ＣＰＵ１の演算処理が暴走してアクセスが止
まると、データ転送指示信号ｂを出力するウォッチドッ
グタイマ（ＷＤＴ）６とを有する。
【００１３】さらに、ＣＰＵ１の演算処理が暴走した場
合に、ＲＡＭ３に記憶されているデータを待避させるた
めのフラッシュメモリー（フラッシュメモリーに限らな
い不揮発性書き替え可能メモリー、例えばＥＥＰＲＯ
Ｍ、バッテリーバックアップされたＲＡＭ等を含む）４
と、ＲＡＭ３からフラッシュメモリー４ヘデータを転送
するＤＭＡ（ダイレクトメモリーアクセス）コントロー
ラ７と、ＣＰＵ１の演算処理が暴走したときにＣＰＵ１
とＣＰＵバス９とを切リ離す制御を行うゲート回路５と
を有する。さらにはまた、入力商用（ＡＣ）電源（例え
ば１００ＶＡＣ）を監視し、停電を検出する電源監視回
路８と、これらの回路を相互に接続してシステムを構成
するＣＰＵバス９とを有して構成されるている。
合に、ＲＡＭ３に記憶されているデータを待避させるた
めのフラッシュメモリー（フラッシュメモリーに限らな
い不揮発性書き替え可能メモリー、例えばＥＥＰＲＯ
Ｍ、バッテリーバックアップされたＲＡＭ等を含む）４
と、ＲＡＭ３からフラッシュメモリー４ヘデータを転送
するＤＭＡ（ダイレクトメモリーアクセス）コントロー
ラ７と、ＣＰＵ１の演算処理が暴走したときにＣＰＵ１
とＣＰＵバス９とを切リ離す制御を行うゲート回路５と
を有する。さらにはまた、入力商用（ＡＣ）電源（例え
ば１００ＶＡＣ）を監視し、停電を検出する電源監視回
路８と、これらの回路を相互に接続してシステムを構成
するＣＰＵバス９とを有して構成されるている。
【００１４】本発明の実施例の動作を、図１及びタイミ
ング図である図２により説明する。通常、図１におい
て、ＣＰＵ１はＲＯＭ２に書き込まれているプログラム
によリ演算処理を行い、各種処理データは随時ＲＡＭ３
上に書き込まれ、必要に応じて読み出される。また、Ｃ
ＰＵ１はＷＤＴ６の持つ時定数Ｔ２より短い周期Ｔ１に
て、定期的にＣＰＵバス９を介してＷＤＴ６にアクセス
データａを出力している。ＷＤＴ６はアクセスデータａ
によりリセットされる。
ング図である図２により説明する。通常、図１におい
て、ＣＰＵ１はＲＯＭ２に書き込まれているプログラム
によリ演算処理を行い、各種処理データは随時ＲＡＭ３
上に書き込まれ、必要に応じて読み出される。また、Ｃ
ＰＵ１はＷＤＴ６の持つ時定数Ｔ２より短い周期Ｔ１に
て、定期的にＣＰＵバス９を介してＷＤＴ６にアクセス
データａを出力している。ＷＤＴ６はアクセスデータａ
によりリセットされる。
【００１５】従って、ＷＤＴ６はＣＰＵ１から一定時間
Ｔ２以内にアクセスａが無い場合、ＣＰＵ異常と見なし
て、直前のＣＰＵ１のアクセスａから一定時間Ｔ２後に
データ転送指示信号ｂを出力する（図２参照）。
Ｔ２以内にアクセスａが無い場合、ＣＰＵ異常と見なし
て、直前のＣＰＵ１のアクセスａから一定時間Ｔ２後に
データ転送指示信号ｂを出力する（図２参照）。
【００１６】いま、ＣＰＵ１が何らかの原因にて暴走
し、ＷＤＴ６へのアクセス信号ａが止まると、ＷＤＴ６
はデータ転送指示信号ｂをＤＭＡコントローラ７に出力
する。ＤＭＡコントローラ７はデータ転送指示信号ｂを
受けると、ゲート回路５に出力するバス切り替え信号ｃ
を論理値“ロー（Ｌ）”にして、ＣＰＵ１をＣＰＵバス
９から切り離した後、ＲＡＭ３に記憶されている（ＲＡ
Ｍ）データ（Ｄ１〜Ｄｎ）をフラッシュメモリー４に伝
送する（図２参照）。
し、ＷＤＴ６へのアクセス信号ａが止まると、ＷＤＴ６
はデータ転送指示信号ｂをＤＭＡコントローラ７に出力
する。ＤＭＡコントローラ７はデータ転送指示信号ｂを
受けると、ゲート回路５に出力するバス切り替え信号ｃ
を論理値“ロー（Ｌ）”にして、ＣＰＵ１をＣＰＵバス
９から切り離した後、ＲＡＭ３に記憶されている（ＲＡ
Ｍ）データ（Ｄ１〜Ｄｎ）をフラッシュメモリー４に伝
送する（図２参照）。
【００１７】またこの時、フラッシュメモリー４のある
定められたアドレスにＲＡＭ３のデータが待避されてい
ることを示すフラグ（Ｆ）を書き込む。ＲＡＭ３に記憶
されているデータがすべてフラッシュメモリー４へ転送
されると、停電でない場合はＤＭＡコントローラ７はＣ
ＰＵ１にリセット信号ｅを出力すると同時に、ゲート回
路５に出力するバス切り替え信号ｃを論理値“ハイ
（Ｈ）”にして、ＣＰＵ１とＣＰＵバス９とを接続す
る。
定められたアドレスにＲＡＭ３のデータが待避されてい
ることを示すフラグ（Ｆ）を書き込む。ＲＡＭ３に記憶
されているデータがすべてフラッシュメモリー４へ転送
されると、停電でない場合はＤＭＡコントローラ７はＣ
ＰＵ１にリセット信号ｅを出力すると同時に、ゲート回
路５に出力するバス切り替え信号ｃを論理値“ハイ
（Ｈ）”にして、ＣＰＵ１とＣＰＵバス９とを接続す
る。
【００１８】一方、通常ＣＰＵ１が正常に動作している
（暴走していない）際に、停電が発生した場合は、電源
監視回路８が停電信号ｇをＤＭＡコントローラ７に出力
する。なお、この停電信号ｇの立ち上がり（スタート
点）は可能な限り早い時定数にて検知され（交流信号か
ら検出するため、極端に早く検知することはできな
い）、立ち下がり（終了点）は充分に遅らせる（停電が
終わって、主電源が充分安定するまで）。すなわち、コ
ンピュータシステムの主電源は大きな時定数を持ってい
るので、停電信号ｇのスタート点にてはシステムはまだ
正常に動作している。また、終了点にては、システムの
主電源はすでに回復している。
（暴走していない）際に、停電が発生した場合は、電源
監視回路８が停電信号ｇをＤＭＡコントローラ７に出力
する。なお、この停電信号ｇの立ち上がり（スタート
点）は可能な限り早い時定数にて検知され（交流信号か
ら検出するため、極端に早く検知することはできな
い）、立ち下がり（終了点）は充分に遅らせる（停電が
終わって、主電源が充分安定するまで）。すなわち、コ
ンピュータシステムの主電源は大きな時定数を持ってい
るので、停電信号ｇのスタート点にてはシステムはまだ
正常に動作している。また、終了点にては、システムの
主電源はすでに回復している。
【００１９】停電が発生した場合、停電信号ｇに基づい
てＤＭＡコントローラ７は、直ちにＲＡＭ３に記憶され
ている（ＲＡＭ）データ（Ｄ１〜Ｄｎ）を、フラッシュ
メモリー４に伝送する。なお、停電中はＷＤＴ６からの
データ転送指示信号ｂは無視する。またこの時、フラッ
シュメモリー４のある定められたアドレスにＲＡＭ３の
データが待避されていることを示すフラグ（Ｆ）を書き
込む。
てＤＭＡコントローラ７は、直ちにＲＡＭ３に記憶され
ている（ＲＡＭ）データ（Ｄ１〜Ｄｎ）を、フラッシュ
メモリー４に伝送する。なお、停電中はＷＤＴ６からの
データ転送指示信号ｂは無視する。またこの時、フラッ
シュメモリー４のある定められたアドレスにＲＡＭ３の
データが待避されていることを示すフラグ（Ｆ）を書き
込む。
【００２０】ＲＡＭ３に記憶されているデータがすべて
フラッシュメモリー４へ転送され、停電信号ｇが終了し
たときＤＭＡコントローラ７はＣＰＵ１にリセット信号
ｅを出力すると同時に、ゲート回路５に出力するバス切
り替え信号ｃを論理値“ハイ（Ｈ）”にして、ＣＰＵ１
とＣＰＵバス９とを接続する。ＣＰＵ１はリセット信号
ｅが入力すると初期化を開始し、ＲＡＭ３のデータもク
リアされる。
フラッシュメモリー４へ転送され、停電信号ｇが終了し
たときＤＭＡコントローラ７はＣＰＵ１にリセット信号
ｅを出力すると同時に、ゲート回路５に出力するバス切
り替え信号ｃを論理値“ハイ（Ｈ）”にして、ＣＰＵ１
とＣＰＵバス９とを接続する。ＣＰＵ１はリセット信号
ｅが入力すると初期化を開始し、ＲＡＭ３のデータもク
リアされる。
【００２１】ＣＰＵ１は初期化完了後、フラッシュメモ
リー４に書き込まれたフラグの状態を読み出し、ＲＡＭ
３のデータが待避されていることを示すフラグ（Ｆ）を
検出すると、フラッシュメモリー４に待避されているデ
ータをＲＡＭ３へ伝送する（図２参照）。伝送が完了す
るとＣＰＵ１は、フラッシュメモリー４上のフラグをク
リアして再び通常処理を行う。
リー４に書き込まれたフラグの状態を読み出し、ＲＡＭ
３のデータが待避されていることを示すフラグ（Ｆ）を
検出すると、フラッシュメモリー４に待避されているデ
ータをＲＡＭ３へ伝送する（図２参照）。伝送が完了す
るとＣＰＵ１は、フラッシュメモリー４上のフラグをク
リアして再び通常処理を行う。
【００２２】
【発明の効果】以上説明したように本発明によれば、停
電時及びＣＰＵ暴走時にＲＡＭ上のデータをＤＭＡコン
トローラによりフラッシュメモリーヘ転送した後、停電
の終了を待ってＣＰＵをリセットしフラッシュメモリー
に待避しておいたデータを再びＲＡＭに転送することに
より、ＲＡＭ上のデータの消失を防ぐという効果があ
る。
電時及びＣＰＵ暴走時にＲＡＭ上のデータをＤＭＡコン
トローラによりフラッシュメモリーヘ転送した後、停電
の終了を待ってＣＰＵをリセットしフラッシュメモリー
に待避しておいたデータを再びＲＡＭに転送することに
より、ＲＡＭ上のデータの消失を防ぐという効果があ
る。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミング図である。
【図３】従来のメモリーバックアップシステムの一例の
ブロック図である。
ブロック図である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ フラッシュメモリー ５ ゲート回路 ６ ＷＤＴ ７ ＤＭＡコントローラ ８ 電源監視回路 ９ ＣＰＵバス
Claims (4)
- 【請求項１】 ウオッチドッグタイマにて中央処理装置
の暴走を検知したとき、ランダムアクセスメモリー中の
処理データを不揮発性メモリーに待避させ、前記中央処
理装置のリセット後、前記待避メモリーに待避された処
理データを前記ランダムアクセスメモリーに転送するコ
ンピュータシステムのメモリーバックアップシステムで
あって、 商用電源の停電を監視する電源監視手段と、 前記停電の開始時に前記ランダムアクセスメモリー中の
処理データを前記不揮発性メモリーに待避させるデータ
待避手段と、 前記停電の終了後前記中央処理装置をリセットする停電
後リセット手段とを含むことを特徴とするメモリーバッ
クアップシステム。 - 【請求項２】 前記不揮発性メモリー素子が、フラッシ
ュメモリー素子、ＥＥＰＲＯＭ素子、バッテリーバック
アップされたランダムアクセスメモリー素子のひとつで
あることを特徴とする請求項１記載のメモリーバックア
ップシステム。 - 【請求項３】 前記電源監視手段が、前記停電の開始時
を主電源の時定数に比べ充分に早い時定数にて検知する
ことを特徴とする請求項１あるいは２記載のメモリーバ
ックアップシステム。 - 【請求項４】 前記停電中は、前記ウオッチドッグタイ
マが前記中央処理装置の暴走を検知したとき、前記ラン
ダムアクセスメモリー中の処理データを前記不揮発性メ
モリーに待避させ、前記中央処理装置のリセット後、前
記不揮発性メモリーに待避された処理データを前記ラン
ダムアクセスメモリーに転送させる動作を停止させるこ
とを特徴とする請求項１，２あるいは３記載のメモリー
バックアップシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346471A JP2000172575A (ja) | 1998-12-07 | 1998-12-07 | メモリーバックアップシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346471A JP2000172575A (ja) | 1998-12-07 | 1998-12-07 | メモリーバックアップシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000172575A true JP2000172575A (ja) | 2000-06-23 |
Family
ID=18383659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10346471A Withdrawn JP2000172575A (ja) | 1998-12-07 | 1998-12-07 | メモリーバックアップシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000172575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610354B1 (ko) * | 2002-03-19 | 2006-08-09 | 삼성전자주식회사 | 플래시메모리를 이용한 휴대용단말기의 정보처리시스템제어장치 및 제어방법 |
| JP2008165536A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 情報処理装置，記憶部誤書込み防止方法，および情報処理システム |
| JP2008269635A (ja) * | 2008-06-02 | 2008-11-06 | Renesas Technology Corp | 半導体処理装置 |
-
1998
- 1998-12-07 JP JP10346471A patent/JP2000172575A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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