JP3271602B2 - 半導体集積回路装置およびその設計方法 - Google Patents
半導体集積回路装置およびその設計方法Info
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- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその設計方法に関し、特にシリアルインターフェ
イスを有するＡＳＩＣ方式半導体集積回路装置およびそ
のの設計方法に関する。
およびその設計方法に関し、特にシリアルインターフェ
イスを有するＡＳＩＣ方式半導体集積回路装置およびそ
のの設計方法に関する。
【０００２】
【従来の技術】シリアルインターフェイスは、ＬＳＩ間
のデータ転送を少ない本数のケーブルで高速に転送する
方式であり、例えば、図６のように、ＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１、送信部２、受信部
３という機能ブロックを相互に接続し、ＬＳＩに搭載す
ることで実現される。
のデータ転送を少ない本数のケーブルで高速に転送する
方式であり、例えば、図６のように、ＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１、送信部２、受信部
３という機能ブロックを相互に接続し、ＬＳＩに搭載す
ることで実現される。
【０００３】ＰＬＬ回路１は、ＬＳＩ外部から供給され
た差動の１２５ＭＨｚクロック信号１ａを入力して、１
０逓倍された１．２５ＧＨｚクロック信号４を出力す
る。同時に１２５ＭＨｚクロック信号５を出力する。こ
れらのクロック信号４、５は、クロックバッファ６を介
して、送信部２、受信部３に送られる。
た差動の１２５ＭＨｚクロック信号１ａを入力して、１
０逓倍された１．２５ＧＨｚクロック信号４を出力す
る。同時に１２５ＭＨｚクロック信号５を出力する。こ
れらのクロック信号４、５は、クロックバッファ６を介
して、送信部２、受信部３に送られる。
【０００４】受信部３は、１．２５Ｇｂｐｓの差動シリ
アルデータ信号３ａを入力して、１０ビットの１２５Ｍ
ｂｐｓパラレルデータ信号３ｂを出力する。送信部２
は、１０ビットの１２５Ｍｂｐｓパラレルデータ信号３
ｃを入力して、１．２５Ｇｂｐｓの差動シリアルデータ
信号３ｄを出力する。
アルデータ信号３ａを入力して、１０ビットの１２５Ｍ
ｂｐｓパラレルデータ信号３ｂを出力する。送信部２
は、１０ビットの１２５Ｍｂｐｓパラレルデータ信号３
ｃを入力して、１．２５Ｇｂｐｓの差動シリアルデータ
信号３ｄを出力する。
【０００５】次に、送信部、受信部の動作の詳細を説明
する。
する。
【０００６】まず、送信部２の構成、動作について説明
する。
する。
【０００７】送信部２は、例えば図７に示すように１
０：１ＭＵＸ回路から構成されている。送信部２は、フ
リップフロップ（Ｆ／Ｆ）９から構成されたレジスタ７
と、Ｆ／Ｆ１０およびセレクタ１１で構成されたシフト
レジスタ８とを備えている。
０：１ＭＵＸ回路から構成されている。送信部２は、フ
リップフロップ（Ｆ／Ｆ）９から構成されたレジスタ７
と、Ｆ／Ｆ１０およびセレクタ１１で構成されたシフト
レジスタ８とを備えている。
【０００８】送信部２では、１０ビットのパラレルデー
タ３ｃを構成するデータ０〜データ９を、１２５ＭＨｚ
クロック信号５でレジスタ７に取り込む。その後、レジ
スタ７から出力されたデータ０〜データ９を、１．２５
ＧＨｚクロック信号４およびセレクト信号８ａに基づい
て、シフトレジスタ８内を転送させることで、１０ビッ
トのシリアルデータ列３ｄを得る。ここで１．２５ＧＨ
ｚクロック信号４は、ＰＬＬ回路１がＬＳＩ外部から供
給された１２５ＭＨｚクロック信号１ａを１０倍に逓倍
させたものである。
タ３ｃを構成するデータ０〜データ９を、１２５ＭＨｚ
クロック信号５でレジスタ７に取り込む。その後、レジ
スタ７から出力されたデータ０〜データ９を、１．２５
ＧＨｚクロック信号４およびセレクト信号８ａに基づい
て、シフトレジスタ８内を転送させることで、１０ビッ
トのシリアルデータ列３ｄを得る。ここで１．２５ＧＨ
ｚクロック信号４は、ＰＬＬ回路１がＬＳＩ外部から供
給された１２５ＭＨｚクロック信号１ａを１０倍に逓倍
させたものである。
【０００９】次に受信部３の構成、動作について説明す
る。
る。
【００１０】受信部３は、例えば図８に示すようにクロ
ックリカバリ回路ブロック１２が付加された１：１０Ｄ
ＥＭＵＸ回路で構成される。クロックリカバリ回路ブロ
ック１２は、受信した１．２５Ｇｂｐｓデータ信号３ａ
の切り替わりエッジを参照することによって最適な位相
の１．２５ＧＨｚクロック信号を生成し、受信したデー
タのリタイミングを行なう回路である。この時、クロッ
クリカバリ回路ブロック１２には、上述したＰＬＬ回路
１から発生された１．２５ＧＨｚクロック信号４を基準
として供給するのが一般的である。
ックリカバリ回路ブロック１２が付加された１：１０Ｄ
ＥＭＵＸ回路で構成される。クロックリカバリ回路ブロ
ック１２は、受信した１．２５Ｇｂｐｓデータ信号３ａ
の切り替わりエッジを参照することによって最適な位相
の１．２５ＧＨｚクロック信号を生成し、受信したデー
タのリタイミングを行なう回路である。この時、クロッ
クリカバリ回路ブロック１２には、上述したＰＬＬ回路
１から発生された１．２５ＧＨｚクロック信号４を基準
として供給するのが一般的である。
【００１１】ＤＥＭＵＸ回路では、クロックリカバリ回
路ブロック１２から生成された１．２５ＧＨｚクロック
信号１３によってシフトレジスタ１４に取り込んだ１．
２５Ｇｂｐｓシリアルデータ３ａを、１．２５ＧＨｚク
ロック信号１３を分周器１４ａによって１０分周してな
る１２５ＭＨｚクロック信号１５によって、レジスタ１
６に取り込むことによって１２５Ｍｂｐｓのパラレルデ
ータ３ｂを出力している。
路ブロック１２から生成された１．２５ＧＨｚクロック
信号１３によってシフトレジスタ１４に取り込んだ１．
２５Ｇｂｐｓシリアルデータ３ａを、１．２５ＧＨｚク
ロック信号１３を分周器１４ａによって１０分周してな
る１２５ＭＨｚクロック信号１５によって、レジスタ１
６に取り込むことによって１２５Ｍｂｐｓのパラレルデ
ータ３ｂを出力している。
【００１２】符号１７、１８は、それぞれ、シフトレジ
スタ１４、レジスタ１６を構成するＦ／Ｆである。
スタ１４、レジスタ１６を構成するＦ／Ｆである。
【００１３】上述したＰＬＬ回路１、送信部２、受信部
３から、送受信データを１本ずつ扱うシリアルインター
フェイスが１チャンネル実現されるが、実際には一つの
ＬＳＩに複数のチャンネルのシリアルインターフェイス
を備えることが多い。
３から、送受信データを１本ずつ扱うシリアルインター
フェイスが１チャンネル実現されるが、実際には一つの
ＬＳＩに複数のチャンネルのシリアルインターフェイス
を備えることが多い。
【００１４】これを実現する場合、図９に示すようにＰ
ＬＬ回路１等は、すべてのチャンネルの受信部／送信部
（送信部２および受信部３）１０１に対して共通に使用
されるのが一般的である。すべてのチャンネルの受信部
／送信部１０１を確実に動作させる必要があることか
ら、各チャンネルの受信部／送信部１０１に対するクロ
ック信号４，５の入力条件を均一に保つ必要がある。
ＬＬ回路１等は、すべてのチャンネルの受信部／送信部
（送信部２および受信部３）１０１に対して共通に使用
されるのが一般的である。すべてのチャンネルの受信部
／送信部１０１を確実に動作させる必要があることか
ら、各チャンネルの受信部／送信部１０１に対するクロ
ック信号４，５の入力条件を均一に保つ必要がある。
【００１５】従ってこのような構成では、ＰＬＬ回路１
から受信部／送信部１０１へのクロック信号４，５の分
配が重要であり、注意深く設計されたクロックツリー１
０２を用いる必要がある。
から受信部／送信部１０１へのクロック信号４，５の分
配が重要であり、注意深く設計されたクロックツリー１
０２を用いる必要がある。
【００１６】クロックツリー１０２は、バッファ６を複
数段接続して構成するが、各段間の配線長を揃えたり、
複数のクロックツリー間の構成を同一にするなどしてク
ロックスキューを低減するのが普通である。
数段接続して構成するが、各段間の配線長を揃えたり、
複数のクロックツリー間の構成を同一にするなどしてク
ロックスキューを低減するのが普通である。
【００１７】そこで、従来の、シリアルインターフェイ
ス回路を搭載するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）では、図９に示すように、受信部／送信部１０
１、ＰＬＬ回路１をそれぞれ別個のマクロとしてＡＳＩ
Ｃ設計用データベースに記述して、それらの間を接続す
るクロックツリー１０２を品種毎に専用設計していた。
ス回路を搭載するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）では、図９に示すように、受信部／送信部１０
１、ＰＬＬ回路１をそれぞれ別個のマクロとしてＡＳＩ
Ｃ設計用データベースに記述して、それらの間を接続す
るクロックツリー１０２を品種毎に専用設計していた。
【００１８】また、電源回路を必要とする回路を受信部
／送信部に用いる場合や、受信部／送信部から信号を共
通部に伝達する場合もあり、このような配線構造も品種
毎に専用設計していた。
／送信部に用いる場合や、受信部／送信部から信号を共
通部に伝達する場合もあり、このような配線構造も品種
毎に専用設計していた。
【００１９】
【発明が解決しようとする課題】上述したように、従来
のＡＳＩＣ方式半導体集積回路装置にシリアルデータイ
ンターフェイス回路を搭載する場合には、品種毎に注意
深い設計が必要であり、設計ＴＡＴの長期化を招いた
り、設計品質の均一化を計るのが難しいという課題があ
った。
のＡＳＩＣ方式半導体集積回路装置にシリアルデータイ
ンターフェイス回路を搭載する場合には、品種毎に注意
深い設計が必要であり、設計ＴＡＴの長期化を招いた
り、設計品質の均一化を計るのが難しいという課題があ
った。
【００２０】特開昭６０−１８４５号公報（従来技術
１）には、一つのチップ内で、まとまった機能を有する
回路パターンの占有領域が対称変換により重なる形状を
有する集積回路装置が記載されている。
１）には、一つのチップ内で、まとまった機能を有する
回路パターンの占有領域が対称変換により重なる形状を
有する集積回路装置が記載されている。
【００２１】特開平３−２４７６３号公報（従来技術
２）には、同一の回路構成を有する１又は複数の基本セ
ルからなる機能ブロックの対に対する配線パターンを互
いに点対称又は鏡面対称に形成するマスタスライス方式
集積回路装置の形成方法が記載されている。同公報に
は、各論理機能ブロックの入出力端子位置を対称位置に
配置することが可能になり、入出力端子の位置関係に起
因する配線長の不揃いが解消される点や、複数の信号の
並列処理等で各論理機能ブロック間の配線長を揃えたい
場合に、各論理機能ブロックの入出力端子位置に依る影
響が無くなり、入出力端子の位置関係に起因する配線長
の不揃いが解消される点が記載されている。
２）には、同一の回路構成を有する１又は複数の基本セ
ルからなる機能ブロックの対に対する配線パターンを互
いに点対称又は鏡面対称に形成するマスタスライス方式
集積回路装置の形成方法が記載されている。同公報に
は、各論理機能ブロックの入出力端子位置を対称位置に
配置することが可能になり、入出力端子の位置関係に起
因する配線長の不揃いが解消される点や、複数の信号の
並列処理等で各論理機能ブロック間の配線長を揃えたい
場合に、各論理機能ブロックの入出力端子位置に依る影
響が無くなり、入出力端子の位置関係に起因する配線長
の不揃いが解消される点が記載されている。
【００２２】特開平４−３７２１６９号公報（従来技術
３）には、マクロセルが互いに同一位置にある端子と、
互いに同一数のベーシックセルと、入力端子と出力端子
の間の信号伝搬経路上に設けられた複数の異なる遅延値
の内の一つを有する遅延素子とを有するので、所望の遅
延値を有するマクロセルを選んで容易に置きかえること
ができ、配置配線を再度行って遅延素子を新たに挿入す
る必要も無く容易にタイミングエラーを解消するマスタ
スライスＬＳＩを得ることができる旨が記載されてい
る。
３）には、マクロセルが互いに同一位置にある端子と、
互いに同一数のベーシックセルと、入力端子と出力端子
の間の信号伝搬経路上に設けられた複数の異なる遅延値
の内の一つを有する遅延素子とを有するので、所望の遅
延値を有するマクロセルを選んで容易に置きかえること
ができ、配置配線を再度行って遅延素子を新たに挿入す
る必要も無く容易にタイミングエラーを解消するマスタ
スライスＬＳＩを得ることができる旨が記載されてい
る。
【００２３】特開平５−２９４５９号公報（従来技術
４）には、半導体基板内を複数のリージョンに分割して
配線処理を行う場合、配線領域を分割する配線領域辺を
ハードマクロの入出力ピンの列が平行となるように設定
し、ハードマクロの入出力ピンから該配線領域辺に降ろ
した垂線との交点に接続端子を設ける旨が記載されてい
る。
４）には、半導体基板内を複数のリージョンに分割して
配線処理を行う場合、配線領域を分割する配線領域辺を
ハードマクロの入出力ピンの列が平行となるように設定
し、ハードマクロの入出力ピンから該配線領域辺に降ろ
した垂線との交点に接続端子を設ける旨が記載されてい
る。
【００２４】しかしながら、上記従来技術１〜４では、
上記課題を解決することはできない。
上記課題を解決することはできない。
【００２５】特開平１−２８３９５０号公報（従来技術
５）には、以下の半導体集積回路装置が記載されてい
る。スキャンパス付きＬＳＩ用出力バッファセルのレイ
アウトにおいて、出力バッファセルの第１の辺上にシフ
トイン端子を有し、該第１の辺と向かい合う第２の辺上
にシフトアウト端子を有し、該第１、第２の辺以外の第
３の辺上にＬＳＩチップ内部と接続される上記端子以外
の端子を配置し、入力バッファセルにも該第１の辺と向
かい合う第２の辺上に、互いに入力バッファセル内部で
結線されたフィールドスルー用の第１の端子と第２の端
子を有し、上記出力バッファセルのシフトイン端子及び
シフトアウト端子と、入力バッファセル内の第１と第２
の端子の位置を揃えることにより、出力バッファセルの
みを複数個同一方向にして隣接配置した時、または出力
バッファセルや入力バッファセルを複数個同一方向にし
て隣接配置した時、各々の出力バッファセルのシフトイ
ン端子とシフトアウト端子が直接、もしくは入力バッフ
ァセル内のフィールドスルー用端子を通じて自動的に接
続される半導体集積回路装置である。
５）には、以下の半導体集積回路装置が記載されてい
る。スキャンパス付きＬＳＩ用出力バッファセルのレイ
アウトにおいて、出力バッファセルの第１の辺上にシフ
トイン端子を有し、該第１の辺と向かい合う第２の辺上
にシフトアウト端子を有し、該第１、第２の辺以外の第
３の辺上にＬＳＩチップ内部と接続される上記端子以外
の端子を配置し、入力バッファセルにも該第１の辺と向
かい合う第２の辺上に、互いに入力バッファセル内部で
結線されたフィールドスルー用の第１の端子と第２の端
子を有し、上記出力バッファセルのシフトイン端子及び
シフトアウト端子と、入力バッファセル内の第１と第２
の端子の位置を揃えることにより、出力バッファセルの
みを複数個同一方向にして隣接配置した時、または出力
バッファセルや入力バッファセルを複数個同一方向にし
て隣接配置した時、各々の出力バッファセルのシフトイ
ン端子とシフトアウト端子が直接、もしくは入力バッフ
ァセル内のフィールドスルー用端子を通じて自動的に接
続される半導体集積回路装置である。
【００２６】しかしながら、上記従来技術５は、後述す
る本発明に対して以下の点で相違している。本発明の課
題は、上記のように設計品質、性能向上および設計容易
化である。これに対して、上記従来技術５は、配線領域
の削除をその課題とし、スキャンパスを含む出力バッフ
ァにおいて、シフトイン端子、シフトアウト端子を、バ
ッファブロック側面の、同じ高さの座標に配置するとい
う構成を採用している。よって、上記従来技術５では、
各出力バッファを数珠つなぎに結ぶ、スキャン配線が、
内部領域を通過せず、出力バッファの側面で接続される
ので、内部自動配線領域を節約することができるという
ものである。上記従来技術５は、端子位置を上記のよう
にしているが、各ブロック内の構成については全く記載
がない。適用分野もスキャンパス構成であり、クリティ
カルなタイミングは存在しないから、各ブロック内の構
成に工夫を必要としないものである。本発明では、後述
するように各ブロック内の構成を規定している。上記従
来技術５をそのまま本発明の適用分野に適用しようとし
ても、クリティカルなタイミングは保証されない。
る本発明に対して以下の点で相違している。本発明の課
題は、上記のように設計品質、性能向上および設計容易
化である。これに対して、上記従来技術５は、配線領域
の削除をその課題とし、スキャンパスを含む出力バッフ
ァにおいて、シフトイン端子、シフトアウト端子を、バ
ッファブロック側面の、同じ高さの座標に配置するとい
う構成を採用している。よって、上記従来技術５では、
各出力バッファを数珠つなぎに結ぶ、スキャン配線が、
内部領域を通過せず、出力バッファの側面で接続される
ので、内部自動配線領域を節約することができるという
ものである。上記従来技術５は、端子位置を上記のよう
にしているが、各ブロック内の構成については全く記載
がない。適用分野もスキャンパス構成であり、クリティ
カルなタイミングは存在しないから、各ブロック内の構
成に工夫を必要としないものである。本発明では、後述
するように各ブロック内の構成を規定している。上記従
来技術５をそのまま本発明の適用分野に適用しようとし
ても、クリティカルなタイミングは保証されない。
【００２７】本発明は、上記の事情に鑑みてなされたも
のであり、簡単かつ確実に、特性の安定した、例えば多
チャンネルシリアルインターフェイス回路を搭載した半
導体集積回路装置およびその設計方法を提供することを
目的としている。
のであり、簡単かつ確実に、特性の安定した、例えば多
チャンネルシリアルインターフェイス回路を搭載した半
導体集積回路装置およびその設計方法を提供することを
目的としている。
【００２８】
【課題を解決するための手段】上述したような、例えば
従来のＡＳＩＣ方式半導体集積回路装置の課題を解決す
るために、本発明では、共通部をマクロ化したもの（１
９）と、信号伝達手段（２２，２３，２４，２５，２６
等）の構成を予め埋め込み、受信部／送信部（２１）を
内蔵する１または複数種類のマクロ（２８，２９，３
０）を用意しておき、各マクロ（１９，２８，２９，３
０）の端子を、各マクロ（１９，２８，２９，３０）が
互いに接して配置した際に、全く配線を必要としない
か、最小限の配線で、隣接したマクロ（１９，２８，２
９，３０）間が互いに接続されるような位置に配置して
おく。
従来のＡＳＩＣ方式半導体集積回路装置の課題を解決す
るために、本発明では、共通部をマクロ化したもの（１
９）と、信号伝達手段（２２，２３，２４，２５，２６
等）の構成を予め埋め込み、受信部／送信部（２１）を
内蔵する１または複数種類のマクロ（２８，２９，３
０）を用意しておき、各マクロ（１９，２８，２９，３
０）の端子を、各マクロ（１９，２８，２９，３０）が
互いに接して配置した際に、全く配線を必要としない
か、最小限の配線で、隣接したマクロ（１９，２８，２
９，３０）間が互いに接続されるような位置に配置して
おく。
【００２９】共通部（１９）と、複数の受信部／送信部
（２１）との間の信号伝達手段（２２，２３，２４，２
５，２６等）を分割して複数の受信部／送信部（２１）
のそれぞれに埋め込み、さらに、各信号伝達手段（２
２，２４，２６等）の端子位置を揃えておくことで、共
通部（１９）、受信部／送信部（２１）を配置するだけ
で、相互間の接続が完成するため、個々の品種毎に信号
伝達手段を設計する必要がなくなる。
（２１）との間の信号伝達手段（２２，２３，２４，２
５，２６等）を分割して複数の受信部／送信部（２１）
のそれぞれに埋め込み、さらに、各信号伝達手段（２
２，２４，２６等）の端子位置を揃えておくことで、共
通部（１９）、受信部／送信部（２１）を配置するだけ
で、相互間の接続が完成するため、個々の品種毎に信号
伝達手段を設計する必要がなくなる。
【００３０】ＰＬＬ等を有する共通部と、送受信部を有
するシリアルインターフェースＡＳＩＣにおいて、クロ
ックツリー構成等を、各ブロックに予め分散しておき、
各ブロックが互いに隣接されて配置されたときに、クリ
ティカルなタイミングを決定する回路構成を、自動配線
なしで完成するように、クロック分配回路、端子位置を
構成する。
するシリアルインターフェースＡＳＩＣにおいて、クロ
ックツリー構成等を、各ブロックに予め分散しておき、
各ブロックが互いに隣接されて配置されたときに、クリ
ティカルなタイミングを決定する回路構成を、自動配線
なしで完成するように、クロック分配回路、端子位置を
構成する。
【００３１】微妙なタイミング設計を必要とする、複数
チャンネルを構成するシリアルインターフェースＡＳＩ
Ｃの高速部を、上記構成をもつブロックを並べて配置す
るだけで完成する。品種毎に端子配置順番、チャンネル
数が異なっても、それぞれ別個に高速部を設計し直す必
要が無い。
チャンネルを構成するシリアルインターフェースＡＳＩ
Ｃの高速部を、上記構成をもつブロックを並べて配置す
るだけで完成する。品種毎に端子配置順番、チャンネル
数が異なっても、それぞれ別個に高速部を設計し直す必
要が無い。
【００３２】本発明の半導体集積回路装置は、データ通
信ブロック（２８，２９，３０）と、少なくとも１つの
前記データ通信ブロック（２８，２９，３０）に信号を
供給可能な共通ブロック（１９）と、前記共通ブロック
（１９）および前記データ通信ブロック（２８，２９，
３０）の少なくとも一方の接続部（２０ａ）と接続し
て、前記共通ブロック（１９）と前記データ通信ブロッ
ク（２８，２９，３０）との間または複数の前記データ
通信ブロック（２８，２９，３０）の間で前記信号を伝
達する信号伝達部（６，２２，２３，２４，２５，２
６，２７，２８ａ，２９ａ，４５）とを備え、前記信号
伝達部（６，２２，２３，２４，２５，２６，２７，２
８ａ，２９ａ，４５）は、前記データ通信ブロック（２
８，２９，３０）および前記共通ブロック（１９）が互
いに隣接して配置されたときまたは前記複数のデータ通
信ブロック（２８，２９，３０）同士が互いに隣接して
配置されたときに、前記接続部（２０ａ）と対向する位
置に設けられている。
信ブロック（２８，２９，３０）と、少なくとも１つの
前記データ通信ブロック（２８，２９，３０）に信号を
供給可能な共通ブロック（１９）と、前記共通ブロック
（１９）および前記データ通信ブロック（２８，２９，
３０）の少なくとも一方の接続部（２０ａ）と接続し
て、前記共通ブロック（１９）と前記データ通信ブロッ
ク（２８，２９，３０）との間または複数の前記データ
通信ブロック（２８，２９，３０）の間で前記信号を伝
達する信号伝達部（６，２２，２３，２４，２５，２
６，２７，２８ａ，２９ａ，４５）とを備え、前記信号
伝達部（６，２２，２３，２４，２５，２６，２７，２
８ａ，２９ａ，４５）は、前記データ通信ブロック（２
８，２９，３０）および前記共通ブロック（１９）が互
いに隣接して配置されたときまたは前記複数のデータ通
信ブロック（２８，２９，３０）同士が互いに隣接して
配置されたときに、前記接続部（２０ａ）と対向する位
置に設けられている。
【００３３】本発明の半導体集積回路装置において、前
記信号伝達部（６，２２，２３，２４，２５，２６，２
７，２８ａ，２９ａ、４５）の端子および前記接続部
（２０ａ）の端子は、前記データ通信ブロック（２８，
２９，３０）および前記共通ブロック（１９）が互いに
隣接して配置されたとき、または前記複数のデータ通信
ブロック（２８，２９，３０）同士が互いに隣接して配
置されたときに、位置合わせされて電気接続可能な位置
に設けられている。
記信号伝達部（６，２２，２３，２４，２５，２６，２
７，２８ａ，２９ａ、４５）の端子および前記接続部
（２０ａ）の端子は、前記データ通信ブロック（２８，
２９，３０）および前記共通ブロック（１９）が互いに
隣接して配置されたとき、または前記複数のデータ通信
ブロック（２８，２９，３０）同士が互いに隣接して配
置されたときに、位置合わせされて電気接続可能な位置
に設けられている。
【００３４】本発明の半導体集積回路装置において、前
記信号は、クロック信号（２８ｂ，２９ｂ）であり、前
記信号伝達部（６，２２，２３，２４，２５，２６，２
７，２８ａ，２９ａ、４５）は、配線（２８ａ，２９
ａ）と、前記配線（２８ａ，２９ａ）に接続されたバッ
ファ（６）とを備えている。
記信号は、クロック信号（２８ｂ，２９ｂ）であり、前
記信号伝達部（６，２２，２３，２４，２５，２６，２
７，２８ａ，２９ａ、４５）は、配線（２８ａ，２９
ａ）と、前記配線（２８ａ，２９ａ）に接続されたバッ
ファ（６）とを備えている。
【００３５】本発明の半導体集積回路装置において、前
記共通ブロック（１９）は、クロックドライバ（２０）
を備えている。
記共通ブロック（１９）は、クロックドライバ（２０）
を備えている。
【００３６】本発明の半導体集積回路装置において、前
記共通ブロック（１９）は、ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路を備えている。
記共通ブロック（１９）は、ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路を備えている。
【００３７】本発明の半導体集積回路装置において、前
記信号は、基準電圧を示す基準電圧信号であり、前記信
号伝達部（６，２２，２３，２４，２５，２６，２７，
２８ａ，２９ａ、４５）は、配線（４５）を備えてい
る。
記信号は、基準電圧を示す基準電圧信号であり、前記信
号伝達部（６，２２，２３，２４，２５，２６，２７，
２８ａ，２９ａ、４５）は、配線（４５）を備えてい
る。
【００３８】本発明の半導体集積回路装置において、前
記共通ブロック（１９）は、前記基準電圧を発生する基
準電圧発生回路（４１）を備えている。
記共通ブロック（１９）は、前記基準電圧を発生する基
準電圧発生回路（４１）を備えている。
【００３９】本発明の半導体集積回路装置において、前
記信号は、クロック信号（２８ｂ，２９ｂ）および基準
電圧を示す基準電圧信号であり、前記信号伝達部（６，
２２，２３，２４，２５，２６，２７，２８ａ，２９
ａ、４５）は、前記クロック信号（２８ｂ，２９ｂ）を
伝達するためのクロック信号用配線（２８ａ，２９ａ）
および前記クロック信号用配線（２８ａ，２９ａ）に接
続されたバッファ（６）と、前記基準電圧信号を伝達す
るための基準電圧信号用配線（４５）とを備えている。
記信号は、クロック信号（２８ｂ，２９ｂ）および基準
電圧を示す基準電圧信号であり、前記信号伝達部（６，
２２，２３，２４，２５，２６，２７，２８ａ，２９
ａ、４５）は、前記クロック信号（２８ｂ，２９ｂ）を
伝達するためのクロック信号用配線（２８ａ，２９ａ）
および前記クロック信号用配線（２８ａ，２９ａ）に接
続されたバッファ（６）と、前記基準電圧信号を伝達す
るための基準電圧信号用配線（４５）とを備えている。
【００４０】本発明の半導体集積回路装置において、前
記共通ブロック（１９）は、ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路と、前記基準電圧を発生する
基準電圧発生回路（４１）とを備えている。
記共通ブロック（１９）は、ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路と、前記基準電圧を発生する
基準電圧発生回路（４１）とを備えている。
【００４１】本発明の半導体集積回路装置は、クロック
信号発生源（１９）と、前記クロック信号発生源（１
９）に隣接して配置される複数のデータ通信ブロック
（２８，２９，３０）と、バッファ回路（６）を含み、
前記クロック信号発生源（１９）と前記複数のデータ通
信ブロック（２８，２９，３０）のそれぞれとを接続す
るためのクロック信号伝達部（２８ａ，２９ａ）とを備
え、前記クロック信号伝達部（２８ａ，２９ａ）は、前
記クロック信号伝達部（２８ａ，２９ａ）の基部（２８
ｋ、２９ｋ）から、前記複数のデータ通信ブロック（２
８，２９，３０）のうちの第１のデータ通信ブロック
（２８）に接続するための第１の分岐部（２８ｄ１、２
９ｄ１）が分岐されるとともに、前記基部（２８ｋ、２
９ｋ）から、前記複数のデータ通信ブロック（２８，２
９，３０）のうちの第２のデータ通信ブロック（２９）
に接続するための第２の分岐部（２８ｄ２、２９ｄ２）
が分岐され、前記バッファ回路（６）は、前記複数のデ
ータ通信ブロック（２８，２９，３０）が前記クロック
信号発生源（１９）に隣接して配置されたときに、前記
クロック信号発生源（１９）から前記複数のデータ通信
ブロック（２８，２９，３０）のそれぞれまでの段数が
等しくなるように設けられている。
信号発生源（１９）と、前記クロック信号発生源（１
９）に隣接して配置される複数のデータ通信ブロック
（２８，２９，３０）と、バッファ回路（６）を含み、
前記クロック信号発生源（１９）と前記複数のデータ通
信ブロック（２８，２９，３０）のそれぞれとを接続す
るためのクロック信号伝達部（２８ａ，２９ａ）とを備
え、前記クロック信号伝達部（２８ａ，２９ａ）は、前
記クロック信号伝達部（２８ａ，２９ａ）の基部（２８
ｋ、２９ｋ）から、前記複数のデータ通信ブロック（２
８，２９，３０）のうちの第１のデータ通信ブロック
（２８）に接続するための第１の分岐部（２８ｄ１、２
９ｄ１）が分岐されるとともに、前記基部（２８ｋ、２
９ｋ）から、前記複数のデータ通信ブロック（２８，２
９，３０）のうちの第２のデータ通信ブロック（２９）
に接続するための第２の分岐部（２８ｄ２、２９ｄ２）
が分岐され、前記バッファ回路（６）は、前記複数のデ
ータ通信ブロック（２８，２９，３０）が前記クロック
信号発生源（１９）に隣接して配置されたときに、前記
クロック信号発生源（１９）から前記複数のデータ通信
ブロック（２８，２９，３０）のそれぞれまでの段数が
等しくなるように設けられている。
【００４２】本発明の半導体集積回路装置において、前
記クロック信号発生源（１９）に設けられた端子（２０
ａ）および前記クロック信号伝達部（２８ａ，２９ａ）
に設けられた端子は、前記複数のデータ通信ブロック
（２８，２９，３０）が前記クロック信号発生源（１
９）に隣接して配置されたときに、互いに対向する位置
に設けられている。
記クロック信号発生源（１９）に設けられた端子（２０
ａ）および前記クロック信号伝達部（２８ａ，２９ａ）
に設けられた端子は、前記複数のデータ通信ブロック
（２８，２９，３０）が前記クロック信号発生源（１
９）に隣接して配置されたときに、互いに対向する位置
に設けられている。
【００４３】本発明の半導体集積回路装置において、前
記クロック信号発生源（１９）に設けられた端子（２０
ａ）および前記クロック信号伝達部に設けられた端子
は、前記複数のデータ通信ブロック（２８，２９，３
０）が前記クロック信号発生源（１９）に隣接して配置
されたときに、位置合わせされて電気接続可能な位置に
設けられている。
記クロック信号発生源（１９）に設けられた端子（２０
ａ）および前記クロック信号伝達部に設けられた端子
は、前記複数のデータ通信ブロック（２８，２９，３
０）が前記クロック信号発生源（１９）に隣接して配置
されたときに、位置合わせされて電気接続可能な位置に
設けられている。
【００４４】本発明の半導体集積回路装置において、前
記クロック信号発生源（１９）は、クロックドライバ
（２０）を備えている。
記クロック信号発生源（１９）は、クロックドライバ
（２０）を備えている。
【００４５】本発明の半導体集積回路装置において、前
記クロック信号発生源（１９）は、ＰＬＬ回路と、基準
電圧を発生する基準電圧発生回路（４１）を備えてい
る。
記クロック信号発生源（１９）は、ＰＬＬ回路と、基準
電圧を発生する基準電圧発生回路（４１）を備えてい
る。
【００４６】本発明の半導体集積回路装置において、前
記半導体集積回路装置の設計方式は、素子を配列したシ
リコン基板上で、前記素子間を接続して論理機能を得る
マスタースライス方式である。
記半導体集積回路装置の設計方式は、素子を配列したシ
リコン基板上で、前記素子間を接続して論理機能を得る
マスタースライス方式である。
【００４７】本発明の半導体集積回路装置において、前
記半導体集積回路装置の設計方式は、論理機能をもった
ブロックを配置配線して論理機能を得るスタンダードセ
ル方式である。
記半導体集積回路装置の設計方式は、論理機能をもった
ブロックを配置配線して論理機能を得るスタンダードセ
ル方式である。
【００４８】本発明の半導体集積回路装置の設計方法
は、データ通信ブロック（２８，２９，３０）を提供す
るステップと、少なくとも１つの前記データ通信ブロッ
ク（２８，２９，３０）に信号を供給可能な共通ブロッ
ク（１９）を提供するステップと、前記共通ブロック
（１９）および前記データ通信ブロック（２８，２９，
３０）の少なくとも一方の接続部（２０ａ）と接続し
て、前記共通ブロック（１９）と前記データ通信ブロッ
ク（２８，２９，３０）との間または複数の前記データ
通信ブロック（２８，２９，３０）の間で前記信号を伝
達する信号伝達部（６，２２，２３，２４，２５，２
６，２７，２８ａ，２９ａ，４５）を提供するステップ
と、前記データ通信ブロック（２８，２９，３０）およ
び前記共通ブロック（１９）を互いに隣接して配置する
ステップと、前記隣接して配置した結果として、前記信
号伝達部（６，２２，２３，２４，２５，２６，２７，
２８ａ，２９ａ，４５）の端子と前記接続部（２０ａ）
の端子とを自動的に電気接続するステップとを備えてい
る。
は、データ通信ブロック（２８，２９，３０）を提供す
るステップと、少なくとも１つの前記データ通信ブロッ
ク（２８，２９，３０）に信号を供給可能な共通ブロッ
ク（１９）を提供するステップと、前記共通ブロック
（１９）および前記データ通信ブロック（２８，２９，
３０）の少なくとも一方の接続部（２０ａ）と接続し
て、前記共通ブロック（１９）と前記データ通信ブロッ
ク（２８，２９，３０）との間または複数の前記データ
通信ブロック（２８，２９，３０）の間で前記信号を伝
達する信号伝達部（６，２２，２３，２４，２５，２
６，２７，２８ａ，２９ａ，４５）を提供するステップ
と、前記データ通信ブロック（２８，２９，３０）およ
び前記共通ブロック（１９）を互いに隣接して配置する
ステップと、前記隣接して配置した結果として、前記信
号伝達部（６，２２，２３，２４，２５，２６，２７，
２８ａ，２９ａ，４５）の端子と前記接続部（２０ａ）
の端子とを自動的に電気接続するステップとを備えてい
る。
【００４９】
【００５０】以下、添付図面を参照して、本発明の実施
形態について説明する。
形態について説明する。
【００５１】図１は、本発明の第一の実施形態を示すブ
ロック図である。
ロック図である。
【００５２】この実施形態は、３チャンネルのシリアル
インターフェイスを備えたＡＳＩＣである。本実施形態
では、ＰＬＬブロック（共通ブロック）１９と、複数の
シリアルポートブロック（データ通信ブロック）２８，
２９，３０とが互いに接して配置されている。シリアル
ポートブロック２８，２９，３０には、受信部／送信部
２１と、クロックバッファリング回路２２〜２７とが内
蔵されている。
インターフェイスを備えたＡＳＩＣである。本実施形態
では、ＰＬＬブロック（共通ブロック）１９と、複数の
シリアルポートブロック（データ通信ブロック）２８，
２９，３０とが互いに接して配置されている。シリアル
ポートブロック２８，２９，３０には、受信部／送信部
２１と、クロックバッファリング回路２２〜２７とが内
蔵されている。
【００５３】なお、本発明の実施形態を以下に数例示す
が、ＰＬＬブロック、各シリアルポートブロック内の構
成は主要部のみを示し、例えば各シリアルポートブロッ
ク内のパラレルデータ伝送線等は図示しない。
が、ＰＬＬブロック、各シリアルポートブロック内の構
成は主要部のみを示し、例えば各シリアルポートブロッ
ク内のパラレルデータ伝送線等は図示しない。
【００５４】ＰＬＬブロック１９は、ＰＬＬ回路と、ク
ロックバッファ２０を搭載している。クロックバッファ
２０の出力端子２０ａは、ＰＬＬブロック１９の端部に
配置されている。
ロックバッファ２０を搭載している。クロックバッファ
２０の出力端子２０ａは、ＰＬＬブロック１９の端部に
配置されている。
【００５５】受信部／送信部２１は、シリアルポートブ
ロック２８〜３０内に構成されているが、シリアルポー
トブロック２８〜３０において、クロックバッファリン
グ回路２２〜２７の構成は、以下の通りである。
ロック２８〜３０内に構成されているが、シリアルポー
トブロック２８〜３０において、クロックバッファリン
グ回路２２〜２７の構成は、以下の通りである。
【００５６】まず、シリアルポートブロック２８につい
て説明する。シリアルポートブロック２８は、ＰＬＬブ
ロック１９に隣接して配置されるブロックである。クロ
ックバッファリング回路２２は、ＰＬＬブロック１９内
のクロックドライバ２０から出力されたクロック信号２
８ｂ、２９ｂを受信部／送信部２１に伝達する。クロッ
クバッファリング回路２２を、３段からなるバッファ６
により構成する。
て説明する。シリアルポートブロック２８は、ＰＬＬブ
ロック１９に隣接して配置されるブロックである。クロ
ックバッファリング回路２２は、ＰＬＬブロック１９内
のクロックドライバ２０から出力されたクロック信号２
８ｂ、２９ｂを受信部／送信部２１に伝達する。クロッ
クバッファリング回路２２を、３段からなるバッファ６
により構成する。
【００５７】シリアルポートブロック２８は、さらに、
ＰＬＬブロック１９から出力されたクロック信号２８
ｂ，２９ｂをさらに隣接するシリアルポートブロック２
９に伝達するクロックバッファ２３（バッファ６）を備
える。クロックバッファリング回路２２において、各段
の負荷としてファンアウトを２つに揃えるため、１段
目、２段目のバッファ６の負荷として、ダミー容量３１
を付加している。クロック信号線２８ａ，２９ａの分岐
の数を揃えて、クロック信号２８ｂ，２９ｂの信号伝達
条件を揃えるためである。さらに、図示していないが、
各バッファ６間の配線長も揃えておく。
ＰＬＬブロック１９から出力されたクロック信号２８
ｂ，２９ｂをさらに隣接するシリアルポートブロック２
９に伝達するクロックバッファ２３（バッファ６）を備
える。クロックバッファリング回路２２において、各段
の負荷としてファンアウトを２つに揃えるため、１段
目、２段目のバッファ６の負荷として、ダミー容量３１
を付加している。クロック信号線２８ａ，２９ａの分岐
の数を揃えて、クロック信号２８ｂ，２９ｂの信号伝達
条件を揃えるためである。さらに、図示していないが、
各バッファ６間の配線長も揃えておく。
【００５８】クロックバッファ２０の出力端子２０ａに
接続されたクロック信号線２８ａ，２９ａは、シリアル
ポートブロック２８，２９，３０の箇所でのみ、各シリ
アルポートブロック２８，２９，３０の数だけ二方向に
分岐される。例えば、クロック信号線２８ａの基部２８
ｋが分岐されて、第１の分岐部２８ｄ１がシリアルポー
トブロック２８の受信部／送信部２１に接続される。基
部２８ｋは、さらに隣接するシリアルポートブロック２
９に導かれる。導かれた基部２８ｋからは第２の分岐部
２８ｄ２が分岐される。その分岐線２８ｄ２は、シリア
ルポートブロック２９の受信部／送信部２１に接続され
る。クロック信号線２９ａについても、同様である（符
号２９ｋ、２９ｄ１、２９ｄ２参照）。
接続されたクロック信号線２８ａ，２９ａは、シリアル
ポートブロック２８，２９，３０の箇所でのみ、各シリ
アルポートブロック２８，２９，３０の数だけ二方向に
分岐される。例えば、クロック信号線２８ａの基部２８
ｋが分岐されて、第１の分岐部２８ｄ１がシリアルポー
トブロック２８の受信部／送信部２１に接続される。基
部２８ｋは、さらに隣接するシリアルポートブロック２
９に導かれる。導かれた基部２８ｋからは第２の分岐部
２８ｄ２が分岐される。その分岐線２８ｄ２は、シリア
ルポートブロック２９の受信部／送信部２１に接続され
る。クロック信号線２９ａについても、同様である（符
号２９ｋ、２９ｄ１、２９ｄ２参照）。
【００５９】次に、シリアルポートブロック２９につい
て説明する。シリアルポートブロック２９は、シリアル
ポートブロック２８に隣接して配置されるブロックであ
る。シリアルポートブロック２８内のクロックドライバ
２３から出力されたクロック信号２８ｂ，２９ｂを受信
部／送信部２１に伝達するクロックバッファリング回路
２４は２段のバッファ６で構成する。
て説明する。シリアルポートブロック２９は、シリアル
ポートブロック２８に隣接して配置されるブロックであ
る。シリアルポートブロック２８内のクロックドライバ
２３から出力されたクロック信号２８ｂ，２９ｂを受信
部／送信部２１に伝達するクロックバッファリング回路
２４は２段のバッファ６で構成する。
【００６０】シリアルポートブロック２９は、さらにシ
リアルポートブロック２８から出力されたクロック信号
２８ｂ，２９ｂを、シリアルポートブロック２９にさら
に隣接するシリアルポートブロック３０に伝達するクロ
ックバッファ２５（バッファ６）を備える。
リアルポートブロック２８から出力されたクロック信号
２８ｂ，２９ｂを、シリアルポートブロック２９にさら
に隣接するシリアルポートブロック３０に伝達するクロ
ックバッファ２５（バッファ６）を備える。
【００６１】クロックバッファリング回路２４におい
て、各段の負荷としてファンアウトを２つに揃えるた
め、１段目のバッファ６の負荷として、ダミー容量３１
を付加している。さらに、図示していないが、各バッフ
ァ６間の配線長も揃えておく。
て、各段の負荷としてファンアウトを２つに揃えるた
め、１段目のバッファ６の負荷として、ダミー容量３１
を付加している。さらに、図示していないが、各バッフ
ァ６間の配線長も揃えておく。
【００６２】次に、シリアルポートブロック３０につい
て説明する。シリアルポートブロック３０は、シリアル
ポートブロック２９に隣接して配置され、ＰＬＬブロッ
ク１９から最も遠い位置に配置されるブロックである。
て説明する。シリアルポートブロック３０は、シリアル
ポートブロック２９に隣接して配置され、ＰＬＬブロッ
ク１９から最も遠い位置に配置されるブロックである。
【００６３】シリアルポートブロック２９内のクロック
ドライバ２５から出力されたクロック信号２８ｂ，２９
ｂを受信部／送信部２１に伝達するクロックバッファリ
ング回路２６は１段のバッファ６で構成する。シリアル
ポートブロック３０は、シリアルポートブロック２９の
クロックバッファ２５のファンアウトを２つに揃えるた
めに、負荷用クロックバッファ２７を備える。
ドライバ２５から出力されたクロック信号２８ｂ，２９
ｂを受信部／送信部２１に伝達するクロックバッファリ
ング回路２６は１段のバッファ６で構成する。シリアル
ポートブロック３０は、シリアルポートブロック２９の
クロックバッファ２５のファンアウトを２つに揃えるた
めに、負荷用クロックバッファ２７を備える。
【００６４】以上の構成のシリアルポートブロック２８
〜３０とＰＬＬブロック１９をマクロとして準備してお
けば、すべてのシリアルポートブロック２８〜３０に共
通で使用されるＰＬＬブロック１９から各シリアルポー
トブロック２８〜３０の受信部／送信部２１へクロック
信号２８ｂ，２９ｂを伝達するクロックバッファリング
段数（バッファ６の段数）をすべて３段に統一すること
ができる。よって、ＰＬＬブロック１９から各シリアル
ポートブロック２８〜３０までのクロック信号伝達時
間、各送信／受信部２１の入力端子でのクロック信号の
波形を完全に等しくすることができる。
〜３０とＰＬＬブロック１９をマクロとして準備してお
けば、すべてのシリアルポートブロック２８〜３０に共
通で使用されるＰＬＬブロック１９から各シリアルポー
トブロック２８〜３０の受信部／送信部２１へクロック
信号２８ｂ，２９ｂを伝達するクロックバッファリング
段数（バッファ６の段数）をすべて３段に統一すること
ができる。よって、ＰＬＬブロック１９から各シリアル
ポートブロック２８〜３０までのクロック信号伝達時
間、各送信／受信部２１の入力端子でのクロック信号の
波形を完全に等しくすることができる。
【００６５】チャンネル数を２チャンネルにする場合
は、ＰＬＬブロック１９と、シリアルポートブロック２
９、３０を使用して上記と同様に隣接して配置するだけ
で、均一のクロック波形を各シリアルポートブロック２
９，３０に供給することができる。
は、ＰＬＬブロック１９と、シリアルポートブロック２
９、３０を使用して上記と同様に隣接して配置するだけ
で、均一のクロック波形を各シリアルポートブロック２
９，３０に供給することができる。
【００６６】すなわち、Ｎチャンネルのシリアルインタ
ーフェイスをＡＳＩＣ上で実現する場合、１からＮ段ま
でのクロックバッファリング段数を持つシリアルポート
マクロを用意しておき、ＰＬＬブロック１９に隣接させ
て、それらをクロックバッファリング段数の降順に配置
していけばよい。
ーフェイスをＡＳＩＣ上で実現する場合、１からＮ段ま
でのクロックバッファリング段数を持つシリアルポート
マクロを用意しておき、ＰＬＬブロック１９に隣接させ
て、それらをクロックバッファリング段数の降順に配置
していけばよい。
【００６７】シリアルポートブロック２８〜３０の端子
および、ＰＬＬブロック１９の出力端子２０ａを含む端
子、のすべての位置は、各ブロック２８〜３０、１９を
互いに隣接して配置するだけで端子同士が接続されるよ
うに決定される。
および、ＰＬＬブロック１９の出力端子２０ａを含む端
子、のすべての位置は、各ブロック２８〜３０、１９を
互いに隣接して配置するだけで端子同士が接続されるよ
うに決定される。
【００６８】上述したように、クロック信号バッファリ
ング回路等を予め組み込んだシリアルポートマクロ２
８，２９，３０と、ＰＬＬ回路等の各シリアルポートマ
クロ２８，２９，３０に共通のＰＬＬブロック（コモン
マクロ）１９を準備しておき、それらのマクロ１９，２
８，２９，３０を互いに接して配置するだけで、各マク
ロ１９，２８，２９，３０の端子同士が接続されるた
め、多チャンネルのシリアルインターフェイス回路を完
成させることができる。
ング回路等を予め組み込んだシリアルポートマクロ２
８，２９，３０と、ＰＬＬ回路等の各シリアルポートマ
クロ２８，２９，３０に共通のＰＬＬブロック（コモン
マクロ）１９を準備しておき、それらのマクロ１９，２
８，２９，３０を互いに接して配置するだけで、各マク
ロ１９，２８，２９，３０の端子同士が接続されるた
め、多チャンネルのシリアルインターフェイス回路を完
成させることができる。
【００６９】コモンマクロ１９からの距離に応じて、適
当なバッファリング段数のシリアルポートマクロ２８，
２９，３０を選択する。品種毎にクロック信号のバッフ
ァリング等を行う必要がないため、極めて短い工期で安
定した性能を有する多チャンネルのシリアルインターフ
ェイスＡＳＩＣを完成することができる。
当なバッファリング段数のシリアルポートマクロ２８，
２９，３０を選択する。品種毎にクロック信号のバッフ
ァリング等を行う必要がないため、極めて短い工期で安
定した性能を有する多チャンネルのシリアルインターフ
ェイスＡＳＩＣを完成することができる。
【００７０】次に、本発明の第二の実施形態について説
明する。
明する。
【００７１】図２は、本発明の第二の実施形態を説明す
るブロック図である。
るブロック図である。
【００７２】本実施形態では、第一の実施形態における
シリアルポートブロック２８〜３０の、受信部／送信部
２１と、クロックツリー部とを分離した構成としてい
る。すなわち、シリアルポートブロック２８は受信部／
送信部ブロック３２とクロックバッファリングブロック
３３に分離され、シリアルポートブロック２９は受信部
／送信部ブロック３２とクロックバッファリングブロッ
ク３４に分離され、シリアルポートブロック３０は受信
部／送信部ブロック３２とクロックバッファリングブロ
ック３５に分離されている。
シリアルポートブロック２８〜３０の、受信部／送信部
２１と、クロックツリー部とを分離した構成としてい
る。すなわち、シリアルポートブロック２８は受信部／
送信部ブロック３２とクロックバッファリングブロック
３３に分離され、シリアルポートブロック２９は受信部
／送信部ブロック３２とクロックバッファリングブロッ
ク３４に分離され、シリアルポートブロック３０は受信
部／送信部ブロック３２とクロックバッファリングブロ
ック３５に分離されている。
【００７３】クロックバッファリングブロック３３〜３
５と、ＰＬＬブロック１９と、受信部／送信部ブロック
３２の端子位置は、各ブロック３３〜３５、１９、３２
を互いに隣接して配置するだけで端子同士が接続される
ように決定される。
５と、ＰＬＬブロック１９と、受信部／送信部ブロック
３２の端子位置は、各ブロック３３〜３５、１９、３２
を互いに隣接して配置するだけで端子同士が接続される
ように決定される。
【００７４】最終的な構成は第一の実施形態と同一であ
るが、本実施形態のよれば、ＡＳＩＣ用各種ライブラリ
のうち、データ量が多い受信部／送信部ブロック３２の
データを一つだけ準備すればよく、データ量の少ないク
ロックツリー部３３〜３５のみについて各種ライブラリ
を準備すればよい。このことから、ＡＳＩＣ用ライブラ
リのファイル容量を節約でき、データ管理も容易になる
という長所を有する。
るが、本実施形態のよれば、ＡＳＩＣ用各種ライブラリ
のうち、データ量が多い受信部／送信部ブロック３２の
データを一つだけ準備すればよく、データ量の少ないク
ロックツリー部３３〜３５のみについて各種ライブラリ
を準備すればよい。このことから、ＡＳＩＣ用ライブラ
リのファイル容量を節約でき、データ管理も容易になる
という長所を有する。
【００７５】さらに、第三の実施形態を、図３を用いて
説明する。
説明する。
【００７６】ＰＬＬブロック３６では、クロックドライ
バ３７がマクロの両端に配置されている。ＰＬＬブロッ
ク３６の右側には、シリアルポートブロック２９が配置
されている。ＰＬＬブロック３６の左側には、右側に配
置されたシリアルポートブロック２９の向きとＹ軸対称
で回転させたシリアルポートブロック３８が配置されて
いる。シリアルポートブロック３８を左側に配置しても
クロックバッファのＹ座標は変化しないので、ＰＬＬブ
ロック３６と左右のシリアルポートブロック２９、３８
の接続状態は良好に保たれる。
バ３７がマクロの両端に配置されている。ＰＬＬブロッ
ク３６の右側には、シリアルポートブロック２９が配置
されている。ＰＬＬブロック３６の左側には、右側に配
置されたシリアルポートブロック２９の向きとＹ軸対称
で回転させたシリアルポートブロック３８が配置されて
いる。シリアルポートブロック３８を左側に配置しても
クロックバッファのＹ座標は変化しないので、ＰＬＬブ
ロック３６と左右のシリアルポートブロック２９、３８
の接続状態は良好に保たれる。
【００７７】さらに、シリアルポートブロック３０がシ
リアルポートブロック２９に接して配置されている。本
実施形態においては、ＰＬＬブロック３６から各シリア
ルポートブロック２９、３０、３８内の受信部／送信部
２１に伝達されるクロック信号２８ｂ，２９ｂの通過バ
ッファ段数は二段で統一される。
リアルポートブロック２９に接して配置されている。本
実施形態においては、ＰＬＬブロック３６から各シリア
ルポートブロック２９、３０、３８内の受信部／送信部
２１に伝達されるクロック信号２８ｂ，２９ｂの通過バ
ッファ段数は二段で統一される。
【００７８】本実施形態では、ＰＬＬブロック３６と各
シリアルポートブロック２９，３０，３８間の距離を短
くすることができるので、デバイスのチップ内ばらつ
き、電源ラインの電位ドロップ等の影響を最小限に留め
て、より精度の高いシリアルインターフェイス回路搭載
ＡＳＩＣが実現できるという特徴を持つ。
シリアルポートブロック２９，３０，３８間の距離を短
くすることができるので、デバイスのチップ内ばらつ
き、電源ラインの電位ドロップ等の影響を最小限に留め
て、より精度の高いシリアルインターフェイス回路搭載
ＡＳＩＣが実現できるという特徴を持つ。
【００７９】さらに、図４を用いて、本発明の第四の実
施形態を説明する。
施形態を説明する。
【００８０】図４は、ＰＬＬブロック２００とシリアル
ポートブロック２０１が接している部分で、端子周辺を
拡大した図であり、第四の実施形態の要部のみを示して
いる。
ポートブロック２０１が接している部分で、端子周辺を
拡大した図であり、第四の実施形態の要部のみを示して
いる。
【００８１】本実施形態では、ＰＬＬブロック２００の
端子２０２、シリアルポートブロック２０１の端子２０
３の位置を、各々マクロ境界２０４から僅かに内側の位
置にする。この位置（マクロ境界２０４と、端子２０
２，２０３の間の距離）は、これらのブロック２００，
２０１が搭載されるＡＳＩＣ製品の、自動配線ツール用
格子の１または２つの格子分が望ましい。
端子２０２、シリアルポートブロック２０１の端子２０
３の位置を、各々マクロ境界２０４から僅かに内側の位
置にする。この位置（マクロ境界２０４と、端子２０
２，２０３の間の距離）は、これらのブロック２００，
２０１が搭載されるＡＳＩＣ製品の、自動配線ツール用
格子の１または２つの格子分が望ましい。
【００８２】しかも、隣接する端子２０２、２０３間の
配線チャンネル２０５を最短１経路のみ許すように、自
動配線ツールのライブラリには、周囲の領域２０６、２
０７をすべて配線禁止として定義する。
配線チャンネル２０５を最短１経路のみ許すように、自
動配線ツールのライブラリには、周囲の領域２０６、２
０７をすべて配線禁止として定義する。
【００８３】端子２０２、２０３にはそれぞれ、ＰＬＬ
ブロック２００内のクロックドライバ（図示せず）から
の配線２０８、シリアルポートブロック２０１内のクロ
ックバッファ（図示せず）への配線２０９が接続され
る。
ブロック２００内のクロックドライバ（図示せず）から
の配線２０８、シリアルポートブロック２０１内のクロ
ックバッファ（図示せず）への配線２０９が接続され
る。
【００８４】図４は、ＰＬＬブロック２００とシリアル
ポートブロック２０１とが隣接したケースであるが、シ
リアルポートブロック同士が接する箇所でも同様の構造
を採る。
ポートブロック２０１とが隣接したケースであるが、シ
リアルポートブロック同士が接する箇所でも同様の構造
を採る。
【００８５】上記のＰＬＬブロック２００およびシリア
ルポートブロック２０１を用いると、回路接続情報を示
すネットリストで、ＰＬＬブロック２００と各シリアル
ポートブロック２０１を別個に用いてそれら２００，２
０１の間のネットを記述すると、自動配線ツールによ
り、この記述されたネットが端子２０２，２０３間の配
線パターン２０５として実現される。したがって、ＰＬ
Ｌブロック２００と各種シリアルポートブロック２０１
を別個にライブラリ化してある場合に、ネットリストと
レイアウト間の整合を容易にとることができるという利
点を有する。
ルポートブロック２０１を用いると、回路接続情報を示
すネットリストで、ＰＬＬブロック２００と各シリアル
ポートブロック２０１を別個に用いてそれら２００，２
０１の間のネットを記述すると、自動配線ツールによ
り、この記述されたネットが端子２０２，２０３間の配
線パターン２０５として実現される。したがって、ＰＬ
Ｌブロック２００と各種シリアルポートブロック２０１
を別個にライブラリ化してある場合に、ネットリストと
レイアウト間の整合を容易にとることができるという利
点を有する。
【００８６】しかも、各ブロック２００，２０１間の配
線２０５は、最短かつ完全に予期できる寸法なので、こ
の部分の配線遅延時間を完全に各ブロックのライブラリ
中に記載しておくことができる。すなわち、品種によら
ず均一の特性が得られ、しかも、自動配線工程後の遅延
検証の必要がない。
線２０５は、最短かつ完全に予期できる寸法なので、こ
の部分の配線遅延時間を完全に各ブロックのライブラリ
中に記載しておくことができる。すなわち、品種によら
ず均一の特性が得られ、しかも、自動配線工程後の遅延
検証の必要がない。
【００８７】以上は、ＰＬＬブロックから各シリアルポ
ートブロックにクロック信号線のみが供給される場合に
ついて説明した。図５に示すように、各シリアルポート
ブロック４２〜４４に、電源回路から発生された基準電
圧を供給するような場合でも、コモンブロック３９内に
ＰＬＬ回路４０と共に電源回路４１を設置して、各シリ
アルポートブロック４２〜４４内にクロック信号線２８
ａ，２９ａとともに基準電源線４５を配置しておくこと
ができる。
ートブロックにクロック信号線のみが供給される場合に
ついて説明した。図５に示すように、各シリアルポート
ブロック４２〜４４に、電源回路から発生された基準電
圧を供給するような場合でも、コモンブロック３９内に
ＰＬＬ回路４０と共に電源回路４１を設置して、各シリ
アルポートブロック４２〜４４内にクロック信号線２８
ａ，２９ａとともに基準電源線４５を配置しておくこと
ができる。
【００８８】また、その他の信号がコモンブロック、シ
リアルポートブロック間に存在する場合にも同様の構成
が可能である。さらに、これらの実施形態では、コモン
ブロックから各シリアルポートブロックに種々の信号を
供給する場合について説明したが、逆に、各シリアルポ
ートブロックからコモンブロックに信号を供給する場合
についても、本発明が適用できることは明らかである。
リアルポートブロック間に存在する場合にも同様の構成
が可能である。さらに、これらの実施形態では、コモン
ブロックから各シリアルポートブロックに種々の信号を
供給する場合について説明したが、逆に、各シリアルポ
ートブロックからコモンブロックに信号を供給する場合
についても、本発明が適用できることは明らかである。
【００８９】なお、本発明の半導体集積回路装置の設計
方式としては、素子を配列したシリコン基板上で、素子
間を接続して所望の論理機能を得るマスタースライス方
式であってもよいし、論理機能を持ったブロックを配置
配線して所望の論理機能を得るスタンダードセル方式で
あってもよい。
方式としては、素子を配列したシリコン基板上で、素子
間を接続して所望の論理機能を得るマスタースライス方
式であってもよいし、論理機能を持ったブロックを配置
配線して所望の論理機能を得るスタンダードセル方式で
あってもよい。
【００９０】以上説明した通り、本発明では、ＰＬＬマ
クロと、クロックツリー構成を予め埋め込んだ受信部／
送信部を内蔵するマクロを１または複数種類用意してお
き、各マクロの端子を、各マクロが互いに接して配置し
た際に、全く配線を必要としないか、最小限の配線で、
隣接したマクロ間が互いに接続されるような位置に配置
しておくことによって、極めて簡単に、しかも確実に特
性の良いシリアルインターフェイスＡＳＩＣを実現する
ことができる。
クロと、クロックツリー構成を予め埋め込んだ受信部／
送信部を内蔵するマクロを１または複数種類用意してお
き、各マクロの端子を、各マクロが互いに接して配置し
た際に、全く配線を必要としないか、最小限の配線で、
隣接したマクロ間が互いに接続されるような位置に配置
しておくことによって、極めて簡単に、しかも確実に特
性の良いシリアルインターフェイスＡＳＩＣを実現する
ことができる。
【００９１】
【発明の効果】本発明の半導体集積回路装置によれば、
データ通信ブロックと、少なくとも１つの前記データ通
信ブロックに信号を供給可能な共通ブロックと、前記共
通ブロックおよび前記データ通信ブロックの少なくとも
一方の接続部と接続して、前記共通ブロックと前記デー
タ通信ブロックとの間または複数の前記データ通信ブロ
ックの間で前記信号を伝達する信号伝達部とを備え、前
記信号伝達部は、前記データ通信ブロックおよび前記共
通ブロックが互いに隣接して配置されたときまたは前記
複数のデータ通信ブロック同士が互いに隣接して配置さ
れたときに、前記接続部と対向する位置に設けられてい
るため、簡単かつ確実に、特性の安定した、例えば多チ
ャンネルシリアルインターフェイス回路を搭載した半導
体集積回路装置を実現することができる。
データ通信ブロックと、少なくとも１つの前記データ通
信ブロックに信号を供給可能な共通ブロックと、前記共
通ブロックおよび前記データ通信ブロックの少なくとも
一方の接続部と接続して、前記共通ブロックと前記デー
タ通信ブロックとの間または複数の前記データ通信ブロ
ックの間で前記信号を伝達する信号伝達部とを備え、前
記信号伝達部は、前記データ通信ブロックおよび前記共
通ブロックが互いに隣接して配置されたときまたは前記
複数のデータ通信ブロック同士が互いに隣接して配置さ
れたときに、前記接続部と対向する位置に設けられてい
るため、簡単かつ確実に、特性の安定した、例えば多チ
ャンネルシリアルインターフェイス回路を搭載した半導
体集積回路装置を実現することができる。
【図１】本発明の第一の実施形態の構成を示す回路ブロ
ック図である。
ック図である。
【図２】本発明の第二の実施形態の構成を示す回路ブロ
ック図である。
ック図である。
【図３】本発明の第三の実施形態の構成を示す回路ブロ
ック図である。
ック図である。
【図４】本発明の第四の実施形態の構成を示す回路ブロ
ック図である。
ック図である。
【図５】本発明の第五の実施形態の構成を示す回路ブロ
ック図である。
ック図である。
【図６】従来の、１チャンネルのシリアルインターフェ
イスを実現した構成を示す回路ブロック図である。
イスを実現した構成を示す回路ブロック図である。
【図７】図６の送信部の構成を示す回路ブロック図であ
る。
る。
【図８】図６の受信部の構成を示す回路ブロック図であ
る。
る。
【図９】従来の、多チャンネルのシリアルインターフェ
イスを実現した構成を示す回路ブロック図である。
イスを実現した構成を示す回路ブロック図である。
１ ＰＬＬ回路 １ａ １２５ＭＨｚクロック信号 ２ 送信部 ３ 受信部 ３ａ １．２５Ｇｂｐｓの差動シリアルデータ（信号） ３ｂ １０ビットの１２５Ｍｂｐｓのパラレルデータ
（信号） ３ｃ １０ビットの１２５Ｍｂｐｓのパラレルデータ
（信号） ３ｄ １．２５Ｇｂｐｓの差動シリアルデータ（信号） ４ １．２５ＧＨｚクロック信号 ５ １２５ＭＨｚクロック信号 ６ クロックバッファ（バッファ） ７ レジスタ ８ シフトレジスタ ８ａ セレクト信号 ９ フリップフロップ（Ｆ／Ｆ） １０ Ｆ／Ｆ １１ セレクタ １２ クロックリカバリ回路 １３ １．２５ＧＨｚクロック信号 １４ シフトレジスタ １４ａ 分周器 １５ １２５ＭＨｚクロック信号 １６ レジスタ １９ ＰＬＬブロック ２０クロックバッファ（クロックドライバ） ２０ａ 出力端子 ２１ 受信部／送信部 ２２ クロックバッファリング回路 ２３ クロックバッファリング回路（クロックドライ
バ） ２４ クロックバッファリング回路 ２５ クロックバッファリング回路（クロックドライ
バ） ２６ クロックバッファリング回路 ２７ クロックバッファリング回路 ２８ シリアルポートブロック ２８ａ クロック信号線 ２８ｂ クロック信号 ２８ｄ１ 第１の分岐部 ２８ｄ２ 第２の分岐部 ２８ｋ 基部 ２９ シリアルポートブロック ２９ａ クロック信号線 ２９ｂ クロック信号 ２９ｄ１ 第１の分岐部 ２９ｄ２ 第２の分岐部 ２９ｋ 基部 ３０ シリアルポートブロック ３１ ダミー容量 ３２ 受信部／送信部ブロック ３３ クロックバッファリングブロック（クロックツリ
ー部） ３４ クロックバッファリングブロック（クロックツリ
ー部） ３５ クロックバッファリングブロック（クロックツリ
ー部） ３６ ＰＬＬブロック ３７ クロックドライバ ３８ シリアルポートブロック ３９ コモンブロック ４０ ＰＬＬ回路 ４１ 電源回路 ４２ シリアルポート ４３ シリアルポート ４４ シリアルポート ４５ 基準電源線 １０１ 受信部／送信部 １０２ クロックツリー ２００ ＰＬＬブロック ２０１ シリアルポートブロック ２０２ ＰＬＬブロックの端子 ２０３ シリアルポートブロックの端子 ２０４ マクロ境界 ２０５ 配線チャンネル ２０６ 領域（配線禁止領域） ２０７ 領域（配線禁止領域） ２０８ クロックドライバからの配線 ２０９ クロックバッファへの配線
（信号） ３ｃ １０ビットの１２５Ｍｂｐｓのパラレルデータ
（信号） ３ｄ １．２５Ｇｂｐｓの差動シリアルデータ（信号） ４ １．２５ＧＨｚクロック信号 ５ １２５ＭＨｚクロック信号 ６ クロックバッファ（バッファ） ７ レジスタ ８ シフトレジスタ ８ａ セレクト信号 ９ フリップフロップ（Ｆ／Ｆ） １０ Ｆ／Ｆ １１ セレクタ １２ クロックリカバリ回路 １３ １．２５ＧＨｚクロック信号 １４ シフトレジスタ １４ａ 分周器 １５ １２５ＭＨｚクロック信号 １６ レジスタ １９ ＰＬＬブロック ２０クロックバッファ（クロックドライバ） ２０ａ 出力端子 ２１ 受信部／送信部 ２２ クロックバッファリング回路 ２３ クロックバッファリング回路（クロックドライ
バ） ２４ クロックバッファリング回路 ２５ クロックバッファリング回路（クロックドライ
バ） ２６ クロックバッファリング回路 ２７ クロックバッファリング回路 ２８ シリアルポートブロック ２８ａ クロック信号線 ２８ｂ クロック信号 ２８ｄ１ 第１の分岐部 ２８ｄ２ 第２の分岐部 ２８ｋ 基部 ２９ シリアルポートブロック ２９ａ クロック信号線 ２９ｂ クロック信号 ２９ｄ１ 第１の分岐部 ２９ｄ２ 第２の分岐部 ２９ｋ 基部 ３０ シリアルポートブロック ３１ ダミー容量 ３２ 受信部／送信部ブロック ３３ クロックバッファリングブロック（クロックツリ
ー部） ３４ クロックバッファリングブロック（クロックツリ
ー部） ３５ クロックバッファリングブロック（クロックツリ
ー部） ３６ ＰＬＬブロック ３７ クロックドライバ ３８ シリアルポートブロック ３９ コモンブロック ４０ ＰＬＬ回路 ４１ 電源回路 ４２ シリアルポート ４３ シリアルポート ４４ シリアルポート ４５ 基準電源線 １０１ 受信部／送信部 １０２ クロックツリー ２００ ＰＬＬブロック ２０１ シリアルポートブロック ２０２ ＰＬＬブロックの端子 ２０３ シリアルポートブロックの端子 ２０４ マクロ境界 ２０５ 配線チャンネル ２０６ 領域（配線禁止領域） ２０７ 領域（配線禁止領域） ２０８ クロックドライバからの配線 ２０９ クロックバッファへの配線
Claims (11)
- 【請求項１】 複数のマクロと、 前記複数のマクロの少なくとも一つに信号を供給するコ
モンマクロとを備え、 前記複数のマクロのそれぞれは、通信部と、前記通信部
に信号を伝達するための信号伝達部とを有し、 前記複数のマクロのそれぞれの前記信号伝達部は、 前記コモンマクロまたは他の前記マクロの前記信号伝達
部からの信号を入力するための信号入力接続部と、 他の前記マクロの前記信号伝達部に信号を送る信号出力
接続部と、 当該前記マクロの前記通信部および前記他のマクロの前
記信号伝達部に信号を伝達するバッファとを有し、 前記複数のマクロのそれぞれの前記信号伝達部の前記バ
ッファの段数は、前記コモンマクロから当該前記マクロ
の前記通信部までの前記バッファの段数が互いに等しく
なるように設けられ、 前記複数のマクロの前記バッファの段数は、互いに異な
るように予め設定され、かつ前記バッファの位置は予め
決定されている 半導体集積回路装置。 - 【請求項２】 複数のマクロと、 前記複数のマクロの少なくとも一つに信号を供給するコ
モンマクロとを備え、 前記複数のマクロのそれぞれは、通信部と、前記通信部
に信号を伝達するための信号伝達部とを有し、 前記複数のマクロのそれぞれの前記信号伝達部は、 前記コモンマクロまたは他の前記マクロの前記信号伝達
部からの信号を入力するための信号入力接続部と、 他の前記マクロの前記信号伝達部に信号を送る信号出力
接続部と、 当該前記マクロの前記通信部および前記他のマクロの前
記信号伝達部に信号を伝達するバッファとを有し、 前記複数のマクロのそれぞれの前記信号伝達部の前記バ
ッファの段数は、前記コモンマクロから当該前記マクロ
の前記通信部までの前記バッファの段数が互いに等しく
なるように設けられ、 前記複数のマクロの少なくとも一つの前記マクロの前記
信号入力接続部には、前記コモンマクロからの前記信号
が他の前記マクロの前記信号出力接続部から供給される
半導体集積回路装置。 - 【請求項３】 請求項１または２に記載の半導体集積回
路装置において、 前記コモンマクロは、クロック信号発生源である半導体
集積回路装置。 - 【請求項４】 請求項１から３のいずれか１項に記載の
半導体集積回路装置において、 前記コモンマクロは、前記複数のマクロの少なくとも一
つに前記信号を供給するための信号出力接続部を有し、 前記複数のマクロのそれぞれの前記信号伝達部の前記信
号入力接続部は、前記複数のマクロのそれぞれと前記コ
モンマクロとを互いに接して配置するだけでまたは前記
複数のマクロのそれぞれ同士を互いに接して配置するだ
けで、前記コモンマクロまたは他の前記マクロの前記信
号出力接続部と全く配線を必要とすることなく自ずと接
続されるように構成されている半導体集積回路装置。 - 【請求項５】 請求項１から３のいずれか１項に記載の
半導体集積回路装置において、 前記コモンマクロは、前記複数のマクロの少なくとも一
つに前記信号を供給するための信号出力接続部を有し、 前記複数のマクロのそれぞれの前記信号伝達部の前記信
号入力接続部は、前記複数のマクロのそれぞれと前記コ
モンマクロとを互いに接して配置したときまたは前記複
数のマクロのそれぞれ同士を互いに接して配置したとき
に、前記コモンマクロまたは他の前記マクロの前記信号
出力接続部と互いに対向する位置に設けられている半導
体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、 前記複数のマクロのそれぞれの前記信号伝達部の前記信
号入力接続部は、前記複数のマクロのそれぞれと前記コ
モンマクロとを互いに接して配置するだけでまたは前記
複数のマクロのそれぞれ同士を互いに接して配置するだ
けで、前記コモンマクロまたは他の前記マクロの前記信
号出力接続部と最小限の配線だけで接続される対向位置
に設けられている半導体集積回路装置。 - 【請求項７】 請求項１から６のいずれか１項に記載の
半導体集積回路装置において、 前記コモンマクロに隣接して前記複数のマクロのうちの
単一の前記マクロが接続され、ここで、前記単一のマク
ロは第１マクロであり、 前記複数のマクロのうちの第２マクロは、前記第１マク
ロに直接または前記複数のマクロのうちの第３マクロを
介して接続されている半導体集積回路装置。 - 【請求項８】 請求項１から６のいずれか１項に記載の
半導体集積回路装置において、 前記コモンマクロに隣接して前記複数のマクロのうちの
２個の前記マクロが接続され、ここで、前記２個のマク
ロは第１、第２マクロであり、 前記複数のマクロのうちの第３マクロは、前記第１、第
２マクロの一つに直接または前記複数のマクロのうちの
第４マクロを介して接続されている半導体集積回路装
置。 - 【請求項９】 請求項１から８のいずれか１項に記載の
半導体集積回路装置において、 前記半導体集積回路装置の設計方式は、マスタースライ
ス方式である半導体集積回路装置。 - 【請求項１０】 請求項１から８のいずれか１項に記載
の半導体集積回路装置において、 前記半導体集積回路装置の設計方式は、スタンダードセ
ル方式である半導体集積回路装置。 - 【請求項１１】 通信部とバッファとを有するマクロを
複数提供するステップと、ここで、前記複数のマクロの
前記バッファの段数は、互いに異なるように予め設定さ
れ、かつ前記バッファの位置は予め決定され、 前記複数のマクロの少なくとも一つに信号を供給するコ
モンマクロを提供するステップと、 前記コモンマクロを配置するステップと、 前記複数のマクロを、前記コモンマクロから前記複数の
マクロのそれぞれの前記通信部までの前記バッファの段
数が互いに等しくなるように、配置するステップとを備
えた半導体集積回路装置の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03923199A JP3271602B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置およびその設計方法 |
| US09/503,933 US6510549B1 (en) | 1999-02-17 | 2000-02-14 | Method of designing a semiconductor integrated circuit device in a short time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03923199A JP3271602B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置およびその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243939A JP2000243939A (ja) | 2000-09-08 |
| JP3271602B2 true JP3271602B2 (ja) | 2002-04-02 |
Family
ID=12547364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03923199A Expired - Fee Related JP3271602B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置およびその設計方法 |
Country Status (2)
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