JP3495342B2 - クロック分配回路 - Google Patents
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- JP3495342B2 JP3495342B2 JP2001129187A JP2001129187A JP3495342B2 JP 3495342 B2 JP3495342 B2 JP 3495342B2 JP 2001129187 A JP2001129187 A JP 2001129187A JP 2001129187 A JP2001129187 A JP 2001129187A JP 3495342 B2 JP3495342 B2 JP 3495342B2
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック分配回路
に関し、特に、ＣＰＵコアとその周辺回路からなるマイ
クロプロセッサマクロとユーザ回路を組み合せたゲート
アレイ方式のシステム・オン・チップ（以下、ＡＳＩＣ
と略記する）分野に用いられるクロック分配回路に関す
る。
に関し、特に、ＣＰＵコアとその周辺回路からなるマイ
クロプロセッサマクロとユーザ回路を組み合せたゲート
アレイ方式のシステム・オン・チップ（以下、ＡＳＩＣ
と略記する）分野に用いられるクロック分配回路に関す
る。
【０００２】
【従来の技術】ＣＰＵコアとその周辺回路からなるマイ
クロプロセッサマクロとユーザ回路とを組み合わせたＡ
ＳＩＣは、小品種多量向けとしてセルベ−ス方式による
設計の製品が主流である。
クロプロセッサマクロとユーザ回路とを組み合わせたＡ
ＳＩＣは、小品種多量向けとしてセルベ−ス方式による
設計の製品が主流である。
【０００３】近年、市場において多品種小量向け製品と
してＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロベ−スのプラットホ−ム型設計方式による製
品の要求があり、特に、ＩＰコアの再利用による短ＴＡ
Ｔ・低コスト・設計の容易性が望まれている。
してＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロベ−スのプラットホ−ム型設計方式による製
品の要求があり、特に、ＩＰコアの再利用による短ＴＡ
Ｔ・低コスト・設計の容易性が望まれている。
【０００４】多品種少量向け製品としてＣＰＵコアとそ
の周辺回路からなるマイクロプロセッサマクロとユーザ
回路とを組み合わせたゲートアレイ方式による設計の製
品（第1の従来技術）も市場で立ち上がりつつある。こ
のような第１の従来技術のＡＳＩＣは、例えば、特開２
０００−１００５９２号公報に開示されている。
の周辺回路からなるマイクロプロセッサマクロとユーザ
回路とを組み合わせたゲートアレイ方式による設計の製
品（第1の従来技術）も市場で立ち上がりつつある。こ
のような第１の従来技術のＡＳＩＣは、例えば、特開２
０００−１００５９２号公報に開示されている。
【０００５】このような第１の従来技術のＡＳＩＣの構
成を図３に示す。図３は、エンベデッドアレイにマクロ
セルとしてＣＰＵ、ＲＡＭ、ＲＯＭを組み込んだ例であ
る。
成を図３に示す。図３は、エンベデッドアレイにマクロ
セルとしてＣＰＵ、ＲＡＭ、ＲＯＭを組み込んだ例であ
る。
【０００６】図３を参照すると、エンベデッドアレイ３
０１は、周辺に配置されているＩ／Ｏセル３０２と、マ
クロセルとして組み込んでいるＣＰＵ３０３と、マクロ
セルとして組み込まれているＲＡＭ３０４と、ＲＯＭ３
０５と、ベーシックセルがマトリックス上に敷き詰めら
れているユーザ回路３０６とを備える。
０１は、周辺に配置されているＩ／Ｏセル３０２と、マ
クロセルとして組み込んでいるＣＰＵ３０３と、マクロ
セルとして組み込まれているＲＡＭ３０４と、ＲＯＭ３
０５と、ベーシックセルがマトリックス上に敷き詰めら
れているユーザ回路３０６とを備える。
【０００７】さらに、ＣＰＵマクロセル３０３は、ＣＰ
Ｕをコントロールするための制御回路３０７、テスト回
路３０８およびデバッグ回路３０９が、ＣＰＵ本体と組
み合わされて一つのマクロセルを構成している。
Ｕをコントロールするための制御回路３０７、テスト回
路３０８およびデバッグ回路３０９が、ＣＰＵ本体と組
み合わされて一つのマクロセルを構成している。
【０００８】ユーザ回路領域３０６にあるユーザ回路
は、直接、ＣＰＵ３０３と接続するのではなく、ＣＰＵ
３０３をコントロールする制御回路３０７と接続するこ
とにより、より簡単にＣＰＵ３０３を動作することがで
きる。
は、直接、ＣＰＵ３０３と接続するのではなく、ＣＰＵ
３０３をコントロールする制御回路３０７と接続するこ
とにより、より簡単にＣＰＵ３０３を動作することがで
きる。
【０００９】ＣＰＵ３０３が行う主な動作としては、チ
ップ内部または外部のメモリとのデータのリード／ライ
トや、チップ内部または外部の周辺回路とのデータのリ
ード／ライトが挙げられる。
ップ内部または外部のメモリとのデータのリード／ライ
トや、チップ内部または外部の周辺回路とのデータのリ
ード／ライトが挙げられる。
【００１０】例えば、ＲＯＭ３０５にＣＰＵマクロセル
３０３が実行するプログラムコードが格納されていると
する。この時、ＣＰＵマクロセル３０３はＲＯＭ３０５
に対してアドレス信号や、リード信号などのコントロー
ル信号を出して、ＲＯＭ３０５から出力される命令コー
ドをリードしてその命令を実行する。
３０３が実行するプログラムコードが格納されていると
する。この時、ＣＰＵマクロセル３０３はＲＯＭ３０５
に対してアドレス信号や、リード信号などのコントロー
ル信号を出して、ＲＯＭ３０５から出力される命令コー
ドをリードしてその命令を実行する。
【００１１】ＣＰＵマクロセル３０３に内蔵している制
御回路３０７は、このような信号のやりとりを円滑に行
うためのタイミングやシーケンスを制御している。この
制御回路をＣＰＵマクロセル３０３が持つことにより、
ユーザにとってはＣＰＵの制御がより簡単になる。
御回路３０７は、このような信号のやりとりを円滑に行
うためのタイミングやシーケンスを制御している。この
制御回路をＣＰＵマクロセル３０３が持つことにより、
ユーザにとってはＣＰＵの制御がより簡単になる。
【００１２】そして、マイクロプロセッサマクロ部とユ
ーザ回路部とを異なるクロック周波数で動作させる要求
も市場からある。
ーザ回路部とを異なるクロック周波数で動作させる要求
も市場からある。
【００１３】そこで、従来技術のＣＰＵコアとその周辺
回路からなるマイクロプロセッサマクロとユーザ回路を
組み合せたゲートアレイ方式のＡＳＩＣ分野に用いられ
る従来技術の第２のＡＳＩＣは、例えば、特開平７−２
９５９５６号公報または特開平１１−２７２６４４号公
報に開示されている。
回路からなるマイクロプロセッサマクロとユーザ回路を
組み合せたゲートアレイ方式のＡＳＩＣ分野に用いられ
る従来技術の第２のＡＳＩＣは、例えば、特開平７−２
９５９５６号公報または特開平１１−２７２６４４号公
報に開示されている。
【００１４】また、同等の構成としてＣＰＵコアとその
周辺回路からなるマイクロプロセッサマクロとユーザ回
路を組み合わせたセルベ−ス方式のＡＳＩＣもよく知ら
れている。
周辺回路からなるマイクロプロセッサマクロとユーザ回
路を組み合わせたセルベ−ス方式のＡＳＩＣもよく知ら
れている。
【００１５】図４を参照して説明すると、この従来技術
の第２のＡＳＩＣに用いられ、ＣＰＵコア部４１２とそ
の周辺回路部４１３からなるマイクロプロセッサ４１１
におけるクロック分配回路４０１は、マイクロプロセッ
サ４１１内のクロック（ＣＬＫ）発生回路４１７でＣＰ
Ｕコア部４１２を高速動作するクロックＣＬＫ１（４２
４）と、周辺回路部４１３を低速動作するクロックＣＬ
Ｋ２（４２５）を発生させ、それぞれＣＰＵコア部４１
２と周辺回路部４１３に分配する構成である。
の第２のＡＳＩＣに用いられ、ＣＰＵコア部４１２とそ
の周辺回路部４１３からなるマイクロプロセッサ４１１
におけるクロック分配回路４０１は、マイクロプロセッ
サ４１１内のクロック（ＣＬＫ）発生回路４１７でＣＰ
Ｕコア部４１２を高速動作するクロックＣＬＫ１（４２
４）と、周辺回路部４１３を低速動作するクロックＣＬ
Ｋ２（４２５）を発生させ、それぞれＣＰＵコア部４１
２と周辺回路部４１３に分配する構成である。
【００１６】すなわち、ＣＰＵコア部４１２とその周辺
回路部４１３からなるマイクロプロセッサ４１１は、マ
イクロプロセッサ４１１を動作させる顧客所望のクロッ
ク周波数をＣＰＵコア部４１２と周辺回路部４１３に分
配する構成になっている。
回路部４１３からなるマイクロプロセッサ４１１は、マ
イクロプロセッサ４１１を動作させる顧客所望のクロッ
ク周波数をＣＰＵコア部４１２と周辺回路部４１３に分
配する構成になっている。
【００１７】また、マイクロプロセッサ５１１をバス構
成中心に図示すると、図５に示す構成であるこれを基本
にＣＰＵコア部とその周辺回路部からなるマイクロプロ
セッサと、ユーザ回路とを組み合せたセルベ−ス方式の
従来技術の第３のＡＳＩＣでは、ＣＰＵコアとその周辺
回路からなるマイクロプロセッサマクロ部のクロック周
波数の一部（ＣＰＵコア部か周辺回路部）をユーザ回路
部に分配する構成である。
成中心に図示すると、図５に示す構成であるこれを基本
にＣＰＵコア部とその周辺回路部からなるマイクロプロ
セッサと、ユーザ回路とを組み合せたセルベ−ス方式の
従来技術の第３のＡＳＩＣでは、ＣＰＵコアとその周辺
回路からなるマイクロプロセッサマクロ部のクロック周
波数の一部（ＣＰＵコア部か周辺回路部）をユーザ回路
部に分配する構成である。
【００１８】そして、ＣＰＵコアとその周辺回路からな
るマイクロプロセッサマクロ部のクロック周波数よりも
高速なクロック周波数でユーザ回路部を動作させたい場
合は、ユーザ回路部にＰＬＬ回路を構成し、ユーザ回路
部で高速なクロック周波数を実現する。
るマイクロプロセッサマクロ部のクロック周波数よりも
高速なクロック周波数でユーザ回路部を動作させたい場
合は、ユーザ回路部にＰＬＬ回路を構成し、ユーザ回路
部で高速なクロック周波数を実現する。
【００１９】この従来技術の第３のＡＳＩＣを図６に示
す。図６を参照すると、この従来技術の第３のＡＳＩＣ
は、ＣＰＵコア部６１２とその周辺回路部６１３からな
るマイクロプロセッサ６１１におけるクロック分配構成
をベ−スにしている。
す。図６を参照すると、この従来技術の第３のＡＳＩＣ
は、ＣＰＵコア部６１２とその周辺回路部６１３からな
るマイクロプロセッサ６１１におけるクロック分配構成
をベ−スにしている。
【００２０】ＣＰＵコア部６１２とその周辺回路部６１
３からなるマイクロプロセッサ６１１と、ユーザ回路部
６１４とを組み合せたセルベ−ス方式のＡＳＩＣにおけ
るクロック分配回路６０１は、マイクロプロセッサ６１
１内のクロック（ＣＬＫ）発生回路６１７でＣＰＵコア
部６１２を高速動作するクロックＣＬＫ１（６２４）
と、周辺回路部６１３を低速動作するクロックＣＬＫ２
（６２５）を発生させ、それぞれＣＰＵコア部６１２と
周辺回路部６１３に分配し、また、周辺回路部６１３の
クロック周波数ＣＬＫ２（６２５）をユーザ回路部６１
４に分配していた。
３からなるマイクロプロセッサ６１１と、ユーザ回路部
６１４とを組み合せたセルベ−ス方式のＡＳＩＣにおけ
るクロック分配回路６０１は、マイクロプロセッサ６１
１内のクロック（ＣＬＫ）発生回路６１７でＣＰＵコア
部６１２を高速動作するクロックＣＬＫ１（６２４）
と、周辺回路部６１３を低速動作するクロックＣＬＫ２
（６２５）を発生させ、それぞれＣＰＵコア部６１２と
周辺回路部６１３に分配し、また、周辺回路部６１３の
クロック周波数ＣＬＫ２（６２５）をユーザ回路部６１
４に分配していた。
【００２１】ユーザ回路部６１４では内部回路の動作周
波数に応じて適切な分周比率を設定する分周回路６２６
を設け、ユーザ回路部用クロックＣＬＫ３（６２７）を
分配していた。
波数に応じて適切な分周比率を設定する分周回路６２６
を設け、ユーザ回路部用クロックＣＬＫ３（６２７）を
分配していた。
【００２２】また、ＣＰＵコア部６１２とその周辺回路
部６１３からなるマイクロプロセッサ６１１のクロック
周波数よりも高速なクロック周波数で、ユーザ回路部６
１４を動作させたい場合、そのクロック分配回路は、図
７で示す構成例のように構成される。
部６１３からなるマイクロプロセッサ６１１のクロック
周波数よりも高速なクロック周波数で、ユーザ回路部６
１４を動作させたい場合、そのクロック分配回路は、図
７で示す構成例のように構成される。
【００２３】図７を参照すると、この従来技術の第３の
ＡＳＩＣは、ＣＰＵコア部７１２とその周辺回路部７１
３からなるマイクロプロセッサ７１１内のクロック（Ｃ
ＬＫ）発生回路７１７で、ＣＰＵコア部７１２を高速動
作するクロックＣＬＫ１（７２４）と、周辺回路部７１
３を低速動作するクロックＣＬＫ２（７２５）を発生さ
せ、それぞれＣＰＵコア部７１２と周辺回路部７１３に
分配し、また、マイクロプロセッサ７１１から分配され
たクロック周波数ＣＬＫ２（７２５）をユーザ回路部７
１４で構成したＰＬＬ回路（７２７）に接続する構成と
なる。
ＡＳＩＣは、ＣＰＵコア部７１２とその周辺回路部７１
３からなるマイクロプロセッサ７１１内のクロック（Ｃ
ＬＫ）発生回路７１７で、ＣＰＵコア部７１２を高速動
作するクロックＣＬＫ１（７２４）と、周辺回路部７１
３を低速動作するクロックＣＬＫ２（７２５）を発生さ
せ、それぞれＣＰＵコア部７１２と周辺回路部７１３に
分配し、また、マイクロプロセッサ７１１から分配され
たクロック周波数ＣＬＫ２（７２５）をユーザ回路部７
１４で構成したＰＬＬ回路（７２７）に接続する構成と
なる。
【００２４】次に、この従来技術の第３のクロック分配
回路を設計する場合の設計フローについて、図１０を参
照して説明する。
回路を設計する場合の設計フローについて、図１０を参
照して説明する。
【００２５】Ｓ１０１はユーザが必要とする製品の仕様
を決定するステップである。必要とする機能や動作速度
などが決められる。
を決定するステップである。必要とする機能や動作速度
などが決められる。
【００２６】Ｓ１０２はＰＬＬを選択するステップであ
る。出力周波数に応じて何種類か用意されているうち、
ＣＰＵコア部の動作周波数にあわせたものをここでは選
択する。
る。出力周波数に応じて何種類か用意されているうち、
ＣＰＵコア部の動作周波数にあわせたものをここでは選
択する。
【００２７】Ｓ１０３はこの製品におけるＣＰＵコア部
の動作周波数とユーザ回路部の最高動作周波数を比較す
るステップである。ＣＰＵコア部の動作周波数がユーザ
回路部の最高動作周波数より遅ければＳ１０６へ、そう
でなければＳ１０４に分岐する。
の動作周波数とユーザ回路部の最高動作周波数を比較す
るステップである。ＣＰＵコア部の動作周波数がユーザ
回路部の最高動作周波数より遅ければＳ１０６へ、そう
でなければＳ１０４に分岐する。
【００２８】Ｓ１０４はユーザ回路内部に分周回路を設
計するステップである。Ｓ１０１で決定した仕様にあわ
せ、ＰＬＬの出力周波数とユーザ回路部の動作周波数か
ら適当な分周比率になるように分周回路を設計する。
計するステップである。Ｓ１０１で決定した仕様にあわ
せ、ＰＬＬの出力周波数とユーザ回路部の動作周波数か
ら適当な分周比率になるように分周回路を設計する。
【００２９】Ｓ１０５はクロックの配線を行うステップ
である。ここでのクロック配線は、ＰＬＬの出力をＣＰ
Ｕコア部が受け、その後にＳ１０４で設計した分周回路
で分周し、ユーザ回路部に入力されるように行われる。
である。ここでのクロック配線は、ＰＬＬの出力をＣＰ
Ｕコア部が受け、その後にＳ１０４で設計した分周回路
で分周し、ユーザ回路部に入力されるように行われる。
【００３０】Ｓ１０６はユーザ回路部に第２のＰＬＬ回
路を設計するステップである。Ｓ１０１で決定した仕様
にあわせ、ＰＬＬの出力周波数とユーザ回路部の最高動
作周波数から適当な逓倍比率になるように第２のＰＬＬ
回路を設計する。
路を設計するステップである。Ｓ１０１で決定した仕様
にあわせ、ＰＬＬの出力周波数とユーザ回路部の最高動
作周波数から適当な逓倍比率になるように第２のＰＬＬ
回路を設計する。
【００３１】従来技術の第３のクロック分配回路の設計
方法の動作について図１０と図６、図７を参照して説明
する。
方法の動作について図１０と図６、図７を参照して説明
する。
【００３２】図６は従来の設計方法において、ＣＰＵコ
ア部の動作周波数が１８.４ＭＨｚでユーザ回路部の動
作周波数が９.２ＭＨｚであった場合のクロック配線の
様子を示している。図１０にしたがって設計を進めてい
くと、ＰＬＬ６１６はＣＰＵコア部の動作周波数にあわ
せて１８.４ＭＨｚのものが選択される（Ｓ１０２）。
ＣＰＵコア部の動作周波数≧ユーザ回路部の最高動作周
波数であるため、ユーザ回路部６１４内に分周回路６２
６が設計される（Ｓ１０４）。ＣＬＫ発生回路６１７は
ＰＬＬ６１６から出力されるクロック６２１を元にＣＰ
Ｕクロック６２４および周辺回路部クロック６２５を生
成する。クロック６２４はＣＰＵコア部６１２に供給さ
れ、クロック６２５は分周回路６２６で２分周され、ユ
ーザ回路部６１４に供給されるように配線される（Ｓ１
０５）。図７は従来の設計方法において、ＣＰＵコア部
の動作周波数が１８.４ＭＨｚでユーザ回路部が２９４.
４ＭＨｚであった場合のクロック配線の様子を示してい
る。ＰＬＬ７１６はＣＰＵコア部の動作周波数にあわせ
て１８.４ＭＨｚのものが選択される（Ｓ１０２）。こ
こではＣＰＵコア部の動作周波数＜ユーザ回路部の動作
周波数であるため、ユーザ回路部７１４内に第２のＰＬ
Ｌ回路７２６を設計する（Ｓ１０６）。ＣＬＫ発生回路
７１７はＰＬＬ７１６から出力されるクロック７２１を
元にＣＰＵクロック７２４および周辺回路部クロック７
２５を生成する。クロック７２４はＣＰＵコア部７１２
に供給され、クロック７２５は第２のＰＬＬ回路７２６
で１６逓倍され、ユーザ回路部７１４に供給されるよう
に配線される（Ｓ１０５）。
ア部の動作周波数が１８.４ＭＨｚでユーザ回路部の動
作周波数が９.２ＭＨｚであった場合のクロック配線の
様子を示している。図１０にしたがって設計を進めてい
くと、ＰＬＬ６１６はＣＰＵコア部の動作周波数にあわ
せて１８.４ＭＨｚのものが選択される（Ｓ１０２）。
ＣＰＵコア部の動作周波数≧ユーザ回路部の最高動作周
波数であるため、ユーザ回路部６１４内に分周回路６２
６が設計される（Ｓ１０４）。ＣＬＫ発生回路６１７は
ＰＬＬ６１６から出力されるクロック６２１を元にＣＰ
Ｕクロック６２４および周辺回路部クロック６２５を生
成する。クロック６２４はＣＰＵコア部６１２に供給さ
れ、クロック６２５は分周回路６２６で２分周され、ユ
ーザ回路部６１４に供給されるように配線される（Ｓ１
０５）。図７は従来の設計方法において、ＣＰＵコア部
の動作周波数が１８.４ＭＨｚでユーザ回路部が２９４.
４ＭＨｚであった場合のクロック配線の様子を示してい
る。ＰＬＬ７１６はＣＰＵコア部の動作周波数にあわせ
て１８.４ＭＨｚのものが選択される（Ｓ１０２）。こ
こではＣＰＵコア部の動作周波数＜ユーザ回路部の動作
周波数であるため、ユーザ回路部７１４内に第２のＰＬ
Ｌ回路７２６を設計する（Ｓ１０６）。ＣＬＫ発生回路
７１７はＰＬＬ７１６から出力されるクロック７２１を
元にＣＰＵクロック７２４および周辺回路部クロック７
２５を生成する。クロック７２４はＣＰＵコア部７１２
に供給され、クロック７２５は第２のＰＬＬ回路７２６
で１６逓倍され、ユーザ回路部７１４に供給されるよう
に配線される（Ｓ１０５）。
【００３３】ここでＣＰＵコア部の動作周波数とユーザ
回路部の最高動作周波数が同一であった場合も、フロー
チャートではユーザ回路内部に分周回路を設計するよう
になっているが、この場合の分周比率は１／１となり実
質的に分周しないものと同等である。したがってこの場
合においてのみ分周回路は無くても良い。また機能別に
設計されるユーザ回路部の動作周波数は単一とは限らな
い。複数の動作周波数が混在する場合は、その中の最高
周波数をユーザ回路部に供給し、ユーザ回路内部で必要
に応じて分周し分配することになる（図示していな
い）。
回路部の最高動作周波数が同一であった場合も、フロー
チャートではユーザ回路内部に分周回路を設計するよう
になっているが、この場合の分周比率は１／１となり実
質的に分周しないものと同等である。したがってこの場
合においてのみ分周回路は無くても良い。また機能別に
設計されるユーザ回路部の動作周波数は単一とは限らな
い。複数の動作周波数が混在する場合は、その中の最高
周波数をユーザ回路部に供給し、ユーザ回路内部で必要
に応じて分周し分配することになる（図示していな
い）。
【００３４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のゲートアレイ方式のＡＳＩＣでは、ユーザ回路
部をゲートアレイで構成するため、ユーザ回路部にＰＬ
Ｌ回路を搭載すると、ゲートアレイでは、あらかじめチ
ップサイズとユーザ回路部のサイズを決めてしまうた
め、ユーザ回路部にＰＬＬ回路を構成すると、顧客が使
えるユーザ回路部が少なくなり、顧客所望のユーザ回路
をユーザ回路部で実現できなくなるという問題があっ
た。
た従来のゲートアレイ方式のＡＳＩＣでは、ユーザ回路
部をゲートアレイで構成するため、ユーザ回路部にＰＬ
Ｌ回路を搭載すると、ゲートアレイでは、あらかじめチ
ップサイズとユーザ回路部のサイズを決めてしまうた
め、ユーザ回路部にＰＬＬ回路を構成すると、顧客が使
えるユーザ回路部が少なくなり、顧客所望のユーザ回路
をユーザ回路部で実現できなくなるという問題があっ
た。
【００３５】すなわち、ＣＰＵコアとその周辺回路から
なるマイクロプロセッサマクロ部のクロック周波数より
も高速なクロック周波数でユーザ回路部を動作させたい
場合、ゲートアレイで構成されたユーザ回路部でＰＬＬ
回路を構成すると、顧客所望のユーザ回路をあらかじめ
決められたゲート数のユーザ回路部で実現できなくなる
問題があった。
なるマイクロプロセッサマクロ部のクロック周波数より
も高速なクロック周波数でユーザ回路部を動作させたい
場合、ゲートアレイで構成されたユーザ回路部でＰＬＬ
回路を構成すると、顧客所望のユーザ回路をあらかじめ
決められたゲート数のユーザ回路部で実現できなくなる
問題があった。
【００３６】ＰＬＬ回路のゲート数は大きいため、顧客
が使えるユーザ回路のゲート数が少なくなり、顧客所望
のユーザ回路をあらかじめ決められたゲート数のユーザ
回路部で実現できなくなるという問題が発生してしま
う。
が使えるユーザ回路のゲート数が少なくなり、顧客所望
のユーザ回路をあらかじめ決められたゲート数のユーザ
回路部で実現できなくなるという問題が発生してしま
う。
【００３７】そこで、上記問題点が生じる理由・根拠を
以下に説明する。
以下に説明する。
【００３８】より具体的には、チップサイズが７．１８
ｍｍ□で、ユーザ回路部のゲート数が２２０ｋゲートで
あるＡＳＩＣの場合、その製品において、ＣＰＵコアと
その周辺回路からなるマイクロプロセッサマクロ部のク
ロック周波数が３５ＭＨｚの場合、その３５ＭＨｚのク
ロック周波数を入力とするＰＬＬ回路のゲート数は９ｋ
ゲートになる。したがって、ユーザが使えるユーザ回路
部のゲート数は２１１ｋゲートになる。
ｍｍ□で、ユーザ回路部のゲート数が２２０ｋゲートで
あるＡＳＩＣの場合、その製品において、ＣＰＵコアと
その周辺回路からなるマイクロプロセッサマクロ部のク
ロック周波数が３５ＭＨｚの場合、その３５ＭＨｚのク
ロック周波数を入力とするＰＬＬ回路のゲート数は９ｋ
ゲートになる。したがって、ユーザが使えるユーザ回路
部のゲート数は２１１ｋゲートになる。
【００３９】また、ＣＰＵコアとその周辺回路からなる
マイクロプロセッサマクロ部のクロック周波数が２５Ｍ
Ｈｚの場合だと、ＰＬＬ回路のゲート数は１６ｋゲート
となり、ユーザが使えるユーザ回路部のゲート数は１９
５ｋゲートとなる。更に、ＣＰＵコアとその周辺回路か
らなるマイクロプロセッサマクロ部のクロック周波数が
１０ＭＨｚ以下の場合だと、ＰＬＬ回路のゲート数は８
０ｋゲート以上となり、ユーザが使えるユーザ回路部の
ゲート数は半分以下になる。
マイクロプロセッサマクロ部のクロック周波数が２５Ｍ
Ｈｚの場合だと、ＰＬＬ回路のゲート数は１６ｋゲート
となり、ユーザが使えるユーザ回路部のゲート数は１９
５ｋゲートとなる。更に、ＣＰＵコアとその周辺回路か
らなるマイクロプロセッサマクロ部のクロック周波数が
１０ＭＨｚ以下の場合だと、ＰＬＬ回路のゲート数は８
０ｋゲート以上となり、ユーザが使えるユーザ回路部の
ゲート数は半分以下になる。
【００４０】すなわち、周波数が低速になると、ＰＬＬ
回路内の遅延回路のゲート数が増える。
回路内の遅延回路のゲート数が増える。
【００４１】この理由を詳細に述べると、周波数が低速
になると１周期の時間が長くなり、ＰＬＬ回路内の遅延
回路の出力と入力周波数を同期させるために、遅延回路
の遅延時間がより多く必要となる。周波数とゲート数は
反比例の関係になる。
になると１周期の時間が長くなり、ＰＬＬ回路内の遅延
回路の出力と入力周波数を同期させるために、遅延回路
の遅延時間がより多く必要となる。周波数とゲート数は
反比例の関係になる。
【００４２】換算計算では、３５ＭＨｚ（１周期：２
８．６ｎＳ）を２５ＭＨｚ（１周期：４０ｎＳ）に換算
すると、１周期が１．４倍（４０ｎＳ／２８．６ｎＳ）
のため、ゲート数も９ｋＧ×１．４＝１３ｋゲートとな
り、また、遅延回路以外の回路も若干増加するため、約
１６ｋゲートとなる。
８．６ｎＳ）を２５ＭＨｚ（１周期：４０ｎＳ）に換算
すると、１周期が１．４倍（４０ｎＳ／２８．６ｎＳ）
のため、ゲート数も９ｋＧ×１．４＝１３ｋゲートとな
り、また、遅延回路以外の回路も若干増加するため、約
１６ｋゲートとなる。
【００４３】また、分周回路を経由して、マイクロプロ
セッサ・マクロにクロック信号を再分配する必要が生じ
る場合、マイクロプロセッサ・マクロ部の周波数変換手
段が増えてしまう問題もあった。
セッサ・マクロにクロック信号を再分配する必要が生じ
る場合、マイクロプロセッサ・マクロ部の周波数変換手
段が増えてしまう問題もあった。
【００４４】したがって、本発明の目的は、上記の問題
に鑑み、これらの問題を解決したマイクロプロセッサの
マクロ部とユーザ回路とを組み合せたゲートアレイ方式
で設計されるＡＳＩＣが具備するクロック分配回路を提
供することにある。
に鑑み、これらの問題を解決したマイクロプロセッサの
マクロ部とユーザ回路とを組み合せたゲートアレイ方式
で設計されるＡＳＩＣが具備するクロック分配回路を提
供することにある。
【００４５】
【課題を解決するための手段】本発明のクロック分配回
路は、マイクロプロセッサ・マクロ部とユーザ回路部で
用いられるクロックの周波数が異なるＡＳＩＣが具備す
るクロック分配回路であって、前記マイクロプロセッサ
・マクロ部は、前記ユーザ回路部の動作に必要な第１の
周波数を有する第１のクロック信号を発生して前記ユー
ザ回路部に分配し、前記ユーザ回路部は前記第１のクロ
ック信号の周波数を前記第１の周波数未満の第２の周波
数に周波数変換して前記マイクロプロセッサ・マクロ部
の動作に必要な第２のクロック信号を発生し、前記ユー
ザ回路部から前記第２のクロック信号を前記マイクロプ
ロセッサ・マクロ部に再分配する構成である。
路は、マイクロプロセッサ・マクロ部とユーザ回路部で
用いられるクロックの周波数が異なるＡＳＩＣが具備す
るクロック分配回路であって、前記マイクロプロセッサ
・マクロ部は、前記ユーザ回路部の動作に必要な第１の
周波数を有する第１のクロック信号を発生して前記ユー
ザ回路部に分配し、前記ユーザ回路部は前記第１のクロ
ック信号の周波数を前記第１の周波数未満の第２の周波
数に周波数変換して前記マイクロプロセッサ・マクロ部
の動作に必要な第２のクロック信号を発生し、前記ユー
ザ回路部から前記第２のクロック信号を前記マイクロプ
ロセッサ・マクロ部に再分配する構成である。
【００４６】 また、本発明のクロック分配回路は、前
記マイクロプロセッサ・マクロ部は、前記第１のクロッ
ク信号を生成するＰＬＬ回路を備え、且つ、前記ユーザ
回路部は、前記第１のクロック信号を前記第２の周波数
に周波数変換した前記第２のクロック信号を発生するク
ロック周波数制御部を備え、前記ＰＬＬ回路から出力さ
れる前記第１の周波数を有する前記第１のクロック信号
を、前記ユーザ回路部のクロック周波数制御部に分配
し、前記ユーザ回路部に分配された前記第１の周波数を
有する前記第１のクロック信号を、前記ユーザ回路部に
設けた前記クロック周波数制御部により前記第１の周波
数未満の第２の周波数を有する前記第２のクロック信号
に変換し、前記第２のクロック信号を前記マイクロプロ
セッサ・マクロ部に、再分配する構成である。
記マイクロプロセッサ・マクロ部は、前記第１のクロッ
ク信号を生成するＰＬＬ回路を備え、且つ、前記ユーザ
回路部は、前記第１のクロック信号を前記第２の周波数
に周波数変換した前記第２のクロック信号を発生するク
ロック周波数制御部を備え、前記ＰＬＬ回路から出力さ
れる前記第１の周波数を有する前記第１のクロック信号
を、前記ユーザ回路部のクロック周波数制御部に分配
し、前記ユーザ回路部に分配された前記第１の周波数を
有する前記第１のクロック信号を、前記ユーザ回路部に
設けた前記クロック周波数制御部により前記第１の周波
数未満の第２の周波数を有する前記第２のクロック信号
に変換し、前記第２のクロック信号を前記マイクロプロ
セッサ・マクロ部に、再分配する構成である。
【００４７】 また、本発明のクロック分配回路の前記
マイクロプロセッサのマクロ部は、前記マイクロプロセ
ッサのＣＰＵコアと前記マイクロプロセッサの周辺回路
部とを備え、前記マイクロプロセッサの周辺回路部が前
記ＰＬＬ回路を備える構成とすることもできる。
マイクロプロセッサのマクロ部は、前記マイクロプロセ
ッサのＣＰＵコアと前記マイクロプロセッサの周辺回路
部とを備え、前記マイクロプロセッサの周辺回路部が前
記ＰＬＬ回路を備える構成とすることもできる。
【００４８】 また、本発明のクロック分配回路は、マ
イクロプロセッサ・マクロ部とユーザ回路部で用いられ
るクロックの周波数が異なるＡＳＩＣが具備するクロッ
ク分配回路であって、前記マイクロプロセッサ・マクロ
部に設けられ第１の周波数の第１のクロック信号を生成
し前記ユーザ回路部に動作クロックとして供給するＰＬ
Ｌ回路と、前記ユーザ回路部に設けられ前記第１のクロ
ック信号を分周して前記第１の周波数未満の第２の周波
数を有する第２のクロック信号を生成し前記マイクロプ
ロセッサ・マクロ部に動作クロックとして供給する分周
回路と、を備えて構成しても良い。
イクロプロセッサ・マクロ部とユーザ回路部で用いられ
るクロックの周波数が異なるＡＳＩＣが具備するクロッ
ク分配回路であって、前記マイクロプロセッサ・マクロ
部に設けられ第１の周波数の第１のクロック信号を生成
し前記ユーザ回路部に動作クロックとして供給するＰＬ
Ｌ回路と、前記ユーザ回路部に設けられ前記第１のクロ
ック信号を分周して前記第１の周波数未満の第２の周波
数を有する第２のクロック信号を生成し前記マイクロプ
ロセッサ・マクロ部に動作クロックとして供給する分周
回路と、を備えて構成しても良い。
【００４９】 また、マイクロプロセッサ・マクロ部と
ユーザ回路部で用いられるクロックの周波数が異なるＡ
ＳＩＣが具備するクロック分配回路であって、前記マイ
クロプロセッサ・マクロ部に設けられ第１の周波数の第
１のクロック信号を生成し前記ユーザ回路部に供給する
ＰＬＬ回路と、前記ユーザ回路部に設けられ前記第１の
クロック信号を分周して前記第１の周波数未満の第２の
クロック周波数の第２のクロック信号を生成し前記ユー
ザ回路部に動作クロックとして供給する第１の分周回路
と、前記ユーザ回路部に設けられ前記第２のクロック信
号を分周して前記第２の周波数未満の第３のクロック周
波数の第３のクロック信号を生成し前記マイクロプロセ
ッサ・マクロ部に動作クロックとして供給する第２の分
周回路と、を備えて構成しても良い。
ユーザ回路部で用いられるクロックの周波数が異なるＡ
ＳＩＣが具備するクロック分配回路であって、前記マイ
クロプロセッサ・マクロ部に設けられ第１の周波数の第
１のクロック信号を生成し前記ユーザ回路部に供給する
ＰＬＬ回路と、前記ユーザ回路部に設けられ前記第１の
クロック信号を分周して前記第１の周波数未満の第２の
クロック周波数の第２のクロック信号を生成し前記ユー
ザ回路部に動作クロックとして供給する第１の分周回路
と、前記ユーザ回路部に設けられ前記第２のクロック信
号を分周して前記第２の周波数未満の第３のクロック周
波数の第３のクロック信号を生成し前記マイクロプロセ
ッサ・マクロ部に動作クロックとして供給する第２の分
周回路と、を備えて構成しても良い。
【００５０】
【発明の実施の形態】本発明によるクロック分配回路
は、ＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロ部にあるＰＬＬ回路から出力されるクロック
周波数を、直接ユーザ回路部に分配し、ユーザ回路部に
分配されたクロック周波数を、ユーザ回路部で構成する
周波数制御部に相当する分周回路を介してＣＰＵコアと
その周辺回路からなるマイクロプロセッサマクロ部に分
配する回路構成のＣＰＵコアとその周辺回路からなるマ
イクロプロセッサマクロとユーザ回路とを組み合せたゲ
ートアレイ方式のＡＳＩＣにすることで、ユーザ回路部
にＰＬＬ回路を構成することなく、ＣＰＵコアとその周
辺回路からなるマイクロプロセッサマクロ部のクロック
周波数よりも高速なクロック周波数でユーザ回路を動作
させることができるため、あらかじめサイズが決めたユ
ーザ回路部の全てを顧客のユーザ回路で使用することが
可能なことを特徴としている。
は、ＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロ部にあるＰＬＬ回路から出力されるクロック
周波数を、直接ユーザ回路部に分配し、ユーザ回路部に
分配されたクロック周波数を、ユーザ回路部で構成する
周波数制御部に相当する分周回路を介してＣＰＵコアと
その周辺回路からなるマイクロプロセッサマクロ部に分
配する回路構成のＣＰＵコアとその周辺回路からなるマ
イクロプロセッサマクロとユーザ回路とを組み合せたゲ
ートアレイ方式のＡＳＩＣにすることで、ユーザ回路部
にＰＬＬ回路を構成することなく、ＣＰＵコアとその周
辺回路からなるマイクロプロセッサマクロ部のクロック
周波数よりも高速なクロック周波数でユーザ回路を動作
させることができるため、あらかじめサイズが決めたユ
ーザ回路部の全てを顧客のユーザ回路で使用することが
可能なことを特徴としている。
【００５１】まず、図面を参照して、本発明の第１の実
施の形態のクロック分配回路を説明する。
施の形態のクロック分配回路を説明する。
【００５２】図１は、本発明の第１の実施の形態のクロ
ック分配回路の構成図である。
ック分配回路の構成図である。
【００５３】図１を参照すると、本発明の第１の実施の
形態のクロック分配回路１０１は、マイクロプロセッサ
マクロ部１１にあるＰＬＬ回路１６から出力されるクロ
ック周波数２１を、直接、ユーザ回路部１４にＣＬＫ３
（２２）として分配する構成である。
形態のクロック分配回路１０１は、マイクロプロセッサ
マクロ部１１にあるＰＬＬ回路１６から出力されるクロ
ック周波数２１を、直接、ユーザ回路部１４にＣＬＫ３
（２２）として分配する構成である。
【００５４】そして、本発明の第１の実施の形態のクロ
ック分配回路１０１は、ユーザ回路部１４に分配された
クロック周波数２２を、ユーザ回路部１４で構成する周
波数制御部に相当する分周回路１８を介して、分周され
たクロック周波数２３をマイクロプロセッサマクロ部１
１に再分配する構成である。
ック分配回路１０１は、ユーザ回路部１４に分配された
クロック周波数２２を、ユーザ回路部１４で構成する周
波数制御部に相当する分周回路１８を介して、分周され
たクロック周波数２３をマイクロプロセッサマクロ部１
１に再分配する構成である。
【００５５】さらに、本発明の第１の実施の形態のクロ
ック分配回路１０１は、クロック周波数２３を受けて、
クロック生成回路１７でＣＰＵコア部１２には、ＣＬＫ
１（２４）として分配し、周辺回路部１３には、ＣＬＫ
２（２５）として分配する構成である。
ック分配回路１０１は、クロック周波数２３を受けて、
クロック生成回路１７でＣＰＵコア部１２には、ＣＬＫ
１（２４）として分配し、周辺回路部１３には、ＣＬＫ
２（２５）として分配する構成である。
【００５６】このような構成にすることで、ユーザ回路
部１４にＰＬＬ回路を構成することなく、マイクロプロ
セッサマクロ部のクロック周波数よりも高速な顧客所望
のユーザ回路部のクロック周波数をマイクロプロセッサ
マクロ部のＰＬＬ回路で実現すれば、マイクロプロセッ
サマクロ部のクロック周波数よりも高速な顧客所望のク
ロック周波数でユーザ回路部を動作できる。
部１４にＰＬＬ回路を構成することなく、マイクロプロ
セッサマクロ部のクロック周波数よりも高速な顧客所望
のユーザ回路部のクロック周波数をマイクロプロセッサ
マクロ部のＰＬＬ回路で実現すれば、マイクロプロセッ
サマクロ部のクロック周波数よりも高速な顧客所望のク
ロック周波数でユーザ回路部を動作できる。
【００５７】また、分周回路１８は、衆知の技術である
フリップフロップを２段で構成することにより構成され
る。
フリップフロップを２段で構成することにより構成され
る。
【００５８】これらの回路例をより具体的に説明する
と、顧客向けの製品は、ＣＰＵコアとその周辺回路から
なるマイクロプロセッサマクロ部のＰＬＬ回路の出力で
あるクロック周波数を７３．６ＭＨｚとし、ユーザ回路
部を７３．６ＭＨＺのクロック周波数で動作させ、ユー
ザ回路部に４分周回路を構成してユーザ回路部のクロッ
ク周波数よりも１／４のクロック周波数である１８．４
ＭＨｚのクロック周波数をマイクロプロセッサマクロ部
に分配して、マクロプロセッサマクロ部を１８．４ＭＨ
ｚのクロック周波数で動作させる。
と、顧客向けの製品は、ＣＰＵコアとその周辺回路から
なるマイクロプロセッサマクロ部のＰＬＬ回路の出力で
あるクロック周波数を７３．６ＭＨｚとし、ユーザ回路
部を７３．６ＭＨＺのクロック周波数で動作させ、ユー
ザ回路部に４分周回路を構成してユーザ回路部のクロッ
ク周波数よりも１／４のクロック周波数である１８．４
ＭＨｚのクロック周波数をマイクロプロセッサマクロ部
に分配して、マクロプロセッサマクロ部を１８．４ＭＨ
ｚのクロック周波数で動作させる。
【００５９】下記のように、クロック周波数についての
結果を表１に示す。
結果を表１に示す。
【００６０】
【表１】
【００６１】次に、本発明の第１の実施の形態のクロッ
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明する。
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明する。
【００６２】図２は、本発明の第１の実施の形態のクロ
ック分配回路を含む、ＣＰＵコアとその周辺回路からな
るマイクロプロセッサマクロとユーザ回路とを組み合せ
たゲートアレイ方式のＡＳＩＣの構成図である。
ック分配回路を含む、ＣＰＵコアとその周辺回路からな
るマイクロプロセッサマクロとユーザ回路とを組み合せ
たゲートアレイ方式のＡＳＩＣの構成図である。
【００６３】図２を参照して、ゲートアレイ方式のＡＳ
ＩＣ２０１を説明する。
ＩＣ２０１を説明する。
【００６４】図２を参照すると、ゲートアレイ方式のＡ
ＳＩＣ２０１は、ＣＰＵコア２１２とその周辺回路２１
３からなるマイクロプロセッサマクロ２１１と、ユーザ
回路２１４とを組み合せた構成である。
ＳＩＣ２０１は、ＣＰＵコア２１２とその周辺回路２１
３からなるマイクロプロセッサマクロ２１１と、ユーザ
回路２１４とを組み合せた構成である。
【００６５】より詳細には、ＡＳＩＣ２０１のＣＰＵコ
ア２１２は、３２ビットの縮小命令セット・コンピュー
タ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ、以下、ＲＩＳＣと略記する）型の
ＣＰＵコアである。
ア２１２は、３２ビットの縮小命令セット・コンピュー
タ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ、以下、ＲＩＳＣと略記する）型の
ＣＰＵコアである。
【００６６】このＣＰＵコアの命令セットは、ＲＩＳＣ
概念に基づきながらも主要なＣＩＳＣの特徴を残すこと
により、純粋なＲＩＳＣより優れたコード密度を有す
る。
概念に基づきながらも主要なＣＩＳＣの特徴を残すこと
により、純粋なＲＩＳＣより優れたコード密度を有す
る。
【００６７】したがって、ＣＰＵコア２１２は、単純な
ハードウェアとこの命令を組み合わせることにより、電
力効率の良い、且つ、そのチップ占有面積の小さなコア
・サイズを備えている。
ハードウェアとこの命令を組み合わせることにより、電
力効率の良い、且つ、そのチップ占有面積の小さなコア
・サイズを備えている。
【００６８】また、ＡＳＩＣ２０１の周辺回路２１３
は、２つのバスを備える構成で、高速データ転送用のバ
ス（これを以降、ＡＨＢと略記する）２２３と、低速デ
ータ転送用のバス（これを以降、ＡＰＢと略記する）２
３１とを具備している。
は、２つのバスを備える構成で、高速データ転送用のバ
ス（これを以降、ＡＨＢと略記する）２２３と、低速デ
ータ転送用のバス（これを以降、ＡＰＢと略記する）２
３１とを具備している。
【００６９】さらにまた、ＡＳＩＣ２０１のユーザ回路
部２１４は、主としてＡＰＢ２３１接続され、ゲートア
レーで構成された領域を具備する。
部２１４は、主としてＡＰＢ２３１接続され、ゲートア
レーで構成された領域を具備する。
【００７０】次に、ＡＳＩＣ２０１の周辺回路２１３の
構成を、より詳細に説明する。ＡＳＩＣ２０１の周辺回
路２１３は、ＡＳＩＣ２０１で使用するクロック信号を
生成する発振器２１５とプログラマブルなＰＬＬ２１６
を具備する。
構成を、より詳細に説明する。ＡＳＩＣ２０１の周辺回
路２１３は、ＡＳＩＣ２０１で使用するクロック信号を
生成する発振器２１５とプログラマブルなＰＬＬ２１６
を具備する。
【００７１】さらに、ＡＳＩＣ２０１の周辺回路２１３
は、ＣＰＵコア２１２とＡＨＢバス２２３をブリッジす
るＡＨＢブリッジ２２２と、主にＣＰＵコア２１２をテ
ストするためのＴｅｓｔ Ｉｎｔｅｒｆａｃｅ Ｃｏｎ
ｔｏｌｌｅｒ（これ以降、ＴＩＣと略記する）２２４と
を備える。
は、ＣＰＵコア２１２とＡＨＢバス２２３をブリッジす
るＡＨＢブリッジ２２２と、主にＣＰＵコア２１２をテ
ストするためのＴｅｓｔ Ｉｎｔｅｒｆａｃｅ Ｃｏｎ
ｔｏｌｌｅｒ（これ以降、ＴＩＣと略記する）２２４と
を備える。
【００７２】またさらに、ＡＳＩＣ２０１の周辺回路２
１３は、ＡＨＢバス２２３と信号のやりとりをするメモ
リコントローラ２２５、２ＫＢのＲＯＭ２２６、ライト
プロテクション コントローラ２２７、８ＫＢのＲＡＭ
２２８、デフォルトスレイブ２２９、ＡＰＢ Ｂｒｉｄ
ｇｅ２３０およびアドレスデコーダ２４０のそれぞれを
具備する。
１３は、ＡＨＢバス２２３と信号のやりとりをするメモ
リコントローラ２２５、２ＫＢのＲＯＭ２２６、ライト
プロテクション コントローラ２２７、８ＫＢのＲＡＭ
２２８、デフォルトスレイブ２２９、ＡＰＢ Ｂｒｉｄ
ｇｅ２３０およびアドレスデコーダ２４０のそれぞれを
具備する。
【００７３】また、ＡＳＩＣ２０１の周辺回路２１３
は、ＡＰＢバスと信号のやりとりをするＲＥＳＥＴ２３
９、ＷＡＴＣＨ ＤＯＧ２３８、Ｒｅｍａｐ Ｐａｕｓ
ｅ２３７、ＵＡＲＴ２３４、２つの３２−Ｂｉｔ ｄｏ
ｗｎ ｃｏｕｎｔｅｒからなるＴＩＭＥＲ２３３および
Ｉｎｔｅｒｒｕｐｕｔ Ｃｏｎｔｒｏｌｌｅｒ２３２の
それぞれを備える。
は、ＡＰＢバスと信号のやりとりをするＲＥＳＥＴ２３
９、ＷＡＴＣＨ ＤＯＧ２３８、Ｒｅｍａｐ Ｐａｕｓ
ｅ２３７、ＵＡＲＴ２３４、２つの３２−Ｂｉｔ ｄｏ
ｗｎ ｃｏｕｎｔｅｒからなるＴＩＭＥＲ２３３および
Ｉｎｔｅｒｒｕｐｕｔ Ｃｏｎｔｒｏｌｌｅｒ２３２の
それぞれを備える。
【００７４】Ｉｎｔｅｒｒｕｐｕｔ Ｃｏｎｔｒｏｌｌ
ｅｒ２３２は、３２本の割り込みレベルをサポートし、
２８本の割り込みレベルは、ＵＤＬ２１４からのもので
あり、４本の割り込みレベルは、ＡＳＩＣ２０１の周辺
回路２１３からのものである。
ｅｒ２３２は、３２本の割り込みレベルをサポートし、
２８本の割り込みレベルは、ＵＤＬ２１４からのもので
あり、４本の割り込みレベルは、ＡＳＩＣ２０１の周辺
回路２１３からのものである。
【００７５】この３２本の割り込みは、ＡＳＩＣ２０１
のＣＰＵコア２１２のＩＲＱまたはＦＩＲＱでその優先
度が制御され、個別にまたは全体にマスクをかけたり、
選択したりすることができる。
のＣＰＵコア２１２のＩＲＱまたはＦＩＲＱでその優先
度が制御され、個別にまたは全体にマスクをかけたり、
選択したりすることができる。
【００７６】そして、ＡＳＩＣ２０１の周辺回路２１３
は、ＣＰＵコア２１２とその周辺回路２１３からなるマ
イクロプロセッサマクロ２１１を試験する際に、ＡＳＩ
Ｃ２０１全体にテスト モードを設定するｔｅｓｔ Ｍ
ｏｄｅ Ｄｅｃｏｄｅｒ２３５を具備する構成である。
は、ＣＰＵコア２１２とその周辺回路２１３からなるマ
イクロプロセッサマクロ２１１を試験する際に、ＡＳＩ
Ｃ２０１全体にテスト モードを設定するｔｅｓｔ Ｍ
ｏｄｅ Ｄｅｃｏｄｅｒ２３５を具備する構成である。
【００７７】また、本発明の第１の実施の形態のクロッ
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明した際、ＣＰＵコアをＲＩＳＣ型のＣＰＵとし
たが、ＣＰＵコアは、ＣＩＳＣ型のＣＰＵとしてもよ
い。
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明した際、ＣＰＵコアをＲＩＳＣ型のＣＰＵとし
たが、ＣＰＵコアは、ＣＩＳＣ型のＣＰＵとしてもよ
い。
【００７８】次に、本発明の第１の実施の形態のクロッ
ク分配回路を、図２に示すＡＳＩＣ２０１に適用する場
合を説明する。
ク分配回路を、図２に示すＡＳＩＣ２０１に適用する場
合を説明する。
【００７９】本発明の第１の実施の形態のクロック分配
回路を図２に示すＡＳＩＣ２０１に適用する場合は、本
発明の第１の実施の形態のクロック分配回路としては、
図１に示すＰＬＬ回路１６に相当するのが図２に示すＰ
ＬＬ２１６で、ＣＬＫ３（２１）に相当するのがＣｌｏ
ｃｋ２４１である。
回路を図２に示すＡＳＩＣ２０１に適用する場合は、本
発明の第１の実施の形態のクロック分配回路としては、
図１に示すＰＬＬ回路１６に相当するのが図２に示すＰ
ＬＬ２１６で、ＣＬＫ３（２１）に相当するのがＣｌｏ
ｃｋ２４１である。
【００８０】そして、分周回路１８に相当する分周回路
（図示してない）は、ＵＤＬ２１４内に構成される。さ
らに、分周回路１８の出力２３に相当するのがＳｕｂｓ
ｙｓｔｅｍ ｃｌｏｃｋ２４１である。
（図示してない）は、ＵＤＬ２１４内に構成される。さ
らに、分周回路１８の出力２３に相当するのがＳｕｂｓ
ｙｓｔｅｍ ｃｌｏｃｋ２４１である。
【００８１】また、ＣＬＫ発生回路１７に相当するクロ
ック発生回路は、図示してないが、ＡＰＢ Ｂｒｉｄｇ
ｅ２３０の内部に構成される。
ック発生回路は、図示してないが、ＡＰＢ Ｂｒｉｄｇ
ｅ２３０の内部に構成される。
【００８２】次に、本発明の他の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【００８３】本発明の第１の実施の形態のクロック分配
回路１０１のクロック信号を分配する場合を、本発明の
第２の実施の形態のクロック分配回路のクロック設計方
法として説明する。
回路１０１のクロック信号を分配する場合を、本発明の
第２の実施の形態のクロック分配回路のクロック設計方
法として説明する。
【００８４】図８は、本発明の第２の実施の形態のクロ
ック分配回路の設計方法を示すフローチャートである。
ック分配回路の設計方法を示すフローチャートである。
【００８５】Ｓ８１はユーザが必要とする製品の仕様を
決定するステップである。必要とする機能や動作周波数
などが決められる。Ｓ８２はこの製品におけるＣＰＵコ
ア部の動作周波数とユーザ回路部の最高動作周波数を比
較するステップである。ＣＰＵコア部の動作速度がユー
ザ回路部より遅ければＳ８６へ、そうでなければＳ８３
に分岐する。
決定するステップである。必要とする機能や動作周波数
などが決められる。Ｓ８２はこの製品におけるＣＰＵコ
ア部の動作周波数とユーザ回路部の最高動作周波数を比
較するステップである。ＣＰＵコア部の動作速度がユー
ザ回路部より遅ければＳ８６へ、そうでなければＳ８３
に分岐する。
【００８６】Ｓ８３はＰＬＬを選択するステップであ
る。出力周波数に応じて何種類か用意されているＰＬＬ
のうち、ＣＰＵコア部の動作周波数にあわせたものをこ
こでは選択する。Ｓ８４はユーザ回路部に分周回路を設
計するステップである。Ｓ８１で決定した仕様にあわ
せ、ＰＬＬの出力周波数とユーザ回路部の最高動作周波
数から適当な分周比率になるように設計する。
る。出力周波数に応じて何種類か用意されているＰＬＬ
のうち、ＣＰＵコア部の動作周波数にあわせたものをこ
こでは選択する。Ｓ８４はユーザ回路部に分周回路を設
計するステップである。Ｓ８１で決定した仕様にあわ
せ、ＰＬＬの出力周波数とユーザ回路部の最高動作周波
数から適当な分周比率になるように設計する。
【００８７】Ｓ８５はクロックの配線を行うステップで
ある。ここでのクロック配線は、ＰＬＬの出力をＣＰＵ
コア部が受け、その後にＳ８４で設計した分周回路で分
周し、ユーザ回路部に入力されるように行われる。
ある。ここでのクロック配線は、ＰＬＬの出力をＣＰＵ
コア部が受け、その後にＳ８４で設計した分周回路で分
周し、ユーザ回路部に入力されるように行われる。
【００８８】Ｓ８６はＰＬＬを選択するステップであ
る。Ｓ８３と違い、ＰＬＬはユーザ回路部の最高動作周
波数に合わせたものを選択する。Ｓ８７はユーザ回路部
に分周回路を設計するステップである。
る。Ｓ８３と違い、ＰＬＬはユーザ回路部の最高動作周
波数に合わせたものを選択する。Ｓ８７はユーザ回路部
に分周回路を設計するステップである。
【００８９】Ｓ８１で決定した仕様にあわせ、ＰＬＬの
出力周波数と、ＣＰＵコア部の動作周波数から適当な分
周比率になるように設計する。Ｓ８８はクロックの配線
を行うステップである。ここでのクロック配線は、ＰＬ
Ｌの出力をユーザ回路部で受け、その後にＳ８７で設計
した分周回路で分周し、ＣＰＵコア部および周辺回路部
に入力されるように行われる。
出力周波数と、ＣＰＵコア部の動作周波数から適当な分
周比率になるように設計する。Ｓ８８はクロックの配線
を行うステップである。ここでのクロック配線は、ＰＬ
Ｌの出力をユーザ回路部で受け、その後にＳ８７で設計
した分周回路で分周し、ＣＰＵコア部および周辺回路部
に入力されるように行われる。
【００９０】図８を参照すると、本発明の第２の実施の
形態のクロック配線の設計方法は、まず製品の仕様やス
ペックを決定する工程（Ｓ８１）があり、ＣＰＵとユー
ザ回路の動作周波数を比較する工程（Ｓ８２）がある。
ここでＣＰＵの動作周波数がユーザ回路の最高動作周波
数より速いか同等である場合は、ＣＰＵの動作周波数に
あわせたＰＬＬを選択する工程（Ｓ８３）、ユーザ回路
内部に分周回路を設計する工程（Ｓ８４）、クロックを
配線する工程（Ｓ８５）の順で設計される。Ｓ８２の比
較でＣＰＵの動作周波数がユーザ回路の最高動作周波数
より遅い場合は、ユーザ回路の最高動作周波数にあわせ
たＰＬＬを選択する工程（Ｓ８６）、ユーザ回路内部に
分周回路を設計する工程（Ｓ８７）、クロックを配線す
る工程（Ｓ８８）の順で設計が行われる。
形態のクロック配線の設計方法は、まず製品の仕様やス
ペックを決定する工程（Ｓ８１）があり、ＣＰＵとユー
ザ回路の動作周波数を比較する工程（Ｓ８２）がある。
ここでＣＰＵの動作周波数がユーザ回路の最高動作周波
数より速いか同等である場合は、ＣＰＵの動作周波数に
あわせたＰＬＬを選択する工程（Ｓ８３）、ユーザ回路
内部に分周回路を設計する工程（Ｓ８４）、クロックを
配線する工程（Ｓ８５）の順で設計される。Ｓ８２の比
較でＣＰＵの動作周波数がユーザ回路の最高動作周波数
より遅い場合は、ユーザ回路の最高動作周波数にあわせ
たＰＬＬを選択する工程（Ｓ８６）、ユーザ回路内部に
分周回路を設計する工程（Ｓ８７）、クロックを配線す
る工程（Ｓ８８）の順で設計が行われる。
【００９１】図１は、ＣＰＵの動作周波数が１８.４Ｍ
Ｈｚで、ユーザ回路の最高動作周波数が７３．６ＭＨｚ
であった場合のクロック配線の様子を示している。ここ
ではＣＰＵの動作周波数＜ユーザ回路の動作周波数であ
るため、ＰＬＬ１６はユーザ回路部１４の最高動作周波
数にあわせて７３．６ＭＨｚのものが選択される（Ｓ８
６）。
Ｈｚで、ユーザ回路の最高動作周波数が７３．６ＭＨｚ
であった場合のクロック配線の様子を示している。ここ
ではＣＰＵの動作周波数＜ユーザ回路の動作周波数であ
るため、ＰＬＬ１６はユーザ回路部１４の最高動作周波
数にあわせて７３．６ＭＨｚのものが選択される（Ｓ８
６）。
【００９２】次に、ユーザ回路部１４内に分周回路１８
を設計する（Ｓ８７）。ＰＬＬ１６から出力されるクロ
ック２１はユーザ回路部１４に供給され、分周回路１８
で４分周されクロック２３が生成されてＣＬＫ発生回路
１７に供給されるように配線される（Ｓ８８）。ＣＬＫ
発生回路１７はＣＰＵコア部用クロック２４と周辺回路
部用クロック２５を生成する。
を設計する（Ｓ８７）。ＰＬＬ１６から出力されるクロ
ック２１はユーザ回路部１４に供給され、分周回路１８
で４分周されクロック２３が生成されてＣＬＫ発生回路
１７に供給されるように配線される（Ｓ８８）。ＣＬＫ
発生回路１７はＣＰＵコア部用クロック２４と周辺回路
部用クロック２５を生成する。
【００９３】図６は、ＣＰＵコア部の動作周波数が１
８.４ＭＨｚでユーザ回路部の最高動作周波数が９.２Ｍ
Ｈｚであった場合のクロック配線の様子を示している。
この場合は従来技術と同じ結果となるので異なる部分を
説明する。
８.４ＭＨｚでユーザ回路部の最高動作周波数が９.２Ｍ
Ｈｚであった場合のクロック配線の様子を示している。
この場合は従来技術と同じ結果となるので異なる部分を
説明する。
【００９４】図８にしたがって設計を進めていくと、Ｃ
ＰＵコア部の動作周波数≧ユーザ回路部の最高動作周波
数であるため、ＰＬＬ６１６はＣＰＵコア部の動作周波
数にあわせて１８.４ＭＨｚのものが選択される（Ｓ８
３）。次にユーザ回路６１４内に分周回路６２６を設計
する（Ｓ８４）。ＰＬＬ６１６から出力されるクロック
６２１はＣＬＫ発生回路６１７に供給され、分周回路６
２６で２分周されユーザ回路部用クロック６２７が生成
されてユーザ回路部６１４に供給されるように配線され
る（Ｓ８５）。
ＰＵコア部の動作周波数≧ユーザ回路部の最高動作周波
数であるため、ＰＬＬ６１６はＣＰＵコア部の動作周波
数にあわせて１８.４ＭＨｚのものが選択される（Ｓ８
３）。次にユーザ回路６１４内に分周回路６２６を設計
する（Ｓ８４）。ＰＬＬ６１６から出力されるクロック
６２１はＣＬＫ発生回路６１７に供給され、分周回路６
２６で２分周されユーザ回路部用クロック６２７が生成
されてユーザ回路部６１４に供給されるように配線され
る（Ｓ８５）。
【００９５】ここでＣＰＵの動作周波数とユーザ回路の
最高動作周波数が同一であった場合も、フローチャート
ではユーザ回路内部に分周回路を設計するようになって
いるが、この場合の分周比率は１／１となり実質的に分
周しないものと同等である。したがってこの場合におい
てのみ分周回路は無くても良い。また機能別に設計され
るユーザ回路の動作周波数は単一とは限らない。複数の
動作周波数が混在する場合は、最高周波数をユーザ回路
に供給し、内部で必要に応じて分周し分配することにな
る（図９を参照）。
最高動作周波数が同一であった場合も、フローチャート
ではユーザ回路内部に分周回路を設計するようになって
いるが、この場合の分周比率は１／１となり実質的に分
周しないものと同等である。したがってこの場合におい
てのみ分周回路は無くても良い。また機能別に設計され
るユーザ回路の動作周波数は単一とは限らない。複数の
動作周波数が混在する場合は、最高周波数をユーザ回路
に供給し、内部で必要に応じて分周し分配することにな
る（図９を参照）。
【００９６】次に、図９を参照して、本発明の第３の実
施の形態のクロック分配回路を説明する。
施の形態のクロック分配回路を説明する。
【００９７】図９は、本発明の第３の実施の形態のクロ
ック分配回路の構成を示す。
ック分配回路の構成を示す。
【００９８】本発明の第３の実施の形態のクロック分配
回路９０１は、ユーザ回路部９１４に分配されたクロッ
ク周波数２２を、ユーザ回路部９１４で構成する周波数
制御部に相当する第１の分周回路９１８および第２の分
周回路９１９を介して、分周されたクロック周波数２３
をマイクロプロセッサマクロ部１１に再分配する構成で
ある。
回路９０１は、ユーザ回路部９１４に分配されたクロッ
ク周波数２２を、ユーザ回路部９１４で構成する周波数
制御部に相当する第１の分周回路９１８および第２の分
周回路９１９を介して、分周されたクロック周波数２３
をマイクロプロセッサマクロ部１１に再分配する構成で
ある。
【００９９】そして、本発明の第３の実施の形態のクロ
ック分配回路９０１は、マイクロプロセッサマクロ部の
ＰＬＬ回路１６の出力であるクロック周波数２１を、本
発明の第３の実施の形態のクロック分配回路９０１が用
いられるＡＳＩＣの中で使用するクロック信号の内、最
も高速で動作するクロック信号の周波数に設定する。
ック分配回路９０１は、マイクロプロセッサマクロ部の
ＰＬＬ回路１６の出力であるクロック周波数２１を、本
発明の第３の実施の形態のクロック分配回路９０１が用
いられるＡＳＩＣの中で使用するクロック信号の内、最
も高速で動作するクロック信号の周波数に設定する。
【０１００】具体的には、製品に適用した製造プロセス
で可能な最高周波数に設定する。例えば、製品に適用し
た製造プロセスで可能な最高周波数が、２９４．４ＭＨ
ｚであった場合、ＰＬＬ回路１６の出力周波数を２９
４．４ＭＨｚとする。ユーザ回路部９１４は、ＰＬＬ回
路１６の出力であるクロック周波数２１を受ける第１の
４分周回路９１８と、第１の４分周回路９１８の出力を
受ける第２の４分周回路９１９とを備える。
で可能な最高周波数に設定する。例えば、製品に適用し
た製造プロセスで可能な最高周波数が、２９４．４ＭＨ
ｚであった場合、ＰＬＬ回路１６の出力周波数を２９
４．４ＭＨｚとする。ユーザ回路部９１４は、ＰＬＬ回
路１６の出力であるクロック周波数２１を受ける第１の
４分周回路９１８と、第１の４分周回路９１８の出力を
受ける第２の４分周回路９１９とを備える。
【０１０１】第１の４分周回路９１８は、マイクロプロ
セッサマクロ部１１のＰＬＬ回路１６の出力である２９
４．４ＭＨｚのクロック信号２２の周波数（ＣＬＫ３）
と、クロック信号２２の周波数（ＣＬＫ３）よりも１／
４のクロック周波数である７３．６ＭＨｚのクロック信
号９２０の周波数（ＣＬＫ４）の２種類をユーザ回路部
９１４に分配し、ユーザ回路部９１４は、２９４．４Ｍ
Ｈｚと７３．６ＭＨＺのクロック周波数で動作する。
セッサマクロ部１１のＰＬＬ回路１６の出力である２９
４．４ＭＨｚのクロック信号２２の周波数（ＣＬＫ３）
と、クロック信号２２の周波数（ＣＬＫ３）よりも１／
４のクロック周波数である７３．６ＭＨｚのクロック信
号９２０の周波数（ＣＬＫ４）の２種類をユーザ回路部
９１４に分配し、ユーザ回路部９１４は、２９４．４Ｍ
Ｈｚと７３．６ＭＨＺのクロック周波数で動作する。
【０１０２】さらに、第１の４分周回路９１８の出力を
受け、第２の４分周回路９１９は、７３．６ＭＨｚのク
ロック周波数（ＣＬＫ４）を１／４分周して、ユーザ回
路部９１４のクロック周波数よりも１／１６のクロック
周波数である１８．４ＭＨｚのクロック信号２３を出力
する。
受け、第２の４分周回路９１９は、７３．６ＭＨｚのク
ロック周波数（ＣＬＫ４）を１／４分周して、ユーザ回
路部９１４のクロック周波数よりも１／１６のクロック
周波数である１８．４ＭＨｚのクロック信号２３を出力
する。
【０１０３】そして、クロック信号２３をマイクロプロ
セッサマクロ部１１に分配し、マクロプロセッサマクロ
部１１は、１８．４ＭＨｚのクロック周波数で動作す
る。
セッサマクロ部１１に分配し、マクロプロセッサマクロ
部１１は、１８．４ＭＨｚのクロック周波数で動作す
る。
【０１０４】すなわち、ユーザ回路部９１４に、第１の
４分周回路９１８と第２の４分周回路９１９を備え、２
９４．４ＭＨｚと、マイクロプロセッサマクロ部のＰＬ
Ｌ回路のクロック周波数よりも１／４のクロック周波数
である７３．６ＭＨｚの２種類のクロック周波数を分配
することができる。
４分周回路９１８と第２の４分周回路９１９を備え、２
９４．４ＭＨｚと、マイクロプロセッサマクロ部のＰＬ
Ｌ回路のクロック周波数よりも１／４のクロック周波数
である７３．６ＭＨｚの２種類のクロック周波数を分配
することができる。
【０１０５】そしてまた、第１の４分周回路９１８およ
び第２の４分周回路９１９のそれぞれは、衆知の技術で
あるフリップフロップを２段で構成することにより構成
される。
び第２の４分周回路９１９のそれぞれは、衆知の技術で
あるフリップフロップを２段で構成することにより構成
される。
【０１０６】なお、上述の説明では、第１の４分周回路
９１８のフリップフロップの構成段数と第２の４分周回
路９１９のフリップフロップの構成段数とを同じ段数と
したが、第１の４分周回路９１８のフリップフロップの
構成段数と第２の４分周回路９１９のフリップフロップ
の構成段数とを違った段数で構成することもできる。
９１８のフリップフロップの構成段数と第２の４分周回
路９１９のフリップフロップの構成段数とを同じ段数と
したが、第１の４分周回路９１８のフリップフロップの
構成段数と第２の４分周回路９１９のフリップフロップ
の構成段数とを違った段数で構成することもできる。
【０１０７】また、本発明の第３の実施の形態のクロッ
ク分配回路を図２に示すＡＳＩＣ２０１に適用する場合
は、本発明の第３の実施の形態のクロック分配回路とし
て、図９に示すＰＬＬ回路１６に相当するのが図２に示
すＰＬＬ２１６で、ＣＬＫ３（２１）に相当するのがＣ
ｌｏｃｋ２４１であるのは、本発明の第１の実施の形態
のクロック分配回路を適用したときと同様である。
ク分配回路を図２に示すＡＳＩＣ２０１に適用する場合
は、本発明の第３の実施の形態のクロック分配回路とし
て、図９に示すＰＬＬ回路１６に相当するのが図２に示
すＰＬＬ２１６で、ＣＬＫ３（２１）に相当するのがＣ
ｌｏｃｋ２４１であるのは、本発明の第１の実施の形態
のクロック分配回路を適用したときと同様である。
【０１０８】そして、第１の分周回路９１８および第２
の分周回路９１９相当する分周回路（図示してない）
は、ＵＤＬ２１４内に構成される。
の分周回路９１９相当する分周回路（図示してない）
は、ＵＤＬ２１４内に構成される。
【０１０９】さらに、第２の分周回路９１９の出力２３
に相当するのがＳｕｂｓｙｓｔｅｍｃｌｏｃｋ２４１で
あるのも本発明の第１の実施の形態のクロック分配回路
を適用したときと同様である。
に相当するのがＳｕｂｓｙｓｔｅｍｃｌｏｃｋ２４１で
あるのも本発明の第１の実施の形態のクロック分配回路
を適用したときと同様である。
【０１１０】また、ＣＬＫ発生回路１７に相当するクロ
ック発生回路は、図示してないが、ＡＰＢ Ｂｒｉｄｇ
ｅ２３０の内部に構成されるのも、本発明の第１の実施
の形態のクロック分配回路を適用したときと同様であ
る。
ック発生回路は、図示してないが、ＡＰＢ Ｂｒｉｄｇ
ｅ２３０の内部に構成されるのも、本発明の第１の実施
の形態のクロック分配回路を適用したときと同様であ
る。
【０１１１】また、本発明の第３の実施の形態のクロッ
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明した際、ＣＰＵコアをＲＩＳＣ型のＣＰＵとし
たが、ＣＰＵコアは、ＣＩＳＣ型のＣＰＵとしてもよい
のは、本発明の第１の実施の形態のクロック分配回路を
適用したゲートアレイ方式のＡＳＩＣと同様である。
ク分配回路を適用したゲートアレイ方式のＡＳＩＣにつ
いて説明した際、ＣＰＵコアをＲＩＳＣ型のＣＰＵとし
たが、ＣＰＵコアは、ＣＩＳＣ型のＣＰＵとしてもよい
のは、本発明の第１の実施の形態のクロック分配回路を
適用したゲートアレイ方式のＡＳＩＣと同様である。
【０１１２】なお、本発明の第３の実施の形態のクロッ
ク分配回路９０１の設計方法については、本発明の第１
の実施の形態のクロック分配回路１０１の設計方法と同
様の方法でできるので、その設計方法の詳細な説明は省
略する。
ク分配回路９０１の設計方法については、本発明の第１
の実施の形態のクロック分配回路１０１の設計方法と同
様の方法でできるので、その設計方法の詳細な説明は省
略する。
【０１１３】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵコアとその周辺回路からなるマイクロプロセッサ
マクロとユーザ回路を組み合せたゲートアレイ方式の製
品では、ユーザ回路部でＰＬＬ回路を構成することな
く、ＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロ部のクロック周波数よりも高速なクロック周
波数でユーザ回路部を動作させることができるため、あ
らかじめゲート数が決められたユーザ回路部を全て顧客
所望のユーザ回路で使用することができ、顧客所望のユ
ーザ回路をユーザ回路部で実現できなくなるという問題
は発生しない。
ＣＰＵコアとその周辺回路からなるマイクロプロセッサ
マクロとユーザ回路を組み合せたゲートアレイ方式の製
品では、ユーザ回路部でＰＬＬ回路を構成することな
く、ＣＰＵコアとその周辺回路からなるマイクロプロセ
ッサマクロ部のクロック周波数よりも高速なクロック周
波数でユーザ回路部を動作させることができるため、あ
らかじめゲート数が決められたユーザ回路部を全て顧客
所望のユーザ回路で使用することができ、顧客所望のユ
ーザ回路をユーザ回路部で実現できなくなるという問題
は発生しない。
【０１１４】例えば、ＣＰＵコアとその周辺回路からな
るマイクロプロセッサマクロ部のＰＬＬ回路の出力であ
るクロック周波数を７３．６ＭＨｚとし、ユーザ回路部
を７３．６ＭＨＺのクロック周波数で動作させ、ユーザ
回路部に４分周回路を構成して、ユーザ回路部のクロッ
ク周波数よりも１／４のクロック周波数である１８．４
ＭＨｚのクロック周波数をマイクロプロセッサマクロ部
に分配して、マクロプロセッサマクロ部を１８．４ＭＨ
ｚのクロック周波数で動作させることができる効果があ
る。
るマイクロプロセッサマクロ部のＰＬＬ回路の出力であ
るクロック周波数を７３．６ＭＨｚとし、ユーザ回路部
を７３．６ＭＨＺのクロック周波数で動作させ、ユーザ
回路部に４分周回路を構成して、ユーザ回路部のクロッ
ク周波数よりも１／４のクロック周波数である１８．４
ＭＨｚのクロック周波数をマイクロプロセッサマクロ部
に分配して、マクロプロセッサマクロ部を１８．４ＭＨ
ｚのクロック周波数で動作させることができる効果があ
る。
【図１】本発明の第１の実施の形態のクロック分配回路
のブロック図である。
のブロック図である。
【図２】本発明の第１の実施の形態のクロック分配回路
を含むＡＳＩＣのブロック図である。
を含むＡＳＩＣのブロック図である。
【図３】従来のＡＳＩＣのブロック図である。
【図４】従来のクロック分配回路のブロック図である。
【図５】従来のマイクロプロセッサのブロック図であ
る。
る。
【図６】クロック分配回路のブロック図である。
【図７】従来の別のクロック分配回路のブロック図であ
る。
る。
【図８】本発明の第２の実施の形態のＡＳＩＣの設計の
フローチャートである。
フローチャートである。
【図９】本発明の第３の実施の形態のクロック分配回路
のブロック図である。
のブロック図である。
【図１０】従来のＡＳＩＣの設計のフローチャートであ
る。
る。
１１，４１１，５１１，６１１，７１１ マイクロプ
ロセッサ １２ ＣＰＵコア １３ 周辺回路部 １４，４１４，６１４，７１４，８１４，９１４ ユ
ーザ回路部 １５ ＯＳＣ端子 １６ ＰＬＬ回路 １７ クロック発生回路 １８ 分周回路 ２１，２２，２３，２４，２５ クロック信号 １０１，４０１，６０１，７０１，８０１，９０１
クロック分配回路 ３０１ エンベデッドアレイ ３０２ Ｉ／Ｏセル ３０３ マクロセルとして組み込まれているＣＰＵ ３０４ マクロセルとして組み込まれているＲＡＭ ３０５ マクロセルとして組み込まれているＲＯＭ ３０６ ベーシックセルが敷き詰められているユーザ
回路
ロセッサ １２ ＣＰＵコア １３ 周辺回路部 １４，４１４，６１４，７１４，８１４，９１４ ユ
ーザ回路部 １５ ＯＳＣ端子 １６ ＰＬＬ回路 １７ クロック発生回路 １８ 分周回路 ２１，２２，２３，２４，２５ クロック信号 １０１，４０１，６０１，７０１，８０１，９０１
クロック分配回路 ３０１ エンベデッドアレイ ３０２ Ｉ／Ｏセル ３０３ マクロセルとして組み込まれているＣＰＵ ３０４ マクロセルとして組み込まれているＲＡＭ ３０５ マクロセルとして組み込まれているＲＯＭ ３０６ ベーシックセルが敷き詰められているユーザ
回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 引場 るみ
神奈川県川崎市中原区小杉町一丁目403
番53 日本電気アイシーマイコンシステ
ム株式会社内
(72)発明者 中島 嘉伸
神奈川県川崎市中原区小杉町一丁目403
番53 日本電気アイシーマイコンシステ
ム株式会社内
(56)参考文献 特開 平７−105173（ＪＰ，Ａ)
特開2000−243939（ＪＰ，Ａ)
特開2000−165234（ＪＰ，Ａ)
特開 平７−84987（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
Claims (10)
- 【請求項１】 マイクロプロセッサ・マクロ部とユーザ
回路部で用いられるクロックの周波数が異なるＡＳＩＣ
が具備するクロック分配回路であって、 前記マイクロプロセッサ・マクロ部は、前記ユーザ回路
部の動作に必要な第１の周波数を有する第１のクロック
信号を発生して前記ユーザ回路部に分配し、 前記ユーザ回路部は前記第１のクロック信号の周波数を
前記第１の周波数未満の第２の周波数に周波数変換して
前記マイクロプロセッサ・マクロ部の動作に必要な第２
のクロック信号を発生し、 前記ユーザ回路部から前記第２のクロック信号を前記マ
イクロプロセッサ・マクロ部に再分配することを特徴と
するクロック分配回路。 - 【請求項２】 前記マイクロプロセッサ・マクロ部は、
前記第１のクロック信号を生成するＰＬＬ回路を備え、
且つ、前記ユーザ回路部は、前記第１のクロック信号を
前記第２の周波数に周波数変換した前記第２のクロック
信号を発生するクロック周波数制御部を備え、前記ＰＬ
Ｌ回路から出力される前記第１の周波数を有する前記第
１のクロック信号を、前記ユーザ回路部のクロック周波
数制御部に分配し、 前記ユーザ回路部に分配された前記第１の周波数を有す
る前記第１のクロック信号を、前記ユーザ回路部に設け
た前記クロック周波数制御部により前記第１の周波数未
満の第２の周波数を有する前記第２のクロック信号に変
換し、 前記第２のクロック信号を前記マイクロプロセッサ・マ
クロ部に、再分配することを特徴とする請求項１記載の
クロック分配回路。 - 【請求項３】 前記マイクロプロセッサ・マクロ部は、
前記マイクロプロセッサのＣＰＵコアと前記マイクロプ
ロセッサの周辺回路部とを備え、前記マイクロプロセッ
サの周辺回路部は、前記ＰＬＬ回路を備える請求項２記
載のクロック分配回路。 - 【請求項４】 前記マイクロプロセッサのＣＰＵコア
は、ＲＩＳＣ型のマイクロプロセッサである請求項３記
載のクロック分配回路。 - 【請求項５】 前記クロック周波数制御部は、前記ＰＬ
Ｌ回路から出力されるクロック周波数を分周する分周回
路で構成される請求項２、３または４記載のクロック分
配回路。 - 【請求項６】 前記クロック周波数制御部は、前記ＰＬ
Ｌ回路から出力される第１のクロック信号を分周する第
１の分周回路と、前記第１の分周回路から出力されるク
ロック周波数を分周する第２の分周回路とで構成される
請求項５記載のクロック分配回路。 - 【請求項７】 前記第１の分周回路の分周比と、前記第
２の分周回路の分周比とが等しい請求項６記載のクロッ
ク分配回路。 - 【請求項８】 前記第１の分周回路の分周比と、前記第
２の分周回路の分周比とが異なる請求項６記載のクロッ
ク分配回路。 - 【請求項９】 マイクロプロセッサ・マクロ部とユーザ
回路部で用いられるクロックの周波数が異なるＡＳＩＣ
が具備するクロック分配回路であって、 前記マイクロプロセッサ・マクロ部に設けられ第１の周
波数の第１のクロック信号を生成し前記ユーザ回路部に
動作クロックとして供給するＰＬＬ回路と、 前記ユーザ回路部に設けられ前記第１のクロック信号を
分周して前記第１の周波数未満の第２の周波数を有する
第２のクロック信号を生成し前記マイクロプロセッサ・
マクロ部に動作クロックとして供給する分周回路と、を
備えることを特徴とするクロック分配回路。 - 【請求項１０】 マイクロプロセッサ・マクロ部とユー
ザ回路部で用いられるクロックの周波数が異なるＡＳＩ
Ｃが具備するクロック分配回路であって、 前記マイクロプロセッサ・マクロ部に設けられ第１の周
波数の第１のクロック信号を生成し前記ユーザ回路部に
供給するＰＬＬ回路と、 前記ユーザ回路部に設けられ前記第１のクロック信号を
分周して前記第１の周波数未満の第２のクロック周波数
の第２のクロック信号を生成し前記ユーザ回路部に動作
クロックとして供給する第１の分周回路と、 前記ユーザ回路部に設けられ前記第２のクロック信号を
分周して前記第２の周波数未満 の第３のクロック周波数
の第３のクロック信号を生成し前記マイクロプロセッサ
・マクロ部に動作クロックとして供給する第２の分周回
路と、を備えることを特徴とするクロック分配回路。
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