JP2002006982A - クロック生成システム - Google Patents
クロック生成システムInfo
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Abstract
(57)【要約】
【課題】 ＬＳＩ外部へ出力するクロックを安定して生
成する。 【解決手段】 内部ロジック用のクロック生成回路は、
（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期
し、クロックカウンタ回路２から（ＣＴＲ）を出力す
る。各デコーダ回路３，４，５により（ＣＬＫ３０），
（ＣＬＫ２０），（ＣＬＫ６０）を生成、クロック制御
回路６内で必要なクロック系統に分割され、（ＣＴＲ
Ｌ）により制御される。クロック制御回路６からの（Ｃ
ＬＫ３０Ａ），（ＣＬＫ３０Ｂ），（ＣＬＫ２０Ａ），
（ＣＬＫ２０Ｂ），（ＣＬＫ６０Ｉ）は内部ロジックブ
ロック８へ入力される。外部出力用のクロック生成回路
は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同
期してカウントアップし（ＯＣＴＲ）を出力する外部ク
ロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬ
Ｋ６０Ｏ）を生成する外部クロック用２分周デコーダ回
路１１を外部クロック出力端子セル９内に他の回路とは
分離して設ける。生成された外部出力クロックは、立ち
上がり時間の差のない安定した周波数の出力を得る。
成する。 【解決手段】 内部ロジック用のクロック生成回路は、
（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期
し、クロックカウンタ回路２から（ＣＴＲ）を出力す
る。各デコーダ回路３，４，５により（ＣＬＫ３０），
（ＣＬＫ２０），（ＣＬＫ６０）を生成、クロック制御
回路６内で必要なクロック系統に分割され、（ＣＴＲ
Ｌ）により制御される。クロック制御回路６からの（Ｃ
ＬＫ３０Ａ），（ＣＬＫ３０Ｂ），（ＣＬＫ２０Ａ），
（ＣＬＫ２０Ｂ），（ＣＬＫ６０Ｉ）は内部ロジックブ
ロック８へ入力される。外部出力用のクロック生成回路
は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同
期してカウントアップし（ＯＣＴＲ）を出力する外部ク
ロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬ
Ｋ６０Ｏ）を生成する外部クロック用２分周デコーダ回
路１１を外部クロック出力端子セル９内に他の回路とは
分離して設ける。生成された外部出力クロックは、立ち
上がり時間の差のない安定した周波数の出力を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、多クロック設計の
ＬＳＩから外部へクロックを供給する際に他のクロック
による影響を受け、出力クロックの信号が不安定になる
ことを防止するクロック生成システムに関するものであ
る。
ＬＳＩから外部へクロックを供給する際に他のクロック
による影響を受け、出力クロックの信号が不安定になる
ことを防止するクロック生成システムに関するものであ
る。
【０００２】
【従来の技術】従来のこの種のクロック生成システム
は、図３に示したブロック図のように構成されている。
図３において、ＰＬＬ回路１（以下、ＰＬＬという）の
出力であるオリジナルクロック信号（ＣＬＫ）とクロッ
クリセット信号（ＲＳＴ）が入力されるクロックカウン
タ回路２は、クロックカウンタバス信号（ＣＴＲ）を出
力する。このクロックカウンタバス信号（ＣＴＲ）は４
分周デコーダ回路３と６分周デコーダ回路４と２分周デ
コーダ回路５のそれぞれに接続されている。
は、図３に示したブロック図のように構成されている。
図３において、ＰＬＬ回路１（以下、ＰＬＬという）の
出力であるオリジナルクロック信号（ＣＬＫ）とクロッ
クリセット信号（ＲＳＴ）が入力されるクロックカウン
タ回路２は、クロックカウンタバス信号（ＣＴＲ）を出
力する。このクロックカウンタバス信号（ＣＴＲ）は４
分周デコーダ回路３と６分周デコーダ回路４と２分周デ
コーダ回路５のそれぞれに接続されている。
【０００３】４分周デコーダ回路３は４分周デコード信
号（ＣＬＫ３０）を出力、６分周デコーダ回路４は６分
周デコード信号（ＣＬＫ２０）を出力、２分周デコーダ
回路５は２分周デコード信号（ＣＬＫ６０）を出力す
る。これら４分周デコード信号（ＣＬＫ３０），６分周
デコード信号（ＣＬＫ２０），２分周デコード信号（Ｃ
ＬＫ６０）とクロック制御信号（ＣＴＲＬ）が入力され
るクロック制御回路６から、４分周クロック信号Ａ（Ｃ
ＬＫ３０Ａ）と４分周クロック信号Ｂ（ＣＬＫ３０Ｂ）
と６分周クロック信号Ａ（ＣＬＫ２０Ａ）と６分周クロ
ック信号Ｂ（ＣＬＫ２０Ｂ）と内部ロジック用の２分周
クロック信号（ＣＬＫ６０Ｉ）と外部出力用の２分周ク
ロック信号（ＣＬＫ６０Ｏ）を出力する。
号（ＣＬＫ３０）を出力、６分周デコーダ回路４は６分
周デコード信号（ＣＬＫ２０）を出力、２分周デコーダ
回路５は２分周デコード信号（ＣＬＫ６０）を出力す
る。これら４分周デコード信号（ＣＬＫ３０），６分周
デコード信号（ＣＬＫ２０），２分周デコード信号（Ｃ
ＬＫ６０）とクロック制御信号（ＣＴＲＬ）が入力され
るクロック制御回路６から、４分周クロック信号Ａ（Ｃ
ＬＫ３０Ａ）と４分周クロック信号Ｂ（ＣＬＫ３０Ｂ）
と６分周クロック信号Ａ（ＣＬＫ２０Ａ）と６分周クロ
ック信号Ｂ（ＣＬＫ２０Ｂ）と内部ロジック用の２分周
クロック信号（ＣＬＫ６０Ｉ）と外部出力用の２分周ク
ロック信号（ＣＬＫ６０Ｏ）を出力する。
【０００４】４分周クロック信号Ａ（ＣＬＫ３０Ａ），
４分周クロック信号Ｂ（ＣＬＫ３０Ｂ），６分周クロッ
ク信号Ａ（ＣＬＫ２０Ａ），６分周クロック信号Ｂ（Ｃ
ＬＫ２０Ｂ），内部回路用の２分周クロック信号（ＣＬ
Ｋ６０Ｉ）はＬＳＩ内部の内部ロジックブロック８に入
力され、外部出力用の２分周クロック信号（ＣＬＫ６０
Ｏ）はＬＳＩ外部にクロックを出力する外部クロック用
出力端子７に入力されている。
４分周クロック信号Ｂ（ＣＬＫ３０Ｂ），６分周クロッ
ク信号Ａ（ＣＬＫ２０Ａ），６分周クロック信号Ｂ（Ｃ
ＬＫ２０Ｂ），内部回路用の２分周クロック信号（ＣＬ
Ｋ６０Ｉ）はＬＳＩ内部の内部ロジックブロック８に入
力され、外部出力用の２分周クロック信号（ＣＬＫ６０
Ｏ）はＬＳＩ外部にクロックを出力する外部クロック用
出力端子７に入力されている。
【０００５】以上のように構成される図３のクロック生
成システムの動作について説明する。ここでは、２０Ｍ
Ｈｚ，３０ＭＨｚ，６０ＭＨｚの複数の周波数を持ち、
ＬＳＩ外部にもクロックを供給するクロック生成システ
ムを例とする。
成システムの動作について説明する。ここでは、２０Ｍ
Ｈｚ，３０ＭＨｚ，６０ＭＨｚの複数の周波数を持ち、
ＬＳＩ外部にもクロックを供給するクロック生成システ
ムを例とする。
【０００６】クロックリセット信号（ＲＳＴ）によって
クロックカウンタ回路２のリセットを解除することによ
り、ＰＬＬ１において生成された２０ＭＨｚ，３０ＭＨ
ｚ，６０ＭＨｚの最小公倍数である１２０ＭＨｚのオリ
ジナルクロック信号（ＣＬＫ）をもとに、このオリジナ
ルクロック信号（ＣＬＫ）に同期してカウントアップす
るクロックカウンタ回路２がクロックカウンタバス信号
（ＣＴＲ）を出力する。
クロックカウンタ回路２のリセットを解除することによ
り、ＰＬＬ１において生成された２０ＭＨｚ，３０ＭＨ
ｚ，６０ＭＨｚの最小公倍数である１２０ＭＨｚのオリ
ジナルクロック信号（ＣＬＫ）をもとに、このオリジナ
ルクロック信号（ＣＬＫ）に同期してカウントアップす
るクロックカウンタ回路２がクロックカウンタバス信号
（ＣＴＲ）を出力する。
【０００７】このクロックカウンタバス信号（ＣＴＲ）
の入力により４分周デコーダ回路３では３０ＭＨｚの４
分周デコード信号（ＣＬＫ３０）を生成、６分周デコー
ダ回路４では２０ＭＨｚの６分周デコード信号（ＣＬＫ
２０）を生成、２分周デコーダ回路５では６０ＭＨｚの
２分周デコード信号（ＣＬＫ６０）が生成される。
の入力により４分周デコーダ回路３では３０ＭＨｚの４
分周デコード信号（ＣＬＫ３０）を生成、６分周デコー
ダ回路４では２０ＭＨｚの６分周デコード信号（ＣＬＫ
２０）を生成、２分周デコーダ回路５では６０ＭＨｚの
２分周デコード信号（ＣＬＫ６０）が生成される。
【０００８】さらに、４分周デコード信号（ＣＬＫ３
０），６分周デコード信号（ＣＬＫ２０），２分周デコ
ード信号（ＣＬＫ６０）はクロック制御回路６内でＬＳ
Ｉ内部及び外部で必要なクロック系統に分割され、また
クロック制御信号（ＣＴＲＬ）によってクロック系統に
分割されたそれぞれのクロックについて停止あるいは出
力の制御が行われる。
０），６分周デコード信号（ＣＬＫ２０），２分周デコ
ード信号（ＣＬＫ６０）はクロック制御回路６内でＬＳ
Ｉ内部及び外部で必要なクロック系統に分割され、また
クロック制御信号（ＣＴＲＬ）によってクロック系統に
分割されたそれぞれのクロックについて停止あるいは出
力の制御が行われる。
【０００９】クロック制御回路６の出力として、４分周
クロック信号Ａ（ＣＬＫ３０Ａ）と４分周クロック信号
Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ａ（ＣＬＫ２
０Ａ）と６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部
回路用の２分周クロック信号（ＣＬＫ６０Ｉ）は、内部
回路ロジックブロック８へ入力され、外部出力用の２分
周クロック信号（ＣＬＫ６０Ｏ）は外部クロック用出力
端子７からＬＳＩ外部へ出力される。
クロック信号Ａ（ＣＬＫ３０Ａ）と４分周クロック信号
Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ａ（ＣＬＫ２
０Ａ）と６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部
回路用の２分周クロック信号（ＣＬＫ６０Ｉ）は、内部
回路ロジックブロック８へ入力され、外部出力用の２分
周クロック信号（ＣＬＫ６０Ｏ）は外部クロック用出力
端子７からＬＳＩ外部へ出力される。
【００１０】次に、前記のクロック生成システムにおけ
るクロックのタイミングチャートを図４に示す。このタ
イミングチャートはクロックリセット信号（ＲＳＴ）に
よりリセットが解除され、各クロックを出力する際に途
中までクロック制御信号（ＣＴＲＬ）によって４分周ク
ロック信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ｂ
（ＣＬＫ２０Ｂ）のクロックを停止している場合を例と
して示している。
るクロックのタイミングチャートを図４に示す。このタ
イミングチャートはクロックリセット信号（ＲＳＴ）に
よりリセットが解除され、各クロックを出力する際に途
中までクロック制御信号（ＣＴＲＬ）によって４分周ク
ロック信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ｂ
（ＣＬＫ２０Ｂ）のクロックを停止している場合を例と
して示している。
【００１１】図４において、ＲＳＴはクロックリセット
信号、ＣＬＫは１２０ＭＨｚのオリジナルクロック信
号、ＣＴＲはクロックカウンタバス信号、ＣＬＫ３０は
４分周デコード信号、ＣＬＫ２０は６分周デコード信
号、ＣＬＫ６０は２分周デコード信号、ＣＴＲＬはクロ
ック制御信号、ＣＬＫ３０Ａは４分周クロック信号Ａ、
ＣＬＫ３０Ｂは４分周クロック信号Ｂ、ＣＬＫ２０Ａは
６分周クロック信号Ａ、ＣＬＫ２０Ｂは６分周クロック
信号Ｂ、ＣＬＫ６０Ｉは内部回路用の２分周クロック信
号、ＣＬＫ６０Ｏは外部出力用の２分周クロック信号で
ある。
信号、ＣＬＫは１２０ＭＨｚのオリジナルクロック信
号、ＣＴＲはクロックカウンタバス信号、ＣＬＫ３０は
４分周デコード信号、ＣＬＫ２０は６分周デコード信
号、ＣＬＫ６０は２分周デコード信号、ＣＴＲＬはクロ
ック制御信号、ＣＬＫ３０Ａは４分周クロック信号Ａ、
ＣＬＫ３０Ｂは４分周クロック信号Ｂ、ＣＬＫ２０Ａは
６分周クロック信号Ａ、ＣＬＫ２０Ｂは６分周クロック
信号Ｂ、ＣＬＫ６０Ｉは内部回路用の２分周クロック信
号、ＣＬＫ６０Ｏは外部出力用の２分周クロック信号で
ある。
【００１２】
【発明が解決しようとする課題】最近の電子機器の小型
化に伴い各回路システムにおいてシステムＬＳＩ化が進
み、このシステムＬＳＩの設計において複数周波数クロ
ックが混載する多クロック設計が多くなってきている。
従来、多クロック設計を行う場合には、必要となる周波
数の最小公倍数の周波数のクロックをＰＬＬで生成し、
このクロックを分周して各クロックを生成していた。し
かし、複数周波数のクロックが存在する場合には各クロ
ックが変化するエッジが揃うときと揃わないときで立ち
上がり時間にずれが生じてしまう。
化に伴い各回路システムにおいてシステムＬＳＩ化が進
み、このシステムＬＳＩの設計において複数周波数クロ
ックが混載する多クロック設計が多くなってきている。
従来、多クロック設計を行う場合には、必要となる周波
数の最小公倍数の周波数のクロックをＰＬＬで生成し、
このクロックを分周して各クロックを生成していた。し
かし、複数周波数のクロックが存在する場合には各クロ
ックが変化するエッジが揃うときと揃わないときで立ち
上がり時間にずれが生じてしまう。
【００１３】ＬＳＩ内部で使用するクロックに関して
は、相対的に各クロックの立ち上がり時間がずれるため
にＬＳＩ内部で誤動作する可能性が少ないが、ＬＳＩ外
部へ供給するクロックについては、動作スピードの高速
化に伴いこの微妙なずれによって安定した任意の周波数
を出力できない要因となり、周辺ＬＳＩが誤動作すると
いう問題があった。
は、相対的に各クロックの立ち上がり時間がずれるため
にＬＳＩ内部で誤動作する可能性が少ないが、ＬＳＩ外
部へ供給するクロックについては、動作スピードの高速
化に伴いこの微妙なずれによって安定した任意の周波数
を出力できない要因となり、周辺ＬＳＩが誤動作すると
いう問題があった。
【００１４】本発明は、前記従来技術の問題を解決する
ことに指向するものであり、ＬＳＩ外部へ出力するクロ
ックを安定して生成するクロック生成システムを提供す
ることを目的とする。
ことに指向するものであり、ＬＳＩ外部へ出力するクロ
ックを安定して生成するクロック生成システムを提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、本発明に係るクロック生成システムは、ＰＬＬ回路
または外部から入力されたクロックをもとに複数周波数
のクロックを生成し、ＬＳＩ内部及び外部に供給するク
ロック生成システムであって、リセット信号の解除によ
ってＰＬＬ回路または外部から入力されたクロックに同
期してカウントアップする内部クロック生成用のクロッ
クカウンタ回路，外部クロック生成用のクロックカウン
タ回路と、各クロックカウンタ回路から出力されるクロ
ックバス信号を必要周波数に分周する内部クロック生成
用のデコーダ回路，外部クロック生成用のデコーダ回路
とを備えたことを特徴とする。
に、本発明に係るクロック生成システムは、ＰＬＬ回路
または外部から入力されたクロックをもとに複数周波数
のクロックを生成し、ＬＳＩ内部及び外部に供給するク
ロック生成システムであって、リセット信号の解除によ
ってＰＬＬ回路または外部から入力されたクロックに同
期してカウントアップする内部クロック生成用のクロッ
クカウンタ回路，外部クロック生成用のクロックカウン
タ回路と、各クロックカウンタ回路から出力されるクロ
ックバス信号を必要周波数に分周する内部クロック生成
用のデコーダ回路，外部クロック生成用のデコーダ回路
とを備えたことを特徴とする。
【００１６】また、前記外部クロック生成用のクロック
カウンタ回路とデコーダ回路を、ＬＳＩ内部の外部クロ
ック出力端子セル内に設け、この外部クロック出力端子
セル内に、外部クロック生成用の各回路に専用電源を供
給する端子を設け、ＬＳＩ内部における他の回路領域と
外部クロック出力端子セルになる拡散領域とを分離して
構成したものである。
カウンタ回路とデコーダ回路を、ＬＳＩ内部の外部クロ
ック出力端子セル内に設け、この外部クロック出力端子
セル内に、外部クロック生成用の各回路に専用電源を供
給する端子を設け、ＬＳＩ内部における他の回路領域と
外部クロック出力端子セルになる拡散領域とを分離して
構成したものである。
【００１７】前記構成によれば、ＬＳＩ内部の他の回路
とは分離した拡散領域に外部クロック出力端子セル内に
設けた外部出力クロック専用回路にて外部出力用クロッ
クを生成し、内部ロジックに使用する他のクロック生成
回路から独立することにより他のクロック信号の影響を
受けないようにすることができる。
とは分離した拡散領域に外部クロック出力端子セル内に
設けた外部出力クロック専用回路にて外部出力用クロッ
クを生成し、内部ロジックに使用する他のクロック生成
回路から独立することにより他のクロック信号の影響を
受けないようにすることができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。
ける実施の形態を詳細に説明する。
【００１９】図１は本発明の実施の形態におけるクロッ
ク生成システムを示すブロック図である。図１に示すよ
うに内部ロジックブロック用のクロック生成回路とし
て、ＰＬＬ１の出力であるオリジナルクロック信号（Ｃ
ＬＫ）とクロックリセット信号（ＲＳＴ）はクロックカ
ウンタ回路２に入力され、クロックカウンタ回路２から
はクロックカウンタバス信号（ＣＴＲ）が出力される。
クロックカウンタバス信号（ＣＴＲ）は４分周デコーダ
回路３と６分周デコーダ回路４と２分周デコーダ回路５
のそれぞれに入力されている。また、４分周デコーダ回
路３は４分周デコード信号（ＣＬＫ３０）を出力、６分
周デコーダ回路４は６分周デコード信号（ＣＬＫ２０）
を出力、２分周デコーダ回路５は２分周デコード信号
（ＣＬＫ６０）を出力する。
ク生成システムを示すブロック図である。図１に示すよ
うに内部ロジックブロック用のクロック生成回路とし
て、ＰＬＬ１の出力であるオリジナルクロック信号（Ｃ
ＬＫ）とクロックリセット信号（ＲＳＴ）はクロックカ
ウンタ回路２に入力され、クロックカウンタ回路２から
はクロックカウンタバス信号（ＣＴＲ）が出力される。
クロックカウンタバス信号（ＣＴＲ）は４分周デコーダ
回路３と６分周デコーダ回路４と２分周デコーダ回路５
のそれぞれに入力されている。また、４分周デコーダ回
路３は４分周デコード信号（ＣＬＫ３０）を出力、６分
周デコーダ回路４は６分周デコード信号（ＣＬＫ２０）
を出力、２分周デコーダ回路５は２分周デコード信号
（ＣＬＫ６０）を出力する。
【００２０】さらに、４分周デコード信号（ＣＬＫ３
０），６分周デコード信号（ＣＬＫ２０），２分周デコ
ード信号（ＣＬＫ６０），クロック制御信号（ＣＴＲ
Ｌ）はクロック制御回路６に接続され、４分周クロック
信号Ａ（ＣＬＫ３０Ａ），４分周クロック信号Ｂ（ＣＬ
Ｋ３０Ｂ），６分周クロック信号Ａ（ＣＬＫ２０Ａ），
６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部回路用の
２分周クロック信号（ＣＬＫ６０Ｉ）を出力する。これ
ら４分周クロック信号Ａ（ＣＬＫ３０Ａ），４分周クロ
ック信号Ｂ（ＣＬＫ３０Ｂ），６分周クロック信号Ａ
（ＣＬＫ２０Ａ），６分周クロック信号Ｂ（ＣＬＫ２０
Ｂ）と内部回路用の２分周クロック信号（ＣＬＫ６０
Ｉ）はＬＳＩの内部ロジックブロック８に入力されてい
る。
０），６分周デコード信号（ＣＬＫ２０），２分周デコ
ード信号（ＣＬＫ６０），クロック制御信号（ＣＴＲ
Ｌ）はクロック制御回路６に接続され、４分周クロック
信号Ａ（ＣＬＫ３０Ａ），４分周クロック信号Ｂ（ＣＬ
Ｋ３０Ｂ），６分周クロック信号Ａ（ＣＬＫ２０Ａ），
６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部回路用の
２分周クロック信号（ＣＬＫ６０Ｉ）を出力する。これ
ら４分周クロック信号Ａ（ＣＬＫ３０Ａ），４分周クロ
ック信号Ｂ（ＣＬＫ３０Ｂ），６分周クロック信号Ａ
（ＣＬＫ２０Ａ），６分周クロック信号Ｂ（ＣＬＫ２０
Ｂ）と内部回路用の２分周クロック信号（ＣＬＫ６０
Ｉ）はＬＳＩの内部ロジックブロック８に入力されてい
る。
【００２１】次に、外部出力用のクロック生成回路とし
て、外部クロック出力端子セル９内に外部クロック用カ
ウンタ回路１０と外部クロック用２分周デコーダ回路１
１を設ける。外部クロック用カウンタ回路１０にＰＬＬ
１から出力されたオリジナルクロック信号（ＣＬＫ）と
クロックリセット信号（ＲＳＴ）が入力され、外部クロ
ック用カウンタバス信号（ＯＣＴＲ）が出力される。外
部クロック用カウンタバス信号（ＯＣＴＲ）は外部クロ
ック用２分周デコーダ回路１１に入力されて外部出力用
の２分周クロック信号（ＣＬＫ６０Ｏ）を出力し、外部
クロック用出力端子７を通してＬＳＩ外部に出力され
る。
て、外部クロック出力端子セル９内に外部クロック用カ
ウンタ回路１０と外部クロック用２分周デコーダ回路１
１を設ける。外部クロック用カウンタ回路１０にＰＬＬ
１から出力されたオリジナルクロック信号（ＣＬＫ）と
クロックリセット信号（ＲＳＴ）が入力され、外部クロ
ック用カウンタバス信号（ＯＣＴＲ）が出力される。外
部クロック用カウンタバス信号（ＯＣＴＲ）は外部クロ
ック用２分周デコーダ回路１１に入力されて外部出力用
の２分周クロック信号（ＣＬＫ６０Ｏ）を出力し、外部
クロック用出力端子７を通してＬＳＩ外部に出力され
る。
【００２２】また、外部クロック用カウンタ回路１０及
び外部クロック用２分周デコーダ回路１１に供給する電
源は、ＬＳＩ内部の他の回路に供給される電源と分離す
るための外部クロック回路用ＧＮＤ端子セル１２と外部
クロック回路用電源端子セル１３を外部クロック出力端
子セル９に設ける。さらに、外部クロック出力端子セル
９の電源を分離するため、ＬＳＩ内部で隣接する入出力
端子セルや内部回路との境界にガードバンドを設置し
て、それらの拡散領域から外部クロック出力端子セル９
を完全に分離する。
び外部クロック用２分周デコーダ回路１１に供給する電
源は、ＬＳＩ内部の他の回路に供給される電源と分離す
るための外部クロック回路用ＧＮＤ端子セル１２と外部
クロック回路用電源端子セル１３を外部クロック出力端
子セル９に設ける。さらに、外部クロック出力端子セル
９の電源を分離するため、ＬＳＩ内部で隣接する入出力
端子セルや内部回路との境界にガードバンドを設置し
て、それらの拡散領域から外部クロック出力端子セル９
を完全に分離する。
【００２３】以上のように構成されたクロック生成シス
テムの動作について説明する。まず、ＬＳＩ内部に使用
する内部ロジック用のクロック生成回路として、クロッ
クリセット信号（ＲＳＴ）によりクロックカウンタ回路
２のリセットが解除され、ＰＬＬ１にて生成された１２
０ＭＨｚのオリジナルクロック信号（ＣＬＫ）に同期し
てカウントアップが行われ、クロックカウンタ回路２か
らクロックカウンタバス信号（ＣＴＲ）が出力される。
テムの動作について説明する。まず、ＬＳＩ内部に使用
する内部ロジック用のクロック生成回路として、クロッ
クリセット信号（ＲＳＴ）によりクロックカウンタ回路
２のリセットが解除され、ＰＬＬ１にて生成された１２
０ＭＨｚのオリジナルクロック信号（ＣＬＫ）に同期し
てカウントアップが行われ、クロックカウンタ回路２か
らクロックカウンタバス信号（ＣＴＲ）が出力される。
【００２４】このクロックカウンタバス信号（ＣＴＲ）
から４分周デコーダ回路３は３０ＭＨｚの４分周デコー
ド信号（ＣＬＫ３０）を生成、６分周デコーダ回路４は
２０ＭＨｚの６分周デコード信号（ＣＬＫ２０）を生
成、２分周デコーダ回路５は６０ＭＨｚの２分周デコー
ド信号（ＣＬＫ６０）が生成される。これらの４分周デ
コード信号（ＣＬＫ３０），６分周デコード信号（ＣＬ
Ｋ２０），２分周デコード信号（ＣＬＫ６０）はクロッ
ク制御回路６内でＬＳＩ内部で必要なクロック系統に分
割され、クロック制御信号（ＣＴＲＬ）によってクロッ
クの停止かあるいは出力かの制御が行われる。
から４分周デコーダ回路３は３０ＭＨｚの４分周デコー
ド信号（ＣＬＫ３０）を生成、６分周デコーダ回路４は
２０ＭＨｚの６分周デコード信号（ＣＬＫ２０）を生
成、２分周デコーダ回路５は６０ＭＨｚの２分周デコー
ド信号（ＣＬＫ６０）が生成される。これらの４分周デ
コード信号（ＣＬＫ３０），６分周デコード信号（ＣＬ
Ｋ２０），２分周デコード信号（ＣＬＫ６０）はクロッ
ク制御回路６内でＬＳＩ内部で必要なクロック系統に分
割され、クロック制御信号（ＣＴＲＬ）によってクロッ
クの停止かあるいは出力かの制御が行われる。
【００２５】クロック制御回路６からの４分周クロック
信号Ａ（ＣＬＫ３０Ａ），４分周クロック信号Ｂ（ＣＬ
Ｋ３０Ｂ），６分周クロック信号Ａ（ＣＬＫ２０Ａ），
６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部回路用の
２分周クロック信号（ＣＬＫ６０Ｉ）は内部ロジックブ
ロック８へ入力される。
信号Ａ（ＣＬＫ３０Ａ），４分周クロック信号Ｂ（ＣＬ
Ｋ３０Ｂ），６分周クロック信号Ａ（ＣＬＫ２０Ａ），
６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部回路用の
２分周クロック信号（ＣＬＫ６０Ｉ）は内部ロジックブ
ロック８へ入力される。
【００２６】また、外部出力用のクロック生成回路とし
て、クロックリセット信号（ＲＳＴ）によって外部クロ
ック用カウンタ回路１０のリセットが解除され、ＰＬＬ
１にて生成された１２０ＭＨｚのオリジナルクロック信
号（ＣＬＫ）に同期してカウントアップする外部クロッ
ク用カウンタ回路１０をクロックカウンタ回路２とは別
に外部クロック出力端子セル９内に設ける。
て、クロックリセット信号（ＲＳＴ）によって外部クロ
ック用カウンタ回路１０のリセットが解除され、ＰＬＬ
１にて生成された１２０ＭＨｚのオリジナルクロック信
号（ＣＬＫ）に同期してカウントアップする外部クロッ
ク用カウンタ回路１０をクロックカウンタ回路２とは別
に外部クロック出力端子セル９内に設ける。
【００２７】外部クロック用カウンタ回路１０から出力
される外部クロック用カウンタバス信号（ＯＣＴＲ）に
より、外部クロック用２分周デコーダ回路１１によって
外部出力クロックの必要周波数である６０ＭＨｚの外部
出力用の２分周クロック信号（ＣＬＫ６０Ｏ）を生成す
る。結果として、外部出力クロック専用回路を外部クロ
ック出力端子セル９内に設けることにより、立ち上がり
時間の差が生じず安定した周波数のクロック出力を得る
ことができる。
される外部クロック用カウンタバス信号（ＯＣＴＲ）に
より、外部クロック用２分周デコーダ回路１１によって
外部出力クロックの必要周波数である６０ＭＨｚの外部
出力用の２分周クロック信号（ＣＬＫ６０Ｏ）を生成す
る。結果として、外部出力クロック専用回路を外部クロ
ック出力端子セル９内に設けることにより、立ち上がり
時間の差が生じず安定した周波数のクロック出力を得る
ことができる。
【００２８】図２は本実施の形態におけるクロック生成
システムのタイミングチャートであり、このタイミング
チャートはクロックリセット信号（ＲＳＴ）によりリセ
ットが解除されて、各クロックを出力する際に途中まで
クロック制御信号（ＣＴＲＬ）によって４分周クロック
信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ｂ（ＣＬ
Ｋ２０Ｂ）のクロックを停止している場合を例として示
している。
システムのタイミングチャートであり、このタイミング
チャートはクロックリセット信号（ＲＳＴ）によりリセ
ットが解除されて、各クロックを出力する際に途中まで
クロック制御信号（ＣＴＲＬ）によって４分周クロック
信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ｂ（ＣＬ
Ｋ２０Ｂ）のクロックを停止している場合を例として示
している。
【００２９】図２において、ＲＳＴはクロックリセット
信号、ＣＬＫは１２０ＭＨｚのオリジナルクロック信
号、ＣＴＲはクロックカウンタバス信号、ＣＬＫ３０は
４分周デコード信号、ＣＬＫ２０は６分周デコード信
号、ＣＬＫ６０は２分周デコード信号、ＣＴＲＬはクロ
ック制御信号、ＣＬＫ３０Ａは４分周クロック信号Ａ、
ＣＬＫ３０Ｂは４分周クロック信号Ｂ、ＣＬＫ２０Ａは
６分周クロック信号Ａ、ＣＬＫ２０Ｂは６分周クロック
信号Ｂ、ＣＬＫ６０Ｉは内部回路用の２分周クロック信
号、ＯＣＴＲは外部クロック用カウンタバス信号、ＣＬ
Ｋ６０Ｏは外部出力用の２分周クロック信号である。
信号、ＣＬＫは１２０ＭＨｚのオリジナルクロック信
号、ＣＴＲはクロックカウンタバス信号、ＣＬＫ３０は
４分周デコード信号、ＣＬＫ２０は６分周デコード信
号、ＣＬＫ６０は２分周デコード信号、ＣＴＲＬはクロ
ック制御信号、ＣＬＫ３０Ａは４分周クロック信号Ａ、
ＣＬＫ３０Ｂは４分周クロック信号Ｂ、ＣＬＫ２０Ａは
６分周クロック信号Ａ、ＣＬＫ２０Ｂは６分周クロック
信号Ｂ、ＣＬＫ６０Ｉは内部回路用の２分周クロック信
号、ＯＣＴＲは外部クロック用カウンタバス信号、ＣＬ
Ｋ６０Ｏは外部出力用の２分周クロック信号である。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
複数の周波数のクロックを有するＬＳＩにおいて、クロ
ックリセット信号によりリセットが解除されカウントを
開始する外部クロック用カウンタ回路と外部クロック用
デコーダ回路による外部出力クロック専用回路を外部ク
ロック出力端子セル内に設けることにより、外部出力さ
れるクロックの立ち上がり時間にずれを生ずることな
く、安定した周波数のクロックを出力することができ、
さらに外部クロック出力端子セルに専用電源を供給し、
さらにレイアウト的にも独立させる構成とすることで、
他の影響を遮断したクロック生成ができるという効果を
奏する。
複数の周波数のクロックを有するＬＳＩにおいて、クロ
ックリセット信号によりリセットが解除されカウントを
開始する外部クロック用カウンタ回路と外部クロック用
デコーダ回路による外部出力クロック専用回路を外部ク
ロック出力端子セル内に設けることにより、外部出力さ
れるクロックの立ち上がり時間にずれを生ずることな
く、安定した周波数のクロックを出力することができ、
さらに外部クロック出力端子セルに専用電源を供給し、
さらにレイアウト的にも独立させる構成とすることで、
他の影響を遮断したクロック生成ができるという効果を
奏する。
【図１】本発明の実施の形態におけるクロック生成シス
テムを示すブロック図
テムを示すブロック図
【図２】本発明の実施の形態におけるクロック生成シス
テムのタイミングチャート
テムのタイミングチャート
【図３】従来のクロック生成システムを示すブロック図
【図４】従来のクロック生成システムのタイミングチャ
ート
ート
１ ＰＬＬ回路 ２ クロックカウンタ回路 ３ ４分周デコーダ回路 ４ ６分周デコーダ回路 ５ ２分周デコーダ回路 ６ クロック制御回路 ７ 外部クロック用出力端子 ８ 内部ロジックブロック ９ 外部クロック出力端子セル １０ 外部クロック用カウンタ回路 １１ 外部クロック用２分周デコーダ回路 １２ 外部クロック回路用ＧＮＤ端子セル １３ 外部クロック回路用電源端子セル
Claims (3)
- 【請求項１】 ＰＬＬ回路または外部から入力されたク
ロックをもとに複数周波数のクロックを生成し、ＬＳＩ
内部及び外部に供給するクロック生成システムであっ
て、 リセット信号の解除によってＰＬＬ回路または外部から
入力されたクロックに同期してカウントアップする内部
クロック生成用のクロックカウンタ回路，外部クロック
生成用のクロックカウンタ回路と、前記各クロックカウ
ンタ回路から出力されるクロックバス信号を必要周波数
に分周する内部クロック生成用のデコーダ回路，外部ク
ロック生成用のデコーダ回路とを備えたことを特徴とす
るクロック生成システム。 - 【請求項２】 前記外部クロック生成用のクロックカウ
ンタ回路とデコーダ回路を、ＬＳＩ内部の外部クロック
出力端子セル内に設けたことを特徴とする請求項１記載
のクロック生成システム。 - 【請求項３】 前記外部クロック出力端子セル内に、外
部クロック生成用の各回路に専用電源を供給する端子を
設け、ＬＳＩ内部における他の回路領域と前記外部クロ
ック出力端子セルになる拡散領域とを分離したことを特
徴とする請求項２記載のクロック生成システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190647A JP2002006982A (ja) | 2000-06-26 | 2000-06-26 | クロック生成システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190647A JP2002006982A (ja) | 2000-06-26 | 2000-06-26 | クロック生成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002006982A true JP2002006982A (ja) | 2002-01-11 |
Family
ID=18690081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190647A Pending JP2002006982A (ja) | 2000-06-26 | 2000-06-26 | クロック生成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002006982A (ja) |
-
2000
- 2000-06-26 JP JP2000190647A patent/JP2002006982A/ja active Pending
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