JP2000100952A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000100952A JP2000100952A JP10267115A JP26711598A JP2000100952A JP 2000100952 A JP2000100952 A JP 2000100952A JP 10267115 A JP10267115 A JP 10267115A JP 26711598 A JP26711598 A JP 26711598A JP 2000100952 A JP2000100952 A JP 2000100952A
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- macro cell
- cpu
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲートアレイやエンベデッドアレイなどのＡＳ
ＩＣに組み込まれるマクロセルの付加回路を含んだ形で
マクロセル化することにより、ユーザにとって使いやす
いマクロセルを提供する。また、レイアウト的にも効率
の良い配置・配線が可能なマクロセルを提供する。 【解決手段】例えば、ＣＰＵマクロセルにおいて、ＣＰ
Ｕをコントロールする制御回路を付加し、またテスト回
路やデバッグ回路を選択的に付加した形でマクロセル化
する。付加される制御回路にはバリエーションを持た
せ、必要最小限の回路構成を可能とする。さらに、レイ
アウト的にはマクロセルの形状やピンの位置の異なるレ
イアウトを少なくとも一種類以上用意し、配置・配線に
最適なレイアウトを選択することで効率の良い配置・配
線を行うことが可能となる。
ＩＣに組み込まれるマクロセルの付加回路を含んだ形で
マクロセル化することにより、ユーザにとって使いやす
いマクロセルを提供する。また、レイアウト的にも効率
の良い配置・配線が可能なマクロセルを提供する。 【解決手段】例えば、ＣＰＵマクロセルにおいて、ＣＰ
Ｕをコントロールする制御回路を付加し、またテスト回
路やデバッグ回路を選択的に付加した形でマクロセル化
する。付加される制御回路にはバリエーションを持た
せ、必要最小限の回路構成を可能とする。さらに、レイ
アウト的にはマクロセルの形状やピンの位置の異なるレ
イアウトを少なくとも一種類以上用意し、配置・配線に
最適なレイアウトを選択することで効率の良い配置・配
線を行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイやエ
ンベデッドアレイなどのＡＳＩＣ製品に於いて、その中
で使用されるマクロセルの回路構成やレイアウトに関す
るものである。
ンベデッドアレイなどのＡＳＩＣ製品に於いて、その中
で使用されるマクロセルの回路構成やレイアウトに関す
るものである。
【０００２】
【従来の技術】近年、マルチメディアの拡大やデジタル
化が進むにつれ、半導体製品に対しても大規模化・高集
積化・多機能化の要求が高まっている。それに応じて、
従来ボード上に多チップで構成していたシステムを１チ
ップで構成するシステム・オン・チップやシステムＡＳ
ＩＣの考えが注目されている。これにともない、ＡＳＩ
ＣではＣＰＵやＩｒＤＡ１．１、ＵＳＢ、アナログ回路
などのマクロセル（コア、ＩＰとも言われるが、ここで
はマクロセルに統一する）としてチップ内に取り込んで
きている。
化が進むにつれ、半導体製品に対しても大規模化・高集
積化・多機能化の要求が高まっている。それに応じて、
従来ボード上に多チップで構成していたシステムを１チ
ップで構成するシステム・オン・チップやシステムＡＳ
ＩＣの考えが注目されている。これにともない、ＡＳＩ
ＣではＣＰＵやＩｒＤＡ１．１、ＵＳＢ、アナログ回路
などのマクロセル（コア、ＩＰとも言われるが、ここで
はマクロセルに統一する）としてチップ内に取り込んで
きている。
【０００３】図４に、エンベデッドアレイにマクロセル
としてＣＰＵを組み込んだ場合の従来例を示す。
としてＣＰＵを組み込んだ場合の従来例を示す。
【０００４】４０１はエンベデッドアレイ、４０２は周
辺に配置されているＩ／Ｏセル、４０３はマクロセルと
して組み込んでいるＣＰＵで、マイコンで使われている
ものを利用すると仮定する。４０４はユーザ回路領域で
あり、ここにはベーシックセルがマトリックス上に敷き
詰められている。
辺に配置されているＩ／Ｏセル、４０３はマクロセルと
して組み込んでいるＣＰＵで、マイコンで使われている
ものを利用すると仮定する。４０４はユーザ回路領域で
あり、ここにはベーシックセルがマトリックス上に敷き
詰められている。
【０００５】マイコンで使われているＣＰＵをエンベデ
ッドアレイとしてチップ上で構成しようとした場合、Ｃ
ＰＵを制御するための回路や、ＣＰＵをテスト、デバッ
グするための回路は、４０４のユーザ回路領域で構成し
ていた。またレイアウト的には、セルの大きさや他の回
路とのインターフェースをとるためのピンの位置はエン
ベデッドアレイの制約に合わせて配置・配線ができる様
に微調整をしていた。
ッドアレイとしてチップ上で構成しようとした場合、Ｃ
ＰＵを制御するための回路や、ＣＰＵをテスト、デバッ
グするための回路は、４０４のユーザ回路領域で構成し
ていた。またレイアウト的には、セルの大きさや他の回
路とのインターフェースをとるためのピンの位置はエン
ベデッドアレイの制約に合わせて配置・配線ができる様
に微調整をしていた。
【０００６】
【発明が解決しようとする課題】マイコンでは、ＣＰＵ
を制御する回路や内部／外部メモリのデータのリード／
ライトをする回路などは一周辺回路としてチップ内に搭
載しているので、その周辺回路を使うことによりＣＰＵ
を動作させることができる。しかしながら、マイコンの
ＣＰＵをマクロセルとしてエンベデッドアレイに組み込
む場合、このマクロセルはＣＰＵとしての機能しか持た
ず、ＣＰＵの制御などは４０４のユーザ回路領域で構成
する必要がある。ＣＰＵのような大規模で複雑なマクロ
セルを制御する回路を設計するということは、ユーザに
とって大きな負担である。ＣＰＵをテストする回路やＣ
ＰＵをデバッグする回路も同様にユーザの負担になって
しまう。またレイアウト的に見ると、ピンの位置が固定
であることから、チップ内に配置しようとした場合、置
ける位置がある程度決まってしまい、そのため効率の良
い配線ができない。つまりユーザにとっては本来の回路
設計以外の工数が増え、またレイアウト的にも制約を受
けてしまうという課題を有していた。
を制御する回路や内部／外部メモリのデータのリード／
ライトをする回路などは一周辺回路としてチップ内に搭
載しているので、その周辺回路を使うことによりＣＰＵ
を動作させることができる。しかしながら、マイコンの
ＣＰＵをマクロセルとしてエンベデッドアレイに組み込
む場合、このマクロセルはＣＰＵとしての機能しか持た
ず、ＣＰＵの制御などは４０４のユーザ回路領域で構成
する必要がある。ＣＰＵのような大規模で複雑なマクロ
セルを制御する回路を設計するということは、ユーザに
とって大きな負担である。ＣＰＵをテストする回路やＣ
ＰＵをデバッグする回路も同様にユーザの負担になって
しまう。またレイアウト的に見ると、ピンの位置が固定
であることから、チップ内に配置しようとした場合、置
ける位置がある程度決まってしまい、そのため効率の良
い配線ができない。つまりユーザにとっては本来の回路
設計以外の工数が増え、またレイアウト的にも制約を受
けてしまうという課題を有していた。
【０００７】そこで本発明は、これらの課題を解決する
ために従来のマクロセルに加えて、そのマクロセルを制
御する回路やテスト回路などを付加した形でマクロ化す
ることによりユーザの負担を減らし、さらに付加する回
路は少なくとも一種類以上の回路構成を用意することに
より、ユーザが必要とする最小の回路構成で面積的にも
小さいマクロセルを提供することができる。さらにマク
ロセルのレイアウトに於いても、その形状やピンの位置
が異なる構成を少なくとも一種類以上用意し、デザイン
に合ったレイアウトを選択することにより、チップ内で
効率的に使うことができる。
ために従来のマクロセルに加えて、そのマクロセルを制
御する回路やテスト回路などを付加した形でマクロ化す
ることによりユーザの負担を減らし、さらに付加する回
路は少なくとも一種類以上の回路構成を用意することに
より、ユーザが必要とする最小の回路構成で面積的にも
小さいマクロセルを提供することができる。さらにマク
ロセルのレイアウトに於いても、その形状やピンの位置
が異なる構成を少なくとも一種類以上用意し、デザイン
に合ったレイアウトを選択することにより、チップ内で
効率的に使うことができる。
【０００８】
【課題を解決するための手段】半導体基板上において、
外部に対して直接電気的接続をするためのインターフェ
ース用入出力部を周辺に備え、また論理を構成するため
の複数の相補型ＭＯＳＦＥＴからなるベーシックセル
を、前記インターフェース用入出力回路の内側にマトリ
ックス状に配置したゲートアレイや、前記マトリックス
状に配置されたベーシックセルの一部の領域をベーシッ
クセル以外の専用レイアウトのマクロセルに置き換えて
埋め込むことにより構成されるエンベデッドアレイなど
のＡＳＩＣに組み込まれるマクロセルに於いて、前記マ
クロセルに対するデータのリード／ライトの制御や、前
記マクロセルの動作を制御するためのコントロール回路
を含んだ形で構成し、さらに前記コントロール回路にお
いて、少なくとも一つ以上の種類の回路構成を用意し、
必要に応じて前記マクロセルとの組み合わせを任意に選
択できるようにする。
外部に対して直接電気的接続をするためのインターフェ
ース用入出力部を周辺に備え、また論理を構成するため
の複数の相補型ＭＯＳＦＥＴからなるベーシックセル
を、前記インターフェース用入出力回路の内側にマトリ
ックス状に配置したゲートアレイや、前記マトリックス
状に配置されたベーシックセルの一部の領域をベーシッ
クセル以外の専用レイアウトのマクロセルに置き換えて
埋め込むことにより構成されるエンベデッドアレイなど
のＡＳＩＣに組み込まれるマクロセルに於いて、前記マ
クロセルに対するデータのリード／ライトの制御や、前
記マクロセルの動作を制御するためのコントロール回路
を含んだ形で構成し、さらに前記コントロール回路にお
いて、少なくとも一つ以上の種類の回路構成を用意し、
必要に応じて前記マクロセルとの組み合わせを任意に選
択できるようにする。
【０００９】また、前記マクロセルに於いて、そのマク
ロセルをテストするためのテスト回路や、前記マクロセ
ルをデバッグするためのデバッグ回路など、ユーザがシ
ステム上で使う動作とは異なった目的で使用される回路
を含んだ形で構成されていることを特徴とする。さらに
は、前記マクロセルのレイアウト上の構成として、前記
マクロセルの形状が異なるレイアウトを少なくとも一種
類以上用意し、前記半導体基板上において配置する際に
選択できることを特徴とし、さらに前記マクロセルのレ
イアウト上の構成として、前記半導体基板上の他の回路
とのインターフェースを取るための信号線のピンの位置
が異なるレイアウトを少なくとも一種類以上用意し、前
記半導体基板上において配置する際に配線効率を考慮
し、選択できることを特徴とする。
ロセルをテストするためのテスト回路や、前記マクロセ
ルをデバッグするためのデバッグ回路など、ユーザがシ
ステム上で使う動作とは異なった目的で使用される回路
を含んだ形で構成されていることを特徴とする。さらに
は、前記マクロセルのレイアウト上の構成として、前記
マクロセルの形状が異なるレイアウトを少なくとも一種
類以上用意し、前記半導体基板上において配置する際に
選択できることを特徴とし、さらに前記マクロセルのレ
イアウト上の構成として、前記半導体基板上の他の回路
とのインターフェースを取るための信号線のピンの位置
が異なるレイアウトを少なくとも一種類以上用意し、前
記半導体基板上において配置する際に配線効率を考慮
し、選択できることを特徴とする。
【００１０】
【発明の実施の形態】図１に本発明の一実施例を示す。
なお、図１はエンベデッドアレイにマクロセルとしてＣ
ＰＵ、ＲＡＭ、ＲＯＭを組み込んだ例である。
なお、図１はエンベデッドアレイにマクロセルとしてＣ
ＰＵ、ＲＡＭ、ＲＯＭを組み込んだ例である。
【００１１】図１に於いて、１０１はエンベデッドアレ
イ、１０２は周辺に配置されているＩ／Ｏセル、１０３
は本発明のマクロセルとして組み込んでいるＣＰＵであ
る。１０４、１０５はそれぞれマクロセルとして組み込
まれているＲＡＭとＲＯＭである。１０６はユーザ回路
領域であり、ここにはベーシックセルがマトリックス上
に敷き詰められている。
イ、１０２は周辺に配置されているＩ／Ｏセル、１０３
は本発明のマクロセルとして組み込んでいるＣＰＵであ
る。１０４、１０５はそれぞれマクロセルとして組み込
まれているＲＡＭとＲＯＭである。１０６はユーザ回路
領域であり、ここにはベーシックセルがマトリックス上
に敷き詰められている。
【００１２】１０３のＣＰＵマクロセルは、ＣＰＵをコ
ントロールするための制御回路、テスト回路、デバッグ
回路がＬ字型の形状でＣＰＵ本体と組み合わされて一つ
のマクロセルを構成している。１０６のユーザ回路領域
にあるユーザ回路は直接ＣＰＵと接続するのではなく、
ＣＰＵをコントロールする制御回路と接続することによ
り、より簡単にＣＰＵを動作することができる。ＣＰＵ
が行う主な動作としては、チップ内部または外部のメモ
リとのデータのリード／ライトや、チップ内部または外
部の周辺回路とのデータのリード／ライトが挙げられ
る。例えば、１０５のＲＯＭに１０３のＣＰＵマクロセ
ルが実行するプログラムコードが格納されているとす
る。この時、ＣＰＵマクロセル１０３はＲＯＭ１０５に
対してアドレス信号や、リード信号などのコントロール
信号を出して、ＲＯＭ１０５から出力される命令コード
をリードしてその命令を実行する。その命令が例えばチ
ップ内の周辺回路に対しての初期設定であれば、その周
辺回路に対するアドレス信号や初期設定のためのデー
タ、ライト信号などのコントロール信号を出すことによ
り周辺回路の所定のアドレスに対して所定のデータをラ
イトし、初期設定が行われる。また、別の命令が外部の
メモリからのデータリード命令であれば、そのメモリに
対するアドレス信号、リード信号などのコントロール信
号を出して、そのメモリに格納されているデータをリー
ドする。この場合、ＣＰＵマクロセルは、ＣＰＵがアク
セス可能なアドレス範囲内にある内部または外部のメモ
リや周辺回路に対して、アドレスやデータ、リード／ラ
イトなどのコントロール信号を出すだけである。しか
し、実際に内部または外部のメモリや周辺回路に対して
アクセスする場合、各々のタイミングに沿った形でアド
レスやデータ、リード／ライトなどのコントロール信号
を出さないとアクセスはできない。１０３のＣＰＵマク
ロセルに内蔵している制御回路は、このような信号のや
りとりを円滑に行うためのタイミングやシーケンスを制
御している。この制御回路をＣＰＵマクロセル１０３が
持つことにより、ユーザにとってはＣＰＵの制御がより
簡単になる。
ントロールするための制御回路、テスト回路、デバッグ
回路がＬ字型の形状でＣＰＵ本体と組み合わされて一つ
のマクロセルを構成している。１０６のユーザ回路領域
にあるユーザ回路は直接ＣＰＵと接続するのではなく、
ＣＰＵをコントロールする制御回路と接続することによ
り、より簡単にＣＰＵを動作することができる。ＣＰＵ
が行う主な動作としては、チップ内部または外部のメモ
リとのデータのリード／ライトや、チップ内部または外
部の周辺回路とのデータのリード／ライトが挙げられ
る。例えば、１０５のＲＯＭに１０３のＣＰＵマクロセ
ルが実行するプログラムコードが格納されているとす
る。この時、ＣＰＵマクロセル１０３はＲＯＭ１０５に
対してアドレス信号や、リード信号などのコントロール
信号を出して、ＲＯＭ１０５から出力される命令コード
をリードしてその命令を実行する。その命令が例えばチ
ップ内の周辺回路に対しての初期設定であれば、その周
辺回路に対するアドレス信号や初期設定のためのデー
タ、ライト信号などのコントロール信号を出すことによ
り周辺回路の所定のアドレスに対して所定のデータをラ
イトし、初期設定が行われる。また、別の命令が外部の
メモリからのデータリード命令であれば、そのメモリに
対するアドレス信号、リード信号などのコントロール信
号を出して、そのメモリに格納されているデータをリー
ドする。この場合、ＣＰＵマクロセルは、ＣＰＵがアク
セス可能なアドレス範囲内にある内部または外部のメモ
リや周辺回路に対して、アドレスやデータ、リード／ラ
イトなどのコントロール信号を出すだけである。しか
し、実際に内部または外部のメモリや周辺回路に対して
アクセスする場合、各々のタイミングに沿った形でアド
レスやデータ、リード／ライトなどのコントロール信号
を出さないとアクセスはできない。１０３のＣＰＵマク
ロセルに内蔵している制御回路は、このような信号のや
りとりを円滑に行うためのタイミングやシーケンスを制
御している。この制御回路をＣＰＵマクロセル１０３が
持つことにより、ユーザにとってはＣＰＵの制御がより
簡単になる。
【００１３】ＣＰＵマクロセル１０３が内蔵している制
御回路が制御すべき対象となるものは、例えばチップに
内蔵されているＲＡＭやＲＯＭ、周辺回路だけであった
り、チップの外側に接続されるＲＡＭやＲＯＭ、ＤＲＡ
Ｍ、その他外部周辺回路といったように多種多様であ
る。ここで、仮にＣＰＵマクロセルが内蔵する制御回路
が、これら全ての組み合わせに対応させると、回路規模
が拡大し、それにともないコストアップや消費電流の増
大を招いてしまう。全てのユーザが全ての組み合わせを
必要としている訳ではない。そこで、この制御回路は少
なくとも一種類以上の回路構成を用意し、ユーザが必要
としている最小限の機能を実現できるようにしておく。
こうすることにより、不必要な回路が増えることがなく
なり、コストアップや消費電流の増大を抑えることが可
能となる。
御回路が制御すべき対象となるものは、例えばチップに
内蔵されているＲＡＭやＲＯＭ、周辺回路だけであった
り、チップの外側に接続されるＲＡＭやＲＯＭ、ＤＲＡ
Ｍ、その他外部周辺回路といったように多種多様であ
る。ここで、仮にＣＰＵマクロセルが内蔵する制御回路
が、これら全ての組み合わせに対応させると、回路規模
が拡大し、それにともないコストアップや消費電流の増
大を招いてしまう。全てのユーザが全ての組み合わせを
必要としている訳ではない。そこで、この制御回路は少
なくとも一種類以上の回路構成を用意し、ユーザが必要
としている最小限の機能を実現できるようにしておく。
こうすることにより、不必要な回路が増えることがなく
なり、コストアップや消費電流の増大を抑えることが可
能となる。
【００１４】なお、以上の例は内部または外部のメモリ
や周辺回路へのアクセスに対してであるが、それ以外の
場合に於いても同様である。
や周辺回路へのアクセスに対してであるが、それ以外の
場合に於いても同様である。
【００１５】また、このＣＰＵマクロセルは、テスト回
路やデバッグ回路も内蔵されている。従って、通常の動
作とは別にＣＰＵ単体でテストしたい場合は内蔵のテス
ト回路を使うことによりＣＰＵ単体のテストが可能とな
る。またデバッグ機能を使いたい場合は、内蔵のデバッ
グ回路を使うことにより実現できる。また、これらの回
路も必要に応じてＣＰＵマクロセルに組み込める構成に
する。
路やデバッグ回路も内蔵されている。従って、通常の動
作とは別にＣＰＵ単体でテストしたい場合は内蔵のテス
ト回路を使うことによりＣＰＵ単体のテストが可能とな
る。またデバッグ機能を使いたい場合は、内蔵のデバッ
グ回路を使うことにより実現できる。また、これらの回
路も必要に応じてＣＰＵマクロセルに組み込める構成に
する。
【００１６】マクロセルを以上の様な構成にすることに
より、ユーザはこれらの回路を設計するという負荷が無
くなり、本来１０６のユーザ回路領域で設計すべき回路
の設計に注力することができる。
より、ユーザはこれらの回路を設計するという負荷が無
くなり、本来１０６のユーザ回路領域で設計すべき回路
の設計に注力することができる。
【００１７】また、チップ内でＣＰＵマクロセルをレイ
アウト的に見た場合、マクロセルが置かれる向きや位置
は、周りのユーザ回路の構成などを考慮して、配置・配
線がしやすいようにする必要がある。そこで、ＣＰＵマ
クロセルの形状やピンの位置などの構成もバリエーショ
ンを持たせて数種類用意しておく。つまり、マクロセル
として見た場合、回路構成は同じでもレイアウト的な形
状やピンの位置が異なるものを選択できるようにする。
そして様々なデザインに於いて最適なレイアウトを選ぶ
ことにより、効率のよい配置・配線が実現できる。
アウト的に見た場合、マクロセルが置かれる向きや位置
は、周りのユーザ回路の構成などを考慮して、配置・配
線がしやすいようにする必要がある。そこで、ＣＰＵマ
クロセルの形状やピンの位置などの構成もバリエーショ
ンを持たせて数種類用意しておく。つまり、マクロセル
として見た場合、回路構成は同じでもレイアウト的な形
状やピンの位置が異なるものを選択できるようにする。
そして様々なデザインに於いて最適なレイアウトを選ぶ
ことにより、効率のよい配置・配線が実現できる。
【００１８】図２と図３は、ＣＰＵマクロセルに於ける
レイアウトのバリエーション例である。図２に於いて、
２０１はＣＰＵ本体、２０２はＣＰＵをコントロールす
る制御回路、２０３はテスト回路、２０４はデバッグ回
路、２０５は他の回路とインターフェースをとるための
ピンである。図２の例では横長な長方形のレイアウトに
し、ピンの引きだし位置を下辺にもってきている。一方
図３に於いて、３０１はＣＰＵ本体、３０２はＣＰＵを
コントロールする制御回路、３０３はテスト回路、３０
４はデバッグ回路、３０５は他の回路とインターフェー
スをとるためのピンである。図３の例ではほぼ正方形の
形をしており、制御回路とテスト回路、デバッグ回路は
各々ＣＰＵ本体の上辺と右辺に位置しており、ピンの位
置もそれぞれ上辺と右辺に配置している。この回路構成
という観点から見ると、図２と図３は同じ回路構成であ
るが、レイアウト的には横長な長方形とほぼ正方形とい
ったように異なっている。そして、ユーザの周辺回路の
回路構成や他のマクロセルの位置などを考慮して配置・
配線がしやすいような最適なレイアウトを選択可能とす
る（例えば、ＣＰＵマクロセルをチップのコーナー近く
に配置する場合は図２の例よりも図３の例を選ぶなど）
ことにより、効率の良い配置・配線が実現できる。
レイアウトのバリエーション例である。図２に於いて、
２０１はＣＰＵ本体、２０２はＣＰＵをコントロールす
る制御回路、２０３はテスト回路、２０４はデバッグ回
路、２０５は他の回路とインターフェースをとるための
ピンである。図２の例では横長な長方形のレイアウトに
し、ピンの引きだし位置を下辺にもってきている。一方
図３に於いて、３０１はＣＰＵ本体、３０２はＣＰＵを
コントロールする制御回路、３０３はテスト回路、３０
４はデバッグ回路、３０５は他の回路とインターフェー
スをとるためのピンである。図３の例ではほぼ正方形の
形をしており、制御回路とテスト回路、デバッグ回路は
各々ＣＰＵ本体の上辺と右辺に位置しており、ピンの位
置もそれぞれ上辺と右辺に配置している。この回路構成
という観点から見ると、図２と図３は同じ回路構成であ
るが、レイアウト的には横長な長方形とほぼ正方形とい
ったように異なっている。そして、ユーザの周辺回路の
回路構成や他のマクロセルの位置などを考慮して配置・
配線がしやすいような最適なレイアウトを選択可能とす
る（例えば、ＣＰＵマクロセルをチップのコーナー近く
に配置する場合は図２の例よりも図３の例を選ぶなど）
ことにより、効率の良い配置・配線が実現できる。
【００１９】
【発明の効果】以上述べてきたように、マクロセルをＡ
ＳＩＣのゲートアレイやエンベデッドアレイなどに組み
込む場合、そのマクロセルをコントロールするための制
御回路を付加した形でマクロセル化する、また、テスト
回路やデバッグ回路などを選択的に内蔵することができ
るので、ユーザにとってマクロセルの制御が簡単にな
り、より使いやすいマクロセルを提供することができ
る。また、このような構成にすることによりユーザがマ
クロセルに付加された部分の回路を設計する必要が無
く、ユーザにとってみれば本来のユーザ回路の設計に注
力できる。
ＳＩＣのゲートアレイやエンベデッドアレイなどに組み
込む場合、そのマクロセルをコントロールするための制
御回路を付加した形でマクロセル化する、また、テスト
回路やデバッグ回路などを選択的に内蔵することができ
るので、ユーザにとってマクロセルの制御が簡単にな
り、より使いやすいマクロセルを提供することができ
る。また、このような構成にすることによりユーザがマ
クロセルに付加された部分の回路を設計する必要が無
く、ユーザにとってみれば本来のユーザ回路の設計に注
力できる。
【００２０】また、内蔵の制御回路の構成やテスト回路
などとの組み合わせのバリエーションを持たせることに
より、ユーザが必要とする必要最小限の回路構成が実現
できる。従って、マクロセルのセル面積も最小に抑える
ことができるため、コストアップの増大や消費電流の増
大を抑えるすることができる。
などとの組み合わせのバリエーションを持たせることに
より、ユーザが必要とする必要最小限の回路構成が実現
できる。従って、マクロセルのセル面積も最小に抑える
ことができるため、コストアップの増大や消費電流の増
大を抑えるすることができる。
【００２１】さらに、マクロセルのレイアウト面では制
御回路やテスト回路などの組みあわせや形状、ピンの引
き出し位置に於いてバリエーションを持たせることによ
り様々なデザインにおいて最適なレイアウトを選ぶこと
ができるため、そのデザインに合った効率のよい配置・
配線が可能となる。
御回路やテスト回路などの組みあわせや形状、ピンの引
き出し位置に於いてバリエーションを持たせることによ
り様々なデザインにおいて最適なレイアウトを選ぶこと
ができるため、そのデザインに合った効率のよい配置・
配線が可能となる。
【図１】本発明の一実施例を示す概念図。
【図２】本発明のＣＰＵマクロセルを例とした第１のレ
イアウトブロック図。
イアウトブロック図。
【図３】本発明のＣＰＵマクロセルを例とした第１のレ
イアウトブロック図。
イアウトブロック図。
【図４】従来の一実施例を示す概念図。
１０１：本発明のエンベデッドアレイ １０２：Ｉ／Ｏセル １０３：ＣＰＵマクロセル １０４：ＲＡＭマクロセル １０５：ＲＯＭマクロセル １０６：ユーザ回路領域 ２０１：ＣＰＵ本体 ２０２：ＣＰＵをコントロールするための制御回路 ２０３：テスト回路 ２０４：デバッグ回路 ２０５：他の回路とインターフェースをとるためのピン ３０１：ＣＰＵ本体 ３０２：ＣＰＵをコントロールするための制御回路 ３０３：テスト回路 ３０４：他の回路とインターフェースをとるためのピン ４０１：従来例のエンベデッドアレイ ４０２：Ｉ／Ｏセル ４０３：ＣＰＵマクロセル ４０４：ユーザ回路領域
Claims (5)
- 【請求項１】半導体基板上において、外部に対して直接
電気的接続をするためのインターフェース用入出力部を
周辺に備え、また論理を構成するための複数の相補型Ｍ
ＯＳＦＥＴからなるベーシックセルを、前記インターフ
ェース用入出力回路の内側にマトリックス状に配置した
ゲートアレイや、前記マトリックス状に配置されたベー
シックセルの一部の領域をベーシックセル以外の専用レ
イアウトのマクロセルに置き換えて埋め込むことにより
構成されるエンベデッドアレイなどのＡＳＩＣに組み込
まれるマクロセルに於いて、前記マクロセルに対するデ
ータのリード／ライトの制御や、前記マクロセルの動作
を制御するためのコントロール回路を含んだ形で構成さ
れていることを特徴とする半導体装置。 - 【請求項２】前記マクロセルの前記コントロール回路に
おいて、少なくとも一つ以上の種類の回路構成を用意
し、必要に応じて前記マクロセルとの組み合わせを任意
に選択できるようにした請求項１記載の半導体装置。 - 【請求項３】前記マクロセルに於いて、そのマクロセル
をテストするためのテスト回路や、前記マクロセルをデ
バッグするためのデバッグ回路など、ユーザがシステム
上で使う動作とは異なった目的で使用される回路を含ん
だ形で構成されていることを特徴とする請求項１または
請求項２記載の半導体装置。 - 【請求項４】請求項１または請求項２または請求項３記
載の半導体装置に於いて、前記マクロセルのレイアウト
上の構成として、前記マクロセルの形状が異なるレイア
ウトを少なくとも１種類以上用意し、前記半導体基板上
において配置する際に選択できることを特徴とする半導
体装置。 - 【請求項５】請求項１または請求項２または請求項３記
載の半導体装置に於いて、前記マクロセルのレイアウト
上の構成として、前記半導体基板上の他の回路とのイン
ターフェースするための信号線のピンの位置が異なるレ
イアウトを少なくとも１種類以上用意し、前記半導体基
板上において配置する際に配線効率を考慮し、選択でき
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267115A JP2000100952A (ja) | 1998-09-21 | 1998-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267115A JP2000100952A (ja) | 1998-09-21 | 1998-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100952A true JP2000100952A (ja) | 2000-04-07 |
Family
ID=17440283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10267115A Withdrawn JP2000100952A (ja) | 1998-09-21 | 1998-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114785A (ja) * | 2004-10-15 | 2006-04-27 | Nec Electronics Corp | Ｄｒａｍ混載ａｓｉｃ，及びｄｒａｍ混載ａｓｉｃ設計方法 |
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
| JP2008140003A (ja) * | 2006-11-30 | 2008-06-19 | Brother Ind Ltd | 回路ユニット |
-
1998
- 1998-09-21 JP JP10267115A patent/JP2000100952A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
| JP2006114785A (ja) * | 2004-10-15 | 2006-04-27 | Nec Electronics Corp | Ｄｒａｍ混載ａｓｉｃ，及びｄｒａｍ混載ａｓｉｃ設計方法 |
| JP2008140003A (ja) * | 2006-11-30 | 2008-06-19 | Brother Ind Ltd | 回路ユニット |
| JP4582082B2 (ja) * | 2006-11-30 | 2010-11-17 | ブラザー工業株式会社 | 回路ユニット |
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