JPS6115348A - システムｌｓｉ - Google Patents
システムｌｓｉInfo
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- JPS6115348A JPS6115348A JP59136940A JP13694084A JPS6115348A JP S6115348 A JPS6115348 A JP S6115348A JP 59136940 A JP59136940 A JP 59136940A JP 13694084 A JP13694084 A JP 13694084A JP S6115348 A JPS6115348 A JP S6115348A
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- Japan
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- lsi
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- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、システムＬＳＩに関し、特に情報処理シス
テムに好適する１チツプＬＳＩに関する。
テムに好適する１チツプＬＳＩに関する。
［発明の技術的背景］
近年、ＬＳＩ設計技術はゲートアレイを頂点として簡易
化が進んでいる。スタンダードセルもこの方向にある。
化が進んでいる。スタンダードセルもこの方向にある。
これらの技法によれば、従来ＴＴＬの個別ＩＣの組合わ
せによって作られていた論理回路システムにおいて、Ｉ
ＣＧの削減が可能となり、−機器のコンパ−り１〜化が
図られる。
せによって作られていた論理回路システムにおいて、Ｉ
ＣＧの削減が可能となり、−機器のコンパ−り１〜化が
図られる。
［背景技術の問題点コ
しかし、グー１〜アレイやスタンダードセルでは、例え
ばマイクロプロセッサやその周辺ファミリーチップなど
の大規模回路を収容することは困難てあり、Ｇ１ｕｅ回
路と呼ばれる利口路（即ちマイクロプロセッサやその周
辺ファミリーチップ外に取り残された雑回路）を収容す
るのがせいせいである。したがって、現在量もコンパク
トな形でハードウェア論理回路を構成するどすれば、マ
イクロプロセッサ十周辺ファミリーチップ＋グー１−ア
レイ（またはスタンダードセル）止まりとなってしまう
。
ばマイクロプロセッサやその周辺ファミリーチップなど
の大規模回路を収容することは困難てあり、Ｇ１ｕｅ回
路と呼ばれる利口路（即ちマイクロプロセッサやその周
辺ファミリーチップ外に取り残された雑回路）を収容す
るのがせいせいである。したがって、現在量もコンパク
トな形でハードウェア論理回路を構成するどすれば、マ
イクロプロセッサ十周辺ファミリーチップ＋グー１−ア
レイ（またはスタンダードセル）止まりとなってしまう
。
上記した問題点を、第３図に示すパーソナルコンピュー
タシステムを例にとって簡単に説明する。
タシステムを例にとって簡単に説明する。
第３図のシステムは、マイクロプロセッサ（例えばイン
テル社の８０８８＞ １０、水晶発振器１１、クロック
発生回路（例えばインテル社の８２８４へ）１２、パス
コンｌ−ローラ（例えばインテル社の８２８８） １３
、（プログラマブル）割込みコントローラ（例えばイン
テル社の８２５９Ａ ） １４、（プログラマブル）Ｄ
Ｍ Ａコントローラ（ＤＭＡＣ１例えばインテル社の８
２３７Ａ−５） １５、（プログラマブルインターバル
）タイマ（例えばインテル社８２５３Ａ−５＞ １６、
Ｉ１０ボート（例えばインテル社の８２５５Ａ−５）
１７、ＣＲＴコン１〜ローラ（ＣＲＴＣｌ例えば日立社
の４６５０５３ ） １８、フロッピーディスクコント
ローラ（ＦＤＣｌ例えば日本電気社のμＰＤ７６５）１
９を含んでいる。また、第３図のシステムは、更に、Ｉ
１０デツプセレクト回路２０、ＲＡＭ２１、ＲＡＭ２１
に対するアドレスデコーダ２２、ＲＯＭ ２３、ＲＯＭ
デコーダ２４、Ｉ１０ポートデコーダ２５、タイミング
＆テコード回路２６、パリティ回路２７、ＤＭＡページ
レジスタ２８、各種のバッフ７レジスタ２９〜３６を含
んでいる。バッファレジスタ２９．３６は例えばＴＩ（
テキサスインスツルメンツ）社の７４ＬＳ３７３、バッ
ファレジスタ３１はＴＩ社の７４１３７４５ 、バッフ
ァレジスタ３２．３５はＴＩ社の７４Ｌ３２４４．バッ
ファレジスタ３３．３４はＴＩ社、の７４Ｌ Ｓ ２４
５である。
テル社の８０８８＞ １０、水晶発振器１１、クロック
発生回路（例えばインテル社の８２８４へ）１２、パス
コンｌ−ローラ（例えばインテル社の８２８８） １３
、（プログラマブル）割込みコントローラ（例えばイン
テル社の８２５９Ａ ） １４、（プログラマブル）Ｄ
Ｍ Ａコントローラ（ＤＭＡＣ１例えばインテル社の８
２３７Ａ−５） １５、（プログラマブルインターバル
）タイマ（例えばインテル社８２５３Ａ−５＞ １６、
Ｉ１０ボート（例えばインテル社の８２５５Ａ−５）
１７、ＣＲＴコン１〜ローラ（ＣＲＴＣｌ例えば日立社
の４６５０５３ ） １８、フロッピーディスクコント
ローラ（ＦＤＣｌ例えば日本電気社のμＰＤ７６５）１
９を含んでいる。また、第３図のシステムは、更に、Ｉ
１０デツプセレクト回路２０、ＲＡＭ２１、ＲＡＭ２１
に対するアドレスデコーダ２２、ＲＯＭ ２３、ＲＯＭ
デコーダ２４、Ｉ１０ポートデコーダ２５、タイミング
＆テコード回路２６、パリティ回路２７、ＤＭＡページ
レジスタ２８、各種のバッフ７レジスタ２９〜３６を含
んでいる。バッファレジスタ２９．３６は例えばＴＩ（
テキサスインスツルメンツ）社の７４ＬＳ３７３、バッ
ファレジスタ３１はＴＩ社の７４１３７４５ 、バッフ
ァレジスタ３２．３５はＴＩ社の７４Ｌ３２４４．バッ
ファレジスタ３３．３４はＴＩ社、の７４Ｌ Ｓ ２４
５である。
上記した第３図のシステムにおいて、グー１−アレイや
スタンダードセルで収容可能な回路は、バッファレジス
タ２９〜３６などの雑回路であり、マイクロブロセッ＋
ｊ１０、更にはクロック発生回路１２、バスコントロー
ラ１３を始めとするマイクロプロセッサ周辺ファミリー
チップ等の大規模回路については収容が困難である。
スタンダードセルで収容可能な回路は、バッファレジス
タ２９〜３６などの雑回路であり、マイクロブロセッ＋
ｊ１０、更にはクロック発生回路１２、バスコントロー
ラ１３を始めとするマイクロプロセッサ周辺ファミリー
チップ等の大規模回路については収容が困難である。
これに対し、より高集積化を図るために、マイクロプロ
セッサやその周辺ファミリーを含んだ大規模なハードウ
ェア論理回路をスタンタートセル等で設計し直して１チ
ツプ化することも考えられる。しかし、上記した大規模
な論理回路を改めて設計することは、あまりにも設３１
負荷が大き過きるため、開発費がかさみ、現実的で実用
的なＬＳＩは到底得られない。
セッサやその周辺ファミリーを含んだ大規模なハードウ
ェア論理回路をスタンタートセル等で設計し直して１チ
ツプ化することも考えられる。しかし、上記した大規模
な論理回路を改めて設計することは、あまりにも設３１
負荷が大き過きるため、開発費がかさみ、現実的で実用
的なＬＳＩは到底得られない。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、従来複数の独立したＬＳＩを用いて構成されていたシ
ステムの簡略化が効率よく図れるシステムＬＳＩを提供
することにある。
、従来複数の独立したＬＳＩを用いて構成されていたシ
ステムの簡略化が効率よく図れるシステムＬＳＩを提供
することにある。
［発明の概要］
この発明では、所要のシステムを構成するのに必要な複
数種のマクロセル、および同システムの構成に際し、こ
れらのマクロセルだけでは不足する機能部分を補足する
補足回路が、共通の半導体基板に形成される。上記した
複数種のマクロセルは、所要のシステムが構成可能な複
数種の独立したＬＳＩに対応しており、対応する上記独
立したＬＳＩの主要回路と同一の主要回路を有σている
。
数種のマクロセル、および同システムの構成に際し、こ
れらのマクロセルだけでは不足する機能部分を補足する
補足回路が、共通の半導体基板に形成される。上記した
複数種のマクロセルは、所要のシステムが構成可能な複
数種の独立したＬＳＩに対応しており、対応する上記独
立したＬＳＩの主要回路と同一の主要回路を有σている
。
更に、上記マクロセルは、その主要回路のパターン構成
に上記対応する独立したＬＳＩのパターン配列を適用し
ている。また、上記マクロセル間、上記マクロセルと補
足回路との間は、必要に応じて２層目の配線で相互接続
されている。
に上記対応する独立したＬＳＩのパターン配列を適用し
ている。また、上記マクロセル間、上記マクロセルと補
足回路との間は、必要に応じて２層目の配線で相互接続
されている。
［発明の実施例］
第１図はこの発明の一実施例に係るシステムＬＳＩの概
略構成を示す。同図において、４１はシリコンなどの半
導体基板である。半導体基板４１には、所要の機能を有
するマクロセル４２．４２・・・が形成されている。マ
クロセル４２．４２・・・は、例えば第３図のクロック
発生回路１２、バスコントローラ１３等のマイクロプロ
セッサ周辺ファミリーチップに対応するもので、対応す
る周辺ファミリーチップの主要回路と同一の主要回路を
有している。また、マクロセル４２の主要回路のパター
ン配列には、対応する周辺ファミリーチップ（１つの独
立したＬＳＩ）のそれが適用されている。半導体基板４
１には、更に図示せぬ各種補足回路が形成されている。
略構成を示す。同図において、４１はシリコンなどの半
導体基板である。半導体基板４１には、所要の機能を有
するマクロセル４２．４２・・・が形成されている。マ
クロセル４２．４２・・・は、例えば第３図のクロック
発生回路１２、バスコントローラ１３等のマイクロプロ
セッサ周辺ファミリーチップに対応するもので、対応す
る周辺ファミリーチップの主要回路と同一の主要回路を
有している。また、マクロセル４２の主要回路のパター
ン配列には、対応する周辺ファミリーチップ（１つの独
立したＬＳＩ）のそれが適用されている。半導体基板４
１には、更に図示せぬ各種補足回路が形成されている。
この補足回路は、アドレスデコーダ、アドレスラッチ、
パリディ回路など、所望のシステムを構成するのにマク
ロセル４２．４２・・・たけでは不足する機能部分を補
うものである。
パリディ回路など、所望のシステムを構成するのにマク
ロセル４２．４２・・・たけでは不足する機能部分を補
うものである。
半導体基板４１における、マクロセル４２．４２の周辺
部分には″、ポンディングパッド４３．４３・・・が形
成されている。ポンディングパッド４３．４３・・・は
、マクロセル４２に対応する独立のＬＳＩである周辺フ
アミリーチツブが有している外部接続用のポンディング
パッドに対応する。また、半導体基板４１の周辺部分に
は、システムＬＳＩにおける外部接続用のポンディング
パッド４４．４４・・・が形成されている。しかして、
相互接続を必要とするマクロセル４２．４２（内のポン
ディングパッド４３．４３）間、同じくマクロセル４２
（内のボンデインクパッド４３）と補足回路との間、更
にはマクロセル４２（内のポンディングパッド４３、或
は補足回路）とポンディングパッド４４との間は、例え
ば２層目のアルミ配線４５によりにより結合される。な
お、１層目のアルミ配線〈図示せず）は、マクロセル４
２、補足回路内部の配線に用いられている。
部分には″、ポンディングパッド４３．４３・・・が形
成されている。ポンディングパッド４３．４３・・・は
、マクロセル４２に対応する独立のＬＳＩである周辺フ
アミリーチツブが有している外部接続用のポンディング
パッドに対応する。また、半導体基板４１の周辺部分に
は、システムＬＳＩにおける外部接続用のポンディング
パッド４４．４４・・・が形成されている。しかして、
相互接続を必要とするマクロセル４２．４２（内のポン
ディングパッド４３．４３）間、同じくマクロセル４２
（内のボンデインクパッド４３）と補足回路との間、更
にはマクロセル４２（内のポンディングパッド４３、或
は補足回路）とポンディングパッド４４との間は、例え
ば２層目のアルミ配線４５によりにより結合される。な
お、１層目のアルミ配線〈図示せず）は、マクロセル４
２、補足回路内部の配線に用いられている。
ところで、第１図のシステムＬＳＩでは、マクロセル４
２が独立のＬＳＩと同様なポンディングパッド４３．４
３・・・を有しているものとして説明したが、必ずしも
必要でない。これは、ポンディングパッド４３．４３・
・・が、ポンディングパッド４４．４４・・・と異なり
、半導体基板４１内部での接続だけに使用されるためで
ある。勿論、マクロセル４２がポンディングパッド４３
．４３・・・を有している場合には、マクロセル４２単
独での機能テストが可能である。また、第１図のシステ
ムＬＳＩでは、マクロセル４２．４２間、マクロセル４
２と外部接続用のポンディングパッド４４との間などは
、２層目のアルミ配線で相互接続されるものとして説明
したが−マクロセル４２、更には補足回路内のアルミ配
線と交差しない部分については、１層目のアルミ配線で
接続してもよい。但し、２層目のアルミ配線で上記の相
互接続を行なうようにした方が、設計が簡単である。
２が独立のＬＳＩと同様なポンディングパッド４３．４
３・・・を有しているものとして説明したが、必ずしも
必要でない。これは、ポンディングパッド４３．４３・
・・が、ポンディングパッド４４．４４・・・と異なり
、半導体基板４１内部での接続だけに使用されるためで
ある。勿論、マクロセル４２がポンディングパッド４３
．４３・・・を有している場合には、マクロセル４２単
独での機能テストが可能である。また、第１図のシステ
ムＬＳＩでは、マクロセル４２．４２間、マクロセル４
２と外部接続用のポンディングパッド４４との間などは
、２層目のアルミ配線で相互接続されるものとして説明
したが−マクロセル４２、更には補足回路内のアルミ配
線と交差しない部分については、１層目のアルミ配線で
接続してもよい。但し、２層目のアルミ配線で上記の相
互接続を行なうようにした方が、設計が簡単である。
次に、マイクロプロセッサ、周辺ファミリーチップ、Ｔ
ＴＬ ＩＣの組合わせにより第３図に示すように構成
されたパーソナルコンピュータシステムを、上記したシ
ステムＬＳＩに適用して実現する場合について、第２図
のブロック構成図を参照して説明・する。第２図におい
て、５０はシステムＬＳＩであり、クロックバス５１、
ローカルバス５２、およびシステムバス５３を有してい
る。システムバス５３は、コントロールバス５４、アド
レスバス５５、およびデータバス５６からなる。クロッ
クバス５１にはクロック発生回路５７、後Ｊするマイク
ロプロセッサ８０の実行サイクルに関連してシステムバ
ス５３の持ちを制御するウェイト・ステート・ロジック
（以下、ＷＳロジックと称する）５８が接続される。
ＴＬ ＩＣの組合わせにより第３図に示すように構成
されたパーソナルコンピュータシステムを、上記したシ
ステムＬＳＩに適用して実現する場合について、第２図
のブロック構成図を参照して説明・する。第２図におい
て、５０はシステムＬＳＩであり、クロックバス５１、
ローカルバス５２、およびシステムバス５３を有してい
る。システムバス５３は、コントロールバス５４、アド
レスバス５５、およびデータバス５６からなる。クロッ
クバス５１にはクロック発生回路５７、後Ｊするマイク
ロプロセッサ８０の実行サイクルに関連してシステムバ
ス５３の持ちを制御するウェイト・ステート・ロジック
（以下、ＷＳロジックと称する）５８が接続される。
このＷＳロジック５８はシステムバス５３（のコントロ
ールバス５４）にも接続される。また、ローカルバス５
２には、アドレスラッチ５９、データバッファ６０、バ
スコントローラ６１、（プログラマブル）割込みコン］
−ローラ６２、およびノン・マスカブル・インタラブ１
へ・ロジック（以下、ＮＭＩロジックと称する）７５が
接続される。ＮＭＩロジック７５は、割込みコントロー
ラ６２が最優先の割込みを受付けた場合に動作する。ア
ドレスラッチ５９、データバッフ１６０、バスコントロ
ーラ６１、および割込みコントローラ６２はシステムバ
ス５３にも接続される。
ールバス５４）にも接続される。また、ローカルバス５
２には、アドレスラッチ５９、データバッファ６０、バ
スコントローラ６１、（プログラマブル）割込みコン］
−ローラ６２、およびノン・マスカブル・インタラブ１
へ・ロジック（以下、ＮＭＩロジックと称する）７５が
接続される。ＮＭＩロジック７５は、割込みコントロー
ラ６２が最優先の割込みを受付けた場合に動作する。ア
ドレスラッチ５９、データバッフ１６０、バスコントロ
ーラ６１、および割込みコントローラ６２はシステムバ
ス５３にも接続される。
このシステムハス５３には、（プログラマブル）ＤＭＡ
コントローラ（以下、ＤＭＡＣと称する）６３、（プロ
グラマブルインターバル）タイマ６４、Ｉ１０ホー＋−
６ｓ、ＣＲＴ＝＋ントロニ７ （ＬＸ下ＣＲＴＣと称す
る）６６、フロッピーディスクコントローラ（以下、Ｆ
ＤＣと称する）６７も接続される。更に、システムバス
５３には、システムＬＳＩ５０と外部接続される一図示
せぬ主記憶（第３図のＲＡＭ２１に対応）に対するリー
ド、／ライト制御を行なうメモリコントロールロジック
６８、パリティ・チェック並びにパリティ発生を行なう
パリティ回路６９、ＣＲＴ Ｃ６６−１’） Ｆ Ｄ
ＣＢ７なトノ選択指定を行’ａう１．１０チップ選択回
路７０、ＤＭＡページレジスタ７１、ＤＭＡアドレスラ
ッチ１２、およびデータバスイネーブルデコーダ７３も
接続される。このイネーブルデコーダ７３は、システム
ＬＳＩ５０と外ＪＢ接続される１ １０撮器に対し、デ
ータバス５６上にデータが出力されたこ−とを通知する
。また、Ｉ 、、／ Ｏボート６５には、外部接続され
るキーボードく図示せず〉からのシリアルデータをパラ
レルデータに変換するシリアル／パラレル変換回路（以
下、ｓＰｃと称する）７４が接続される。
コントローラ（以下、ＤＭＡＣと称する）６３、（プロ
グラマブルインターバル）タイマ６４、Ｉ１０ホー＋−
６ｓ、ＣＲＴ＝＋ントロニ７ （ＬＸ下ＣＲＴＣと称す
る）６６、フロッピーディスクコントローラ（以下、Ｆ
ＤＣと称する）６７も接続される。更に、システムバス
５３には、システムＬＳＩ５０と外部接続される一図示
せぬ主記憶（第３図のＲＡＭ２１に対応）に対するリー
ド、／ライト制御を行なうメモリコントロールロジック
６８、パリティ・チェック並びにパリティ発生を行なう
パリティ回路６９、ＣＲＴ Ｃ６６−１’） Ｆ Ｄ
ＣＢ７なトノ選択指定を行’ａう１．１０チップ選択回
路７０、ＤＭＡページレジスタ７１、ＤＭＡアドレスラ
ッチ１２、およびデータバスイネーブルデコーダ７３も
接続される。このイネーブルデコーダ７３は、システム
ＬＳＩ５０と外ＪＢ接続される１ １０撮器に対し、デ
ータバス５６上にデータが出力されたこ−とを通知する
。また、Ｉ 、、／ Ｏボート６５には、外部接続され
るキーボードく図示せず〉からのシリアルデータをパラ
レルデータに変換するシリアル／パラレル変換回路（以
下、ｓＰｃと称する）７４が接続される。
さて、パーソナルコンピュータシステムの中心となるマ
イクロプロセッサ８０は、システムＬＳＩ５０に対し、
クロックバス５１およびローカルバス５２を介して外部
接続される。また、クロック発生回路５７を駆動するた
めの水晶発振器８１は、同タロツク発生回路５７に外部
接続される。
イクロプロセッサ８０は、システムＬＳＩ５０に対し、
クロックバス５１およびローカルバス５２を介して外部
接続される。また、クロック発生回路５７を駆動するた
めの水晶発振器８１は、同タロツク発生回路５７に外部
接続される。
上記したシステムＬＳＩ５０において、クロック発生回
路５７、バスコントローラ６１、割込みコントローラ６
２、Ｄ Ｍ Ａ Ｃ，６３、タイマ６４、Ｉ１０ポート
６５、ＣＲ丁Ｃ６６０、およびＦＤＣＧ７は、第１図に
示すマクロセル４２として処理されたものである。また
、Ｗ Ｓロジック５８、アドレスラッチ５９、データバ
ッファ６０．メモリコントロールロジック６８、パリテ
ィ回路６９、Ｉ１０チップ選択回路７０、ＤＭＡページ
レジスタ７１、Ｄ Ｍ Ａアドレスラッチ７２、データ
バスイネーブルデコーダ７３．５ＰＣ７４、およびＮＭ
Ｉロジック７５は前記した補足回路として処理されたも
のである。なお、メモリコントロールロジック６８は、
第３図のアドレスデコーダ２２、タイミング＆デ゛コー
ド回路２６、バッファレジスタ２９〜３１からなる回路
に対応し、パリティ回路６９は第３図のパリティ回路２
７に対応する。また、Ｉ１０チップ選択回路７０は第３
図のＩ１０チップ選択回路２０に対応し、ＤＭＡページ
レジスタ７１は第３図のＤ Ｍ Ａページレジスタ２８
に対応する。また、ＤＭＡアドレスラッチ７２は第３図
のバッファレジスタ３５．３６に、アドレスラッチ５９
は第３図のバッファレジスタ３２に、データバッフ１６
０は第３図のバッファレジスタ３３にそれぞれ対応する
。
路５７、バスコントローラ６１、割込みコントローラ６
２、Ｄ Ｍ Ａ Ｃ，６３、タイマ６４、Ｉ１０ポート
６５、ＣＲ丁Ｃ６６０、およびＦＤＣＧ７は、第１図に
示すマクロセル４２として処理されたものである。また
、Ｗ Ｓロジック５８、アドレスラッチ５９、データバ
ッファ６０．メモリコントロールロジック６８、パリテ
ィ回路６９、Ｉ１０チップ選択回路７０、ＤＭＡページ
レジスタ７１、Ｄ Ｍ Ａアドレスラッチ７２、データ
バスイネーブルデコーダ７３．５ＰＣ７４、およびＮＭ
Ｉロジック７５は前記した補足回路として処理されたも
のである。なお、メモリコントロールロジック６８は、
第３図のアドレスデコーダ２２、タイミング＆デ゛コー
ド回路２６、バッファレジスタ２９〜３１からなる回路
に対応し、パリティ回路６９は第３図のパリティ回路２
７に対応する。また、Ｉ１０チップ選択回路７０は第３
図のＩ１０チップ選択回路２０に対応し、ＤＭＡページ
レジスタ７１は第３図のＤ Ｍ Ａページレジスタ２８
に対応する。また、ＤＭＡアドレスラッチ７２は第３図
のバッファレジスタ３５．３６に、アドレスラッチ５９
は第３図のバッファレジスタ３２に、データバッフ１６
０は第３図のバッファレジスタ３３にそれぞれ対応する
。
次に、上記したシステムＬＳＩ５０を実現する手順につ
いて説明する。
いて説明する。
（１）マクロセルの登録
目的とするシステム（この例ではパーソナルコンピュー
タシステム）をＬＳＩ化するため、従来独立した周辺フ
ァミリーチップどして用いられてきたＬＳＩ（第３図の
例では、クロック発生回路１２、バスコントローラ１３
、割込みコンミ−ローラ１４など）を、そのパターン、
および論理機能をそのままとして、１つの大きなマクロ
セル４２としてＬＳＩ ＣＡＤ（ＣｏｍｐｕｔｅｒＡ
ｉｄｅｄ ［）ｅｓｉｇｎ）に登録する。
タシステム）をＬＳＩ化するため、従来独立した周辺フ
ァミリーチップどして用いられてきたＬＳＩ（第３図の
例では、クロック発生回路１２、バスコントローラ１３
、割込みコンミ−ローラ１４など）を、そのパターン、
および論理機能をそのままとして、１つの大きなマクロ
セル４２としてＬＳＩ ＣＡＤ（ＣｏｍｐｕｔｅｒＡ
ｉｄｅｄ ［）ｅｓｉｇｎ）に登録する。
（２）データの均一化
独立したＬＳＩは、それぞれの設計条件でもって作られ
ている。したがって、線幅、ゲート長、グー１−醒化膜
厚、基板のスレッシュホールド電圧等は、各ＬＳＩでま
ちまちである。このため、それらをそのままマクロセル
４２として登録したのでは、周辺ファミリーチップなど
、各種の独立したしＳｌを１つのＬＳＩとしてモノリシ
ック化することが困難となる。そこで、マクロセル４２
として登録するに当っては、独立のＬＳＩの設計条件を
、同一の設計条件に変換し直しておく。
ている。したがって、線幅、ゲート長、グー１−醒化膜
厚、基板のスレッシュホールド電圧等は、各ＬＳＩでま
ちまちである。このため、それらをそのままマクロセル
４２として登録したのでは、周辺ファミリーチップなど
、各種の独立したしＳｌを１つのＬＳＩとしてモノリシ
ック化することが困難となる。そこで、マクロセル４２
として登録するに当っては、独立のＬＳＩの設計条件を
、同一の設計条件に変換し直しておく。
（３）論理機能の見直し
第２図に示すシステムＬＳＩ５０を実現するとき、各マ
クロセル４２自身は既に完成している独立したＬＳＩと
基本的に同パターン配列、同機能のものとされる。但し
、上記（２）で述べた設計条件（設計ルール〉の均一化
は施されて゛いる。即ち、独立のＬＳＩパターン配列と
は、必ずしもパターン形状が同一であることまでも示す
ものではない。
クロセル４２自身は既に完成している独立したＬＳＩと
基本的に同パターン配列、同機能のものとされる。但し
、上記（２）で述べた設計条件（設計ルール〉の均一化
は施されて゛いる。即ち、独立のＬＳＩパターン配列と
は、必ずしもパターン形状が同一であることまでも示す
ものではない。
また、本実施例では、各マクロセル４２（更には補足回
路）を全て０ＭＯ８化している。したがって、マクロセ
ル４２のパ・ターン構造が、上記０ＭＯ８化の故に独立
のＬＳＩのそれと異なることはあり得る。しかし、上記
の相違は、単に素子構造の相違によるもので、独立のＬ
ＳＩのパターン配列を適用していることに変わりはない
。
路）を全て０ＭＯ８化している。したがって、マクロセ
ル４２のパ・ターン構造が、上記０ＭＯ８化の故に独立
のＬＳＩのそれと異なることはあり得る。しかし、上記
の相違は、単に素子構造の相違によるもので、独立のＬ
ＳＩのパターン配列を適用していることに変わりはない
。
ここで、独立のＬＳＩど同パターン、同機能のマクロセ
ル４２を各種用いてシステムＬＳＩ５０を構成した場合
を考えてみる。この場合、各マクロセル４２には、対応
する独立のＬＳＩと同一機能、或は同一外部接続条件を
守らなくてもよい部分が生じる。これは、独立のＬＳＩ
には、本システムでは不要となる機能部分が設けられて
いることがあるためである。そこで、このような不要機
能部分を除去することにより、マクロセル４２の面積（
即ち、システムＬＳＩ５０のチップ面積）の縮小化、更
にはマクロセル４２．４２間の接続遅れ時間の減少を図
ることが可能となる。その具体例は以下の通りである。
ル４２を各種用いてシステムＬＳＩ５０を構成した場合
を考えてみる。この場合、各マクロセル４２には、対応
する独立のＬＳＩと同一機能、或は同一外部接続条件を
守らなくてもよい部分が生じる。これは、独立のＬＳＩ
には、本システムでは不要となる機能部分が設けられて
いることがあるためである。そこで、このような不要機
能部分を除去することにより、マクロセル４２の面積（
即ち、システムＬＳＩ５０のチップ面積）の縮小化、更
にはマクロセル４２．４２間の接続遅れ時間の減少を図
ることが可能となる。その具体例は以下の通りである。
ａ）独立のＬＳＩが有していた外部接続用のポンディン
グパッドは、対応するマクロセル４２にあっては必ずし
も必要でない。したがって、マクロセル４２単体での礪
能チェックを必要としなければ、マクロセル４２におい
ては上記のポンディングパッドの削除が可能となる。
グパッドは、対応するマクロセル４２にあっては必ずし
も必要でない。したがって、マクロセル４２単体での礪
能チェックを必要としなければ、マクロセル４２におい
ては上記のポンディングパッドの削除が可能となる。
ｂ）同様に、ポンディングパッドの周辺に形成されてい
た入力保護回路が削除できる。これにより、入力保護回
路に起因する信号伝達速度の低下が防止できる。
た入力保護回路が削除できる。これにより、入力保護回
路に起因する信号伝達速度の低下が防止できる。
Ｃ）同様に、ポンディングパッド周辺に形成されていた
出力ドライバのうち、対応する信号が（システムし８１
５０の〉外部へ直接出力されず、他のマクロセル４２、
或は補足回路に出力されるものについては、その大きさ
を必要サイズ（必要ファンアラ１゛・）に縮小できる。
出力ドライバのうち、対応する信号が（システムし８１
５０の〉外部へ直接出力されず、他のマクロセル４２、
或は補足回路に出力されるものについては、その大きさ
を必要サイズ（必要ファンアラ１゛・）に縮小できる。
これにより、マクロセル４２の面積の縮小、マクロセル
４２．４２間などでの遅れ曲間の短縮が図れる。
４２．４２間などでの遅れ曲間の短縮が図れる。
ｄ）第３図のクロック発生回路１２に対応するマクロセ
ル４２、即ち第１図のクロック発生回路５７の場合には
、高速の水晶発振器８１が、本システムＬＳＩ５０の近
傍に置かれなくても正しく発振が行なわれるように、ま
た内部クロック発生回路は精度が低く使用不可のため工
夫が施されている。即ち、この例では、ＥＦＩ入カビン
のみを動かせる構造としている。
ル４２、即ち第１図のクロック発生回路５７の場合には
、高速の水晶発振器８１が、本システムＬＳＩ５０の近
傍に置かれなくても正しく発振が行なわれるように、ま
た内部クロック発生回路は精度が低く使用不可のため工
夫が施されている。即ち、この例では、ＥＦＩ入カビン
のみを動かせる構造としている。
ｅ）パスコン１ヘローラ６１
第１図のバスコントローラ６１に対応する第３図のバス
コントローラ１３、例えばインテル社の８２８８は、バ
ス制御を司るため、ドライブ能力も含めてバイポーラＩ
Ｃとなってい、る。しかし、システムＬＳＩ５０にあっ
ては、全てのマクロセル４２を０ＭＯ３化し、高集積化
を行なっても熱的な１〜ラブルが発生するのを防止して
いる。したがって、バスコントローラ６１についてもＣ
Ｍ ＯＳ化を施している。また、バスコントローラ６１
においては、各制御信号（Ｉ ＯＲＣ，Ａ Ｉ ＯＷＣ
等）のプルアップをバスコントローラ６１（マクロセル
４２）内に設けるようにしている。
コントローラ１３、例えばインテル社の８２８８は、バ
ス制御を司るため、ドライブ能力も含めてバイポーラＩ
Ｃとなってい、る。しかし、システムＬＳＩ５０にあっ
ては、全てのマクロセル４２を０ＭＯ３化し、高集積化
を行なっても熱的な１〜ラブルが発生するのを防止して
いる。したがって、バスコントローラ６１についてもＣ
Ｍ ＯＳ化を施している。また、バスコントローラ６１
においては、各制御信号（Ｉ ＯＲＣ，Ａ Ｉ ＯＷＣ
等）のプルアップをバスコントローラ６１（マクロセル
４２）内に設けるようにしている。
ｆ）割込みコントローラ６２
第１図の割込みコントローラ６２に対応する第３図の割
込みコントローラ１４、例えばインテル社の８２５９Ａ
は、割込みベク；〜ルを増やせるようカスケードライン
接続ビンを有している。しかし、本システムでは使用し
ないため、割込みコントローラ６２においては削除され
ている。
込みコントローラ１４、例えばインテル社の８２５９Ａ
は、割込みベク；〜ルを増やせるようカスケードライン
接続ビンを有している。しかし、本システムでは使用し
ないため、割込みコントローラ６２においては削除され
ている。
Ｃｌ）ＤＭＡＣ６３
第１図のＤＭＡＣ６３に対応する第３図のＤＭＡＣｌ３
、例えばインテル社の８２３７Ａ−５の持つＡＥＮ （
Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ ）信号はＡＣ的に遅
いスペックとなっている。そこで本システムでは、シス
テムＬＳＩ５０の外部でこのタイミングを生成するよう
にしている。したがって、ＡＥＮ信号は、割込みコント
ローラ６２（マクロセル４２）においては使用しない。
、例えばインテル社の８２３７Ａ−５の持つＡＥＮ （
Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ ）信号はＡＣ的に遅
いスペックとなっている。そこで本システムでは、シス
テムＬＳＩ５０の外部でこのタイミングを生成するよう
にしている。したがって、ＡＥＮ信号は、割込みコント
ローラ６２（マクロセル４２）においては使用しない。
ｈ）タイマ６４
チャネル１はリフレッシュ用とし、ＤＭＡチャネルＯに
接続し、ゲートは常に許可状態とする。チャネル２はス
ピーカのトーン調整用とし、グー１−はＩ ／ Ｏポー
ト６５により制御する。また、チャネルＯは割込みレベ
ルＯに割当て、システムタイマとして用い、ゲートは常
に許可に設定する。
接続し、ゲートは常に許可状態とする。チャネル２はス
ピーカのトーン調整用とし、グー１−はＩ ／ Ｏポー
ト６５により制御する。また、チャネルＯは割込みレベ
ルＯに割当て、システムタイマとして用い、ゲートは常
に許可に設定する。
１）Ｉ１０ボート６５
ＰＡポートはキーボードスキャンコートの入力用とする
。キーボードデータ１よ、システムＬＳＩ５０にシリア
ルで入力され、Ｓ Ｐ Ｃ７４でシリアル／′パラレル
変換された後ＰＡポートに導かれる。また、ＰＢボート
はスピーカへのデータ出力、キーボード制御信号出力に
用いられる。またＰＣボートは周辺の８ビツト情報を読
取るＤＩＲスイッチの情報の読取り、更にはパリティ・
チェック信号、タイマＣ）−１２、Ｉ ／ Ｏチェック
信号等の読取りに用いられる。
。キーボードデータ１よ、システムＬＳＩ５０にシリア
ルで入力され、Ｓ Ｐ Ｃ７４でシリアル／′パラレル
変換された後ＰＡポートに導かれる。また、ＰＢボート
はスピーカへのデータ出力、キーボード制御信号出力に
用いられる。またＰＣボートは周辺の８ビツト情報を読
取るＤＩＲスイッチの情報の読取り、更にはパリティ・
チェック信号、タイマＣ）−１２、Ｉ ／ Ｏチェック
信号等の読取りに用いられる。
ｊ）ＣＲＴＣ６６
外部に付加されるＣＲＴモニタがカラーの場合とモノク
ロの場合とで、機器アドレスを“’ ３ Ｄ Ｏ”〜“
’ ３ Ｄ Ｆ ”と、“３ Ｂ Ｏ”〜゛′３Ｂ７″
（いずれも１６進表現）とに分けである。そこで、Ｃ
ＲＴ０６Ｇには、上記機器アドレスに対するアドレスデ
コード回路が設けられている。
ロの場合とで、機器アドレスを“’ ３ Ｄ Ｏ”〜“
’ ３ Ｄ Ｆ ”と、“３ Ｂ Ｏ”〜゛′３Ｂ７″
（いずれも１６進表現）とに分けである。そこで、Ｃ
ＲＴ０６Ｇには、上記機器アドレスに対するアドレスデ
コード回路が設けられている。
次に、第２図のシステムの動作を説明する。本システム
の稼働は、電源オン後、外部の水晶発振器８１から基本
り゛ロックを得ることにより、開始（イニシャライズ）
する。外部のマイクロプロセッサ８０（例えばインテル
社の８０８８ ）がコントロールを開始し、外部の主記
憶（図示せず）との間で命令のフェッチが行なわれると
、その命令の記憶アドレスは、マイクロプロセッサ８０
→ローカルバス５２（内のアドレスバス）−＋アドレス
ラッチ５９→（システムバス５３内の）アドレスバス５
５→主記憶と転送される。しかして、主記憶からフェッ
チされた命令語は、主記憶→（システムバス５３内の）
データバス５６→データバツフ１６０→ローカルバス５
２（内のデータステータスバス）→マイクロプロセッサ
８０と転送される。この間、パリティ回路６９により、
読取りデータ（この例では命令語）のパリティ°ヂエツ
クが行なわれる。
の稼働は、電源オン後、外部の水晶発振器８１から基本
り゛ロックを得ることにより、開始（イニシャライズ）
する。外部のマイクロプロセッサ８０（例えばインテル
社の８０８８ ）がコントロールを開始し、外部の主記
憶（図示せず）との間で命令のフェッチが行なわれると
、その命令の記憶アドレスは、マイクロプロセッサ８０
→ローカルバス５２（内のアドレスバス）−＋アドレス
ラッチ５９→（システムバス５３内の）アドレスバス５
５→主記憶と転送される。しかして、主記憶からフェッ
チされた命令語は、主記憶→（システムバス５３内の）
データバス５６→データバツフ１６０→ローカルバス５
２（内のデータステータスバス）→マイクロプロセッサ
８０と転送される。この間、パリティ回路６９により、
読取りデータ（この例では命令語）のパリティ°ヂエツ
クが行なわれる。
もし、ＤＭＡ転送が行なわれる場合には、ＤＭＡＣＣ＋
３が働く。しかしてＤＭＡＣ６３の制御により、主記憶
と１ 、、／ ＯＲ器との間でアドレスバス５５／デー
タバス５６を介したアクセス／転送が直接行なわれる。
３が働く。しかしてＤＭＡＣ６３の制御により、主記憶
と１ 、、／ ＯＲ器との間でアドレスバス５５／デー
タバス５６を介したアクセス／転送が直接行なわれる。
ｌ１０ｉｌ器の制御信号は、Ｉ１０ポート６５より入出
力され、Ｉ ／ ０機器とのデータ入出力は、やはりデ
ータバス５Ｇを経由して行なわれる。また、ＤＭＡ転送
に際しては、アドレスはＤＭＡアドレスラッチ７２に保
持され、そのＤＮ・ＩＡアドレスを与えるセグメントデ
ータ（４ヒツト）×４チャネル分の情報はＤＭＡページ
レジスタ７１に保持される。
力され、Ｉ ／ ０機器とのデータ入出力は、やはりデ
ータバス５Ｇを経由して行なわれる。また、ＤＭＡ転送
に際しては、アドレスはＤＭＡアドレスラッチ７２に保
持され、そのＤＮ・ＩＡアドレスを与えるセグメントデ
ータ（４ヒツト）×４チャネル分の情報はＤＭＡページ
レジスタ７１に保持される。
１／、０Ｉｆｉ器が、データバス５６をアクセスしてよ
いタイミングか否かは、データバスイネーブルデコーダ
７３からの出力信号により判別できる。
いタイミングか否かは、データバスイネーブルデコーダ
７３からの出力信号により判別できる。
さて、システムＬＳＩ５０の外部に置かれる主記憶は、
Ｏ〜２５５ＫＢ、２５６〜５１１ＫＢ、５１２〜６４０
ＫＢの各Ｄ ＲＡ Ｍブロックからなる。
Ｏ〜２５５ＫＢ、２５６〜５１１ＫＢ、５１２〜６４０
ＫＢの各Ｄ ＲＡ Ｍブロックからなる。
、しかして、これら各ＤＲＡＭブロックに対するＲＡＳ
信号は、メモリコントロールロジック６８から出力され
る。この例では、各種マイクロプログラムを格納する外
部ＲＯＭ（図示せず）に対する読出し制御信号ＲＯＥも
、メモリコントロールロジック６８から出力される。
信号は、メモリコントロールロジック６８から出力され
る。この例では、各種マイクロプログラムを格納する外
部ＲＯＭ（図示せず）に対する読出し制御信号ＲＯＥも
、メモリコントロールロジック６８から出力される。
１．１０機器等からの割込みの制御は、割込みコントロ
ーラ６２によって行なわれる。また、ＣＲＴ００１３は
、外部にＶＦＯ回路、コマンドラッチ用のラッチレジス
タ、或はプリシフト回路等を置く構造をとっている。こ
のブリシフト回路は、磁気記憶の相互干渉を低減させる
べく、磁力のピークに合せて記憶タイミングを制御する
。また、ＣＲＴ０６Ｇは、図示せぬＣＲＴモニタに対し
、文字表示、簡易グラフィック表示、フルグラフィック
表示、カラー“制御、文字のブリンク、スクロール等の
制御゛を行なう。なお、ＣＲＴモニタとしては、カラー
、モノクロいずれかが選。べろ。また、ＬＣＤを使用す
ることも可能である。
ーラ６２によって行なわれる。また、ＣＲＴ００１３は
、外部にＶＦＯ回路、コマンドラッチ用のラッチレジス
タ、或はプリシフト回路等を置く構造をとっている。こ
のブリシフト回路は、磁気記憶の相互干渉を低減させる
べく、磁力のピークに合せて記憶タイミングを制御する
。また、ＣＲＴ０６Ｇは、図示せぬＣＲＴモニタに対し
、文字表示、簡易グラフィック表示、フルグラフィック
表示、カラー“制御、文字のブリンク、スクロール等の
制御゛を行なう。なお、ＣＲＴモニタとしては、カラー
、モノクロいずれかが選。べろ。また、ＬＣＤを使用す
ることも可能である。
このように、この実施例におけるシステムＬＳＩは、マ
イクロプロセッサの周辺ファミリーチップに相当する、
ＤＭＡコントローラ、クロック発生回路、タイマ、割込
みコントローラなどの各マクロセル、更にはアドレスや
データの（ＤＭＡを含む）ラッチレジスタ類などの補足
回路と、システムバス上に配置されるＩ１０ポート、フ
ロッピーディスクコントローラ、ＣＲＴコントローラな
どの各マクロセル、更に１よメモリコントロールロジッ
クなどの補足回路との大きな論理機能を、ローカルバス
、システムバスを中心どして相互接続してなり、マイク
ロプロセッサのＣＰ ＬＪ １ｍ能を補うように構成さ
れている。
イクロプロセッサの周辺ファミリーチップに相当する、
ＤＭＡコントローラ、クロック発生回路、タイマ、割込
みコントローラなどの各マクロセル、更にはアドレスや
データの（ＤＭＡを含む）ラッチレジスタ類などの補足
回路と、システムバス上に配置されるＩ１０ポート、フ
ロッピーディスクコントローラ、ＣＲＴコントローラな
どの各マクロセル、更に１よメモリコントロールロジッ
クなどの補足回路との大きな論理機能を、ローカルバス
、システムバスを中心どして相互接続してなり、マイク
ロプロセッサのＣＰ ＬＪ １ｍ能を補うように構成さ
れている。
上記したシステムＬＳＩでは、主としてデータやアドレ
スのラッチレジスタ類などの補足回路（周辺Ｇｌｕｅ回
路）と、２層目のアルミ配線について新たにパターン設
計を行なうだけて、マイクロプロセッサの周辺ファミリ
ーチップと同等の憬能を有づ゛る大規模集積回路が実現
できる。明らかなように、本システムＬＳＩでは、この
種ＬＳＩを周辺ファミリーチップのパターン配列を適用
せずに独自に設計する場合に比べ、設計期間が著しく短
縮できる。
スのラッチレジスタ類などの補足回路（周辺Ｇｌｕｅ回
路）と、２層目のアルミ配線について新たにパターン設
計を行なうだけて、マイクロプロセッサの周辺ファミリ
ーチップと同等の憬能を有づ゛る大規模集積回路が実現
できる。明らかなように、本システムＬＳＩでは、この
種ＬＳＩを周辺ファミリーチップのパターン配列を適用
せずに独自に設計する場合に比べ、設計期間が著しく短
縮できる。
なお、前記実施例では、パーソナルコンピュータシステ
ムに適用するシステムＬＳＩについて説明したが、これ
に限るものではなく、マクロセルの選び方、補足回路の
作り方、マクロセル間の相互の接続方法等を必要に応じ
て変えることにより、１チツプ化された所望のシステム
ＬＳＩが実現てきる。
ムに適用するシステムＬＳＩについて説明したが、これ
に限るものではなく、マクロセルの選び方、補足回路の
作り方、マクロセル間の相互の接続方法等を必要に応じ
て変えることにより、１チツプ化された所望のシステム
ＬＳＩが実現てきる。
［発明の効果］
以上詳述したようにこの発明によれば、従来複数の独立
したＬＳＩを用いて構成されていたシステムの簡略化が
極めて簡単に実現できる。
したＬＳＩを用いて構成されていたシステムの簡略化が
極めて簡単に実現できる。
第１図はこの発明の一実施例に係るシステムＬＳＩの概
略構成を示す平面図、第２図は第１図のシステムＬＳＩ
をパーソナルコンピュータシステムに適用した場合のブ
ロック構成図、第３図は従来のパーソナルコンピュータ
システムのブロック構成図である。 ４１・・・半導体基板、４２．４２・・・マクロセル、
４３．４３゜４４、４４・・・ホンディングバッド、４
５．４５・・・アルミ配線。 出願人代理人 弁理士 鈴江武彦 第１図 ″ ４１−−−−−一千１褪販４２−−−−−
−マク０七ル
略構成を示す平面図、第２図は第１図のシステムＬＳＩ
をパーソナルコンピュータシステムに適用した場合のブ
ロック構成図、第３図は従来のパーソナルコンピュータ
システムのブロック構成図である。 ４１・・・半導体基板、４２．４２・・・マクロセル、
４３．４３゜４４、４４・・・ホンディングバッド、４
５．４５・・・アルミ配線。 出願人代理人 弁理士 鈴江武彦 第１図 ″ ４１−−−−−一千１褪販４２−−−−−
−マク０七ル
Claims (1)
- 所要のシステムが構成可能な複数種の独立したＬＳＩに
対応する複数種のマクロセルであって、対応する上記独
立したＬＳＩの主要回路と同一の主要回路を有し、同主
要回路のパターン構成に上記独立したＬＳＩのパターン
配列を適用してなる複数種のマクロセルと、これら複数
種のマクロセルの機能を補足する補足回路とが共通の半
導体基板に形成され、上記マクロセル間、上記マクロセ
ルと補足回路との間が必要に応じて２層目の配線で相互
接続されていることを特徴とするシステムＬＳＩ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136940A JPH0673363B2 (ja) | 1984-07-02 | 1984-07-02 | システムｌｓｉの設計方法 |
| KR1019850004512A KR900000177B1 (ko) | 1984-07-02 | 1985-06-25 | 모놀로딕 세미-커미텀 lsi |
| US06/750,472 US4839820A (en) | 1984-07-02 | 1985-07-01 | Monolithic semi-custom LSI |
| DE3523621A DE3523621C2 (de) | 1984-07-02 | 1985-07-02 | Halb-kundenspezifizierter großintegrierter Schaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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