CN110609805B - 系统级芯片的实现方法 - Google Patents

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Abstract

本发明涉及一种系统级芯片的实现方法，系统级芯片包括：逻辑芯片；与逻辑芯片实现晶圆级封装的动态存储器；所述晶圆级封装的动态存储器可配置N个存储模块以对应1个逻辑芯片，其中N为大于等于2的自然数。本发明中，将系统中带宽需求大的数据分流到该N个存储模块，提高系统整体性能，降低系统功耗。

Description

系统级芯片的实现方法
技术领域
本发明涉及计算机领域，尤其涉及一种系统级芯片的实现方法。
背景技术
系统芯片（System-on-a-chip，SoC）是在单个芯片上集成一个完整的系统，把所有或部分必要的功能集成进单个芯片的半导体技术。完整的系统一般包括中央处理器（CPU）、多个数字和模拟IP核、存储器以及外围部件电路等。遵循摩尔定律，深亚微米级（40/28/22nm）半导体技术制程已日趋成熟，系统芯片本身的时钟越来越快（高达GHz/秒）, 片内集成的IP核和CPU个数（多核）越来越多，使得SoC的整体性能越来越多地受限于片外内存的访问速度，即通常所谓的“内存墙”问题。
“内存墙”指的是内存性能严重限制CPU性能发挥的现象。这是由于长期以来处理器的计算速度发展得比内存的存取速度快，这种不均衡的发展速度造成了内存瓶颈，制约了日益增长的高性能处理器，难以发挥出应有的功效。
在如图1所示的典型SoC系统芯片中、多核CPU（Central Processing Unit中央处理器）、GPU（Graphics Processing Unit, 图形处理单元，2D/3D图形引擎）、video codec(高清视频编解码器)、 ISP（Image Signal Processor, 图像数据处理器）等模块都要读写片外内存。而系统带宽要求最高的往往是这些多媒体模块，例如一路高清视频（1920x1080,30fps）所需带宽可高达500M字节每秒。而这些高带宽模块的DDR访问请求和数据都必须经过数据总线仲裁器（arbitor/data frabric/cross bar等），仲裁胜者才得到机会去访问DDR。这种架构第一受限于DDR数据总线宽度（16或者32bit在手机系统中），为了达到性能要求，DDR总线的频率必须很高（例如高达800MHz），这是引起系统高功耗的一个重要原因。第二由于总线仲裁器的介入，多个模块的地址总线来回切换会降低DDR数据的访问效率。另外总线仲裁的引入本身会带来额外的系统访问延时。
本领域技术人员很早就认识到“内存墙”问题，并采取了多种针对性的措施。从最初的单纯依靠提高处理器频率来提升计算性能，到后来的利用多核心并行计算技术来提升计算性能，再到后来通过降低内存等待时间、提升内存带宽的方法。比如：公开号为CN101013407A的中国专利申请中，披露了一种支持多总线多类型存储器的内存仲裁实现系统和方法，通过修改仲裁算法，提高内存数据的访问效率。但上述方法均未能彻底、有效地解决内存瓶颈问题。
发明内容
本发明所要解决的技术问题是如何提高内存数据的访问效率，提高数据传输速度，降低系统功耗，提高系统整体性能。
为了解决上述技术问题，本发明提供一种系统级芯片的实现方法，系统级芯片包括：
逻辑芯片；
与逻辑芯片实现晶圆级封装的动态存储器；
所述晶圆级封装的动态存储器可配置N个存储模块以对应1个逻辑芯片，其中N为大于等于2的自然数。
可选的，所述可配置的动态存储器的存储模块是通过划片槽分隔开的。
可选的，所述晶圆级封装的动态存储器在制造过程中光罩的曝光尺寸大小与逻辑芯片在制造过程中光罩的曝光尺寸大小相同。
可选的，所述晶圆级封装的动态存储器的光罩的一次曝光包括：12乘12个可配置存储模块。
可选的，通过改动至少一层光罩设计，匹配不同大小或不同类型的逻辑芯片。
可选的，所述改动至少一层光罩设计包括：至少设置一条总线于划片槽区域；
所述总线电性连接至少一个可配置存储模块，所述总线通过晶圆级封装与所述逻辑芯片内的电路实现电性连接。
可选的，所述晶圆级封装的动态存储器与逻辑芯片之间是通过混合键合方式连接的。
可选的，所述混合键合方式还提供冗余，所述冗余设置用于进行修复。
可选的，所述逻辑芯片包括：逻辑控制模块、外部存储器接口模块。
可选的，所述系统级芯片还包括：与逻辑芯片的外部存储器接口模块相连的片外动态存储器。
可选的，所述逻辑芯片为人工智能芯片，所述人工智能芯片的动态存储器的N个存储模块中至少一半与所述逻辑芯片内的电路通过晶圆级封装直接实现电性连接，以实现较大的数据交换速度。
可选的，所述人工智能芯片包括：若干重复的人工智能运算模块；所述重复的人工智能运算模块的重复方式与晶圆级封装的动态存储器的存储模块的重复方式相似，以提高布线的效率。
可选的，所述逻辑芯片为基带芯片，所述基带芯片的功能模组至少包括：调制解调器模块、屏幕驱动模块。
可选的，所述基带芯片的调制解调器模块工作时，可将片外动态存储器关闭，而基带芯片的调制解调器模块相连的晶圆级封装的动态存储器中相对应的存储模块保持工作，以减少功耗。
可选的，设置第一总线，所述基带芯片的调制解调器模块通过第一总线直接访问晶圆级封装的动态存储器的特定存储模块；不和基带芯片的全局的数据总线冲突，实现并行的数据读取。
可选的，设置第二总线，所述基带芯片的屏幕驱动模块通过第二总线直接访问晶圆级封装的动态存储器的特定存储模块；不和基带芯片的全局的数据总线冲突，实现并行的数据读取。
可选的，逻辑芯片还包括：图像信号处理模块，在使用对应的晶圆级封装的动态存储器的存储模块时，由所述图像信号处理模块处理完数据，再放置到片外动态存储器中。
可选的，提供主放大器电路，主放大器电路的频率，与逻辑芯片实现晶圆级封装的动态存储器的输入输出接口的输出频率相差20%以内。
相对于现有技术，本发明中系统及芯片的实现方法具有以下有益效果：
本发明的系统级芯片（SoC）具有与逻辑芯片实现晶圆级封装的动态存储器，动态存储器可配置N个存储模块，将SoC系统中带宽需求大的数据分流到该N个存储模块，提高系统整体性能，降低系统功耗。
此外，动态存储器在制造过程中光罩的曝光尺寸大小与逻辑芯片在制造过程中光罩的曝光尺寸大小相同，芯片切割后只需要进行一次封装。且还可以通过改动至少一层光罩设计，匹配不同大小或不同类型的逻辑芯片。
附图说明
图1为系统级芯片架构的一现有技术的结构示意图；
图2为本发明一实施例中系统级芯片的结构示意图；
图3为本发明一实施例中动态存储器的结构示意图；
图4为本发明一实施例中系统级芯片的结构示意图；
图5为本发明一实施例中人工智能芯片的结构示意图；
图6为本发明一实施例中基带芯片的结构示意图；
图7为本发明一实施例中基带芯片与动态存储器连接的结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图对本发明的系统级芯片进行详细描述。
实施例一
参考图2所示，本发明的系统级芯片包括：
逻辑芯片10；
与逻辑芯片10实现晶圆级封装的动态存储器20；
所述晶圆级封装的动态存储器20可配置N个存储模块21以对应1个逻辑芯片10，其中N为大于等于2的自然数。其中，所述可配置的动态存储器20的N个存储模块21是通过划片槽22分隔开的。
进一步的，所述晶圆级封装的动态存储器20在制造过程中光罩的曝光尺寸（shotsize）大小与逻辑芯片10在制造过程中光罩的曝光尺寸大小相同，芯片切割后只需要进行一次封装，工艺简单。例如，所述晶圆级封装的动态存储器20的光罩的一次曝光包括：12乘12个可配置存储模块21。
为了匹配不同大小或不同类型的逻辑芯片，可以通过改动至少一层光罩设计实现。参考图3所示，所述改动至少一层光罩设计包括：至少设置一条总线30于划片槽22区域，所述总线30电性连接至少一个可配置存储模块21，划片槽22中可以设置多条总线，一条总线也可以与多个存储模块21电性连接，所述总线30通过晶圆级封装与所述逻辑芯片10内的电路实现电性连接。
所述晶圆级封装的动态存储器20与逻辑芯片10之间是通过混合键合（HybridBonding）方式连接的。进一步的，所述混合键合方式还提供冗余，所述冗余设置可用来进行修复，当用于逻辑芯片与动态存储器电性连接的贯孔出现异常时，冗余的贯孔可用于替换该异常的贯孔，实现电性连接。
参考图4所示，所述逻辑芯片10包括：逻辑控制模块11、外部存储器接口模块111、与逻辑芯片的外部存储器接口模块相连的片外动态存储器40。所述逻辑控制模块11用于控制逻辑芯片10的数据分别在动态存储器20、片外动态存储器40之间传输，外部存储接口模块111用于实现逻辑芯片10与片外动态存储器40之间的数据传输。本发明中，将系统级芯片中带宽需求大的数据分流到该N个存储模块，将数据带宽需求小的数据传输到片外动然存储器模块，提高数据传输效率，提高系统整体性能，降低系统功耗。
进一步的，逻辑控制器中提供主放大器电路（图中未示出），主放大器电路的频率，与逻辑芯片实现晶圆级封装的动态存储器的输入输出接口的输出频率相差20%以内，保证数据传输速率。
实施例二
参考图5所示，本实施例中的所述逻辑芯片为人工智能芯片50，所述人工智能芯片50的动态存储器的N个存储模块中至少一半与所述人工智能芯片50内的电路通过晶圆级封装直接实现电性连接，以实现较大的数据交换速度。进一步的，所述人工智能芯片50包括：若干重复的人工智能运算模块51，所述重复的人工智能运算模块的重复方式与晶圆级封装的动态存储器的存储模块的重复方式相似，以提高布线的效率。
实施例三
参考图6所示，本实施例中的所述逻辑芯片为基带芯片60，所述基带芯片60的功能模组至少包括调制解调器模块61、屏幕驱动模块62。
所述基带芯片的调制解调器模块61工作时，可将片外动态存储器40关闭，而基带芯片的调制解调器模块61相连的晶圆级封装的动态存储器20中相对应的存储模块保持工作，以减少功耗。
参考图7所示，设置第一总线，所述基带芯片60的调制解调器模块61可以通过第一总线直接访问晶圆级封装的动态存储器20的特定存储模块，且该第一总线不和基带芯片的全局的数据总线冲突，实现并行的数据读取。所述第一总线可设置于划片槽中，与划片槽中的全局的数据总线相互之间不干扰。
设置第二总线，所述基带芯片60的屏幕驱动模块62可以通过第二总线直接访问晶圆级封装的动态存储器的特定存储模块，且该第二总线不和基带芯片的全局的数据总线冲突，实现并行的数据读取。所述第二总线可设置于划片槽中，与划片槽中的全局的数据总线相互之间不干扰。
进一步的，基带芯片还包括：图像信号处理模块63，在使用对应的晶圆级封装的动态存储器的存储模块时，由所述图像信号处理模块63处理完数据，再放置到片外动态存储器40中。
综上所述，本发明的系统级芯片（SoC）具有与逻辑芯片实现晶圆级封装的动态存储器，动态存储器可配置N个存储模块，将SoC系统中带宽需求大的数据分流到该N个存储模块，提高系统整体性能，降低系统功耗。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种系统级芯片的实现方法，其特征在于，系统级芯片包括：
逻辑芯片，所述逻辑芯片为基带芯片，所述基带芯片的功能模组至少包括：调制解调器模块、屏幕驱动模块；
与逻辑芯片实现晶圆级封装的动态存储器；
所述晶圆级封装的动态存储器可配置N个存储模块以对应1个逻辑芯片，其中N为大于等于2的自然数；
将SoC系统中带宽需求大的数据分流到该N个存储模块，提高系统整体性能，降低系统功耗；
所述基带芯片的调制解调器模块工作时，可将片外动态存储器关闭，而基带芯片的调制解调器模块相连的晶圆级封装的动态存储器中相对应的存储模块保持工作，以减少功耗。
2.根据权利要求1所述的系统级芯片的实现方法，其特征在于，所述可配置的动态存储器的存储模块是通过划片槽分隔开的。
3.根据权利要求1所述的系统级芯片的实现方法，其特征在于，所述晶圆级封装的动态存储器在制造过程中光罩的曝光尺寸大小与逻辑芯片在制造过程中光罩的曝光尺寸大小相同。
4.根据权利要求3所述的系统级芯片的实现方法，其特征在于，所述晶圆级封装的动态存储器的光罩的一次曝光包括：12乘12个可配置存储模块。
5.根据权利要求1所述的系统级芯片的实现方法，其特征在于，通过改动至少一层光罩设计，匹配不同大小或不同类型的逻辑芯片。
6.根据权利要求5所述的系统级芯片的实现方法，其特征在于，所述改动至少一层光罩设计包括：至少设置一条总线于划片槽区域；
所述总线电性连接至少一个可配置存储模块，所述总线通过晶圆级封装与所述逻辑芯片内的电路实现电性连接。
7.根据权利要求1所述的系统级芯片的实现方法，其特征在于，所述晶圆级封装的动态存储器与逻辑芯片之间是通过混合键合方式连接的。
8.根据权利要求7所述的系统级芯片的实现方法，其特征在于，所述混合键合方式还提供冗余，所述冗余设置用于进行修复。
9.根据权利要求1所述的系统级芯片的实现方法，其特征在于，所述逻辑芯片包括：逻辑控制模块、外部存储器接口模块。
10.根据权利要求9所述的系统级芯片的实现方法，其特征在于，所述系统级芯片还包括：与逻辑芯片的外部存储器接口模块相连的片外动态存储器。
11.根据权利要求1所述的系统级芯片的实现方法，其特征在于，所述逻辑芯片为人工智能芯片，所述人工智能芯片的动态存储器的N个存储模块中至少一半与所述人工智能芯片内的电路通过晶圆级封装直接实现电性连接，以实现较大的数据交换速度。
12.根据权利要求11所述的系统级芯片的实现方法，其特征在于，所述人工智能芯片包括：若干重复的人工智能运算模块；所述重复的人工智能运算模块的重复方式与晶圆级封装的动态存储器的存储模块的重复方式相似，以提高布线的效率。
13.根据权利要求1所述的系统级芯片的实现方法，其特征在于，设置第一总线，所述基带芯片的调制解调器模块通过第一总线直接访问晶圆级封装的动态存储器的特定存储模块；不和基带芯片的全局的数据总线冲突，实现并行的数据读取。
14.根据权利要求1所述的系统级芯片的实现方法，其特征在于，设置第二总线，所述基带芯片的屏幕驱动模块通过第二总线直接访问晶圆级封装的动态存储器的特定存储模块；不和基带芯片的全局的数据总线冲突，实现并行的数据读取。
15.根据权利要求1所述的系统级芯片的实现方法，其特征在于，基带芯片还包括：图像信号处理模块，在使用对应的晶圆级封装的动态存储器的存储模块时，由所述图像信号处理模块处理完数据，再放置到片外动态存储器中。
16.根据权利要求1所述的系统级芯片的实现方法，其特征在于，提供主放大器电路，主放大器电路的频率，与逻辑芯片实现晶圆级封装的动态存储器的输入输出接口的输出频率相差20％以内。
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