DE3523621A1 - Halb-kundenspezifizierter grossintegrierter schaltkreis - Google Patents

Halb-kundenspezifizierter grossintegrierter schaltkreis

Info

Publication number
DE3523621A1
DE3523621A1 DE19853523621 DE3523621A DE3523621A1 DE 3523621 A1 DE3523621 A1 DE 3523621A1 DE 19853523621 DE19853523621 DE 19853523621 DE 3523621 A DE3523621 A DE 3523621A DE 3523621 A1 DE3523621 A1 DE 3523621A1
Authority
DE
Germany
Prior art keywords
macro cells
lsic
different types
circuit
lsics
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19853523621
Other languages
English (en)
Other versions
DE3523621C2 (de
Inventor
Tsuneo Kokubunji Tokio/Tokyo Kinoshita
Kazuyuki Koganei Tokio/Tokyo Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE3523621A1 publication Critical patent/DE3523621A1/de
Application granted granted Critical
Publication of DE3523621C2 publication Critical patent/DE3523621C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Description

Halb-kundenspezifizierter großintegrierter Schaltkreis
Die Erfindung betrifft einen monolithischen, halb-kundenspezif izierten (half-custom) großintegrierten Schaltkreis bzw. LSIC,insbesondere einen für Datenverarbeitungssysteme geeigneten Einchip-LSIC.
Die LSIC-Konstruktionstechniken, einschließlich der 15
Gate-Feldkonstruktion ( "Gate-Array-Technik" ), un|ä auch die Standardzellen- bzw. Normalelementkonstruktion sind in jüngster Zeit vereinfacht worden. Ein Normalelementsystem dieser Art ist in "Gate Array und Standard Cell
Design Methods", "VLSI DESIGN", Juni 1984, S. 79 - 84, 20
beschrieben. Bei diesem System werden Normalzellenmuster in Einheiten von Funktionen (Funktionseinheiten), wie Register, für den Entwurf und die Fertigung von großintegrierten Schaltkreisen bzw. LSICs vorbereitet. Ein
Konstrukteur kombiniert und wählt die Schaltkreismuster 25
zur Bestimmung einer einzigen Zielfunktion. Dabei werden jedoch keine Vorkehrungen für eine Konstruktionstechnik für VLSICs mit hoher Packungsdichte, wie sie das Hauptmerkmal der Erfindung darstellt, getroffen.
Sei den bisherigen Gate-Feld- und Normalelement-Techniken ist es schwierig, LSICs, wie einen Mikroprozessor, und seine zugeordneten peripheren oder Familien-Chips (peripheral family chips) zu packen. Bestenfalls können
nur Universalschaltungen, ausschließlich eines Mikro-35
Prozessors und seiner zugeordneten peripheren Chips,
gepackt werden. Die derzeit erhältliche, fortschrittlichste kompakte Hardware-Logikschaltung besteht aus einem getrennten Mikroprozessor, seinen zugeordneten peripheren Chips und einem Gate-Feld (oder Normalelementen) .
Dieses Problem sei bei einem in Fig. 1 dargestellten sog. Personalrechnersystem beispielhaft verdeutlicht.
Das System gemäß Fig. 1 enthält einen Mikroprozessor (z.B. Modell 8088 der Firma Intel Corp., USA), einen Kristalloszillator 11, einen Taktgenerator 12 (z.B. Modell 8284A der Firma Intel Corp.), einen Sammelschie-
nen- oder Bus-Steuerteil 13 (z.B. Modell 8288 der Firma Intel Corp.), einen Unterbrechungssteuerteil 14 (z.B. Modell 8259A der Firma Intel Corp.), einen programmierbaren DMA-Steuerteil 15 (z.B. Modell 8237A-5 der Fa. Intel Corp.), einen programmierbaren Intervallzeitgeber
16 (z.B. Modell 8253A-5 der Fa. Intel Corp.), eine Eingabe/Ausgabestelle 17 (z.B. Modell 8255A-5 der Fa. Intel Corp.), einen Kathodenstrahlröhrensteuerteil (CRTC) 18 (z.B. Modell 46505S der Fa. Hitachi, Ltd., Japan) und einen Floppy-Plattensteuerteil (FDC) 19 (z.B.
Modell UPD765 der Fa. NEC Corp., Japan).
Weiterhin umfaßt das System nach Fig. 1 einen Eingabe/-Ausgabe-Chipwähler 20, einen Randomspeicher (RAM) 21, einen Adreßkodierer 22 für letzteren, einen Festwert-
speicher (ROM) 23, einen ROM-Dekodierer 24, einen Eingabe/Ausgabestellen-Dekodierer 25, einen Zeitgeber- und Dekodiererkreis 26, einen Paritätsprüfkreis 27, ein DMA-Seitenregister 28 sowie verschiedene Pufferregister 29 - 36. Die Register 29 und 36 sind vom Typ 74LS737s der Fa. Texas Instruments, Ine. (TI), USA. Das Register
-2Γ-
31 ist vom Typ 74LS745 derselben Firma. Die Pufferregister 32 und 35 sind vom Typ 74LS244s, die Register 33
und 34 vom Typ 74LS245s jeweils derselben Firma. 5
Bei dem in Fig. 1 gezeigten System mit dem beschriebenen Aufbau sind die Schaltkreise, die nach der herkömmlichen Gate-Feld- und Normelelementtechnik montiert werden können, eine Zusatz- oder Klebe-Schaltung (glue circuit), etwa die Register 29 - 36. LSICs, wie die peripheren zugeordneten oder Familien-Mikroprozessorchips, ganz abgesehen vom Mikroprozessor 10, vom Generator 12 und vom Steuerteil 13, können nicht im Gate- oder Schaltgliedfeld oder im Normalelement montiert werden. 15
Zur Erzielung einer höheren Dichte wird eine großintegrierte Hardware-Logikschaltung mit einem Mikroprozessor und zugeordneten peripheren Schaltkreisen vorgeschlagen, und zwar unter Verwendung von Normalelementen o.dgl. zur Erzielung eines Einchip-LSICs. Eine Umkonstruktion einer solchen Logikschaltung bedingt jedoch eine Überlastung an Konstruktionsarbeit, so daß sich hohe Entwicklungskosten ergeben und ein praktisch verwendbarer LSIC nicht
erzielt werden kann.
25
Aufgabe der Erfindung ist damit die Schaffung eines halb-kundenspezifizierten, monolithischen großintegrierten Schaltkreises oder LSICs für die wirksame Vereinfachung eines Systems, das herkömmlicherweise aus einer Vielzahl unabhängiger LSICs gebildet wurde.
Für Entwurf oder Konstruktion eines kundenspezifizierten LSICs können erfindungsgemäß zahlreiche herkömmliche,
getrennte LSIC-Maskenmuster oder -bilder benutzt werden. 35
In diesem Sinne wird nur eine Klebeschaltung entworfen,
go cjaß 4ie Entwicklungszeit erheblich verkürzt wird.
ErfinjSungsgemäß ist weiterhin der monolithische halbk^ndenspezifizierte LSIC durch eine monolithische Anbpilyiung gebildet. Im Vergleich zu einem bisherigen kunäi|i^0zifizierten (custom) Hybrid-LSIC kann dabei der ftropfiverbrauch erheblich gesenkt werden, wodurch auch die Schaltkreisbelastung verringert wird. Außerdem wird d^mit die Packungsdichte vergrößert, so daß sowohl ein kleiner mittlerer Ausfallabstand (MTBP) als auch ein kleiner Einbauraum erzielt werden.
Die oben genannte Aufgabe wird bei einem halb-kunden-
spezifizierten großintegrierten Schaltkreis (LSIC) erfindungsgemäß gelöst durch unterschiedliche Arten von Makrozellen, die jeweils verschiedenen Arten von unabhängigen oder getrennten LSICs entsprechen, um ein vorbestimmtes System zusätzlich zur Anordnung einer ersten
Verdrahtungsschicht zu bilden, wobei die verschiedenen Arten von Makrozellen mit denselben Hauptschaltkreisen wie in den verschiedenen Arten getrennter LSICs versehen sind und die Hauptschaltkreise der verschiedenen Arten
von Makrozellen durch Anwendung von Mustern oder Bildern 25
der verschiedenen Arten getrennter LSICs erhalten werden, eine auf demselben Substrat wie die verschiedenen Arten von Makrozellen ausgebildete Klebeschaltung (glue circuit) zum Ausgleich für die Funktionen der verschiedenen Arten von Makrozellen und Mittel zur bedarfs-
weisen (Herstellung einer) Verbindung zwischen den verschiedenen Arten von Makrozellen sowie zwischen den Makrozellen und der Klebeschaltung über eine zweite Verdrahtungsschicht .
Im folgenden ist eine bevorzugte Ausführungsform der
OFUGiNAL INSPECTED
Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Personalrechner oder-Computersystems,
Fig. 2 eine schematische Aufsicht auf einen monolithischen, halb-kundenspezifizierten großinte-
grierten Schaltkreis oder LSIC gemäß der Erfindung und
Fig. 3 ein Blockschaltbild eines Personalrechnersystems, auf das der monolithische halb-kundenspezifi-
zierte LSIC gemäß der Erfindung angewandt ist.
Fig. 1 ist eingangs bereits erläutert worden.
Fig. 2 veranschaulicht schematisch die Anordnung eines
System-LSICs gemäß einer Ausführungsform der Erfindung. Gemäß Fig. 2 sind in einem Halbleiter-Substrat 41 Makrozellen mit vorbestimmten Funktionen ausgebildet. Die Ma k rozellen 42 entsprechen den zugeordneten peripheren Mikroprozessor-Chips (microprocessor peripheral family
chips), wie dem Generator 12 und dem Steuerteil 13 gemäß Fig. 1. Bei dieser Ausführungsform besitzen die Makrozellen dieselben Hauptschaltkreise wie die entsprechenden, oben genannten, im folgenden einfach als Familien-Chips bezeichneten Chips. Das Muster des Hauptschalt-
kreises jeder Makrozelle 42 wird durch Anwendung des Musters des entsprechenden (peripheren) Familien-Chips (eines unabhängigen, d.h. getrennten LSICs) erhalten. Im Substrat 41 sind (oder werden) außerdem verschiedene Klebeschaltkreise (glue circuits) 46 ausgebildet, welche
die Funktionsblocke, wie den Adreßdekodierer, den Adreß-
$;j.gna.;}.speicher oder den Paritätsprüfkreis, zum Ausgleich für- dig! Funktionen der Makrozellen 42 steuern.
|p ^inem Umfangsteil jeder Makrozelle 42 im Substrat 41 Ain^!Verbindungsflächen 43 ausgebildet, die einer exter-Äen ; Ajischluß-Verbindungsf lache des entsprechenden Famiij.£n~Chips des getrennten LSICs entsprechen. Externe fnschluß-Verbindungsflachen 44 in einem halb-kunden- ; jjßgz'if izierten LSIC sind in einem Umfangsbereich des Substrats 41 ausgebildet. Eine zweite Schicht (secondlayer) einer Aluminiumverdrahtung ist zwischen die Verbindungsflächen 43 in den (miteinander zu verbindenden)
Makrozellen 42, die Flächen 43 in der Makrozelle 42 und 15
den betreffenden Klebeschaltkreis 46 sowie zwischen die Flächen 43 in der Makrozelle 42 oder dem Schaltkreis 46 und der Fläche 44 geschaltet. Eine erste Schicht (firstlayer) einer Aluminiumverdrahtung (nicht dargestellt)
wird für interne Verbindungen in den Makrozellen 42 und 20
Schaltkreisen 46 benutzt.
Beim halb-kundenspezifizierten großintegrierten Schaltkreis oder LSIC (im folgenden nur noch als "erfindungsgemäßer LSIC" bezeichnet) gemäß Fig. 2 besitzen die 25
Makrozellen 42 dieselben Verbindungs-Flächen 43 wie die getrennten LSICs. Diese Verbindungsflächen brauchen jedoch nicht benutzt (belegt) zu werden, weil die Flächen 43, im Gegensatz zu den Flächen 44, für interne
Verbindung im Substrat 41 benutzt werden. Wenn die 30
Makrozellen 42 Flächen 43 aufweisen, können erstere unabhängig bzw. getrennt geprüft werden. Beim erfindungsgemäßen LSIC nach Fig. 2 ist die zweite Schicht der Aluminiumverdrahtung zwischen die Makrozellen 42 sowie
zwischen letztere und die Verbindungsflächen 44 geschal-35
tet. Die erste Schicht der Aluminiumverdrahtung kann
ORIGINAL INSPECTED
jedoch zur Verbindung der Abschnitte benutzt werden, welche die zweite Schicht der Aluminiumverdrahtung in c den Makrozellen 42 und den Schaltkreisen 46 nicht schneiden. Es ist darauf hinzuweisen, daß die obigen gegenseitigen Verbindungen einfach konstruiert werden können, wenn die zweite Schicht (second-layer) der Aluminiumverdrahtung benutzt wird.
Im folgenden ist anhand des Blockschaltbilds gemäß
Fig. 3 ein Fall beschrieben, in welchem der Mikroprozessor, die peripheren Familien-Chips, Verknüpfungsglieder (TTLs) und integrierte Schaltkreise bzw. ICs für _ die Anwendung des erfindungsgemäßen LSICs auf das Per-
sonalrechnersystem gemäß Fig. 1 kombiniert sind. Gemäß Fig. 3 umfaßt ein halb-kundenspezifizierter LSIC 50 ein Takt-Bus 51, ein Lokal-Bus 52 und System-Busse 53. Letztere umfassen ein Steuer-Bus 54, ein Adreß-Bus 55 und
on ein Daten-Bus 56. Das Bus 51 ist mit einem Taktgenerator 57 und einer Wartezustands-Logik 58 (im folgenden als WS-Logik bezeichnet) verbunden, um die Wartezeit des Bus1 53 im Zusammenhang mit dem Ausführungszyklus eines noch zu beschreibenden Mikroprozessors 80 zu steuern.
nc Die WS-Logik 58 ist außerdem mit dem Steuer-Bus 54, einem Bus-Steuerteil 61, einem Datenpuffer 60 und einem Adreß-Signalspeicher (latch) 59 verbunden. Bus 52 ist mit dem Signalspeicher 59, dem Puffer (Zwischenspeicher) 60, dem Steuerteil 61, einem programmierbaren ünterbre-
chungssteuerteil 62 und einer nicht-maskierbaren Unter-ου
brechungslogik 75 (im folgenden als NMI-Logik bezeichnet) verbunden. Die MNI-Logik bestätigt den Unterbrechungsempfang höchster Priorität zum Mikroprozessor
Der Signalspeicher 59 ist mit dem Bus 55, der Puffer mit dem Bus 56, der Steuerteil 61 mit dem Bus 54 und der
62 mit den Bussen 54, 55 und 56 verbunden. Bus 53 i-st an einen programmierbaren DMA-Steuerteil (DJAC) 63 (im folgenden einfach als DMA-Steuerteil be-
P \ (Ti! !
5fiq.chnet), einen programmierbaren Intervallzeitgeber 64, Ein/Ausgabestelle 65, einen Kathodenstrahlröhren-CRT-Steuerteil 66 (CRTC) und einen Floppy-Platten-
pteuerteil (FDC) 67 angeschlossen. Eine extern mit dem LSI 50 verbundene Speichersteuerlogik 68 zum Steuern des
Lese/Schreibzugriffs zu einem Hauptspeicher (nicht dargestellt, aber dem Randomspeicher 21 gemäß Fig. 3 bzw. 1 entsprechend) ist mit dem Bus 54 verbunden. Ein Paritätsprüfkreis 69 zur Durchführung einer Paritätsprüfung und zum Erzeugen eines Paritätsprüfausgangssignals ist
mit den Bussen 54 und 56 verbunden. Ein Ein/Ausgabe-Chipwähler 70 zum Wählen des CRT-Steuerteils 66 oder des Floppy-Steuerteils (FDC) 67 it an Bus 55 angeschlossen. Mit den Bussen 55 und 56 ist ein DMA-Seitenregister 71 verbunden. Ein DMA-Adreßsignalspeicher 72 ist (eben-
falls) mit den Bussen 55 und 56 verbunden. Mit den Bussen 54 und 55 ist ein Datenbus-Freigabedekodierer 73 verbunden, der ein dekodiertes Ausgangssignal zu externen, an den LSIC 50 angeschlossenen Ein/Ausgabevorrichtungen zur Anzeige dafür, daß Daten auf dem Bus 56 er-
schienen sind, liefert. Die Ein/Ausgabe-Stelle 65 ist mit einem Reihen-Parallel-Wandler (SPC-Einheit) 74 zum Umwandeln der von einem externen Tastenfeld (nicht dargestellt) gelieferten Reihendaten in Parelleldaten verbunden.
Der Mikroprozessor 80 als Haupteinheit des Personalrechners ist extern über die Busse 51 und 52 mit dem LSIC 50 verbunden. Ein Kristalloszillator 81 ist extern an den Generator 57 zur Ansteuerung desselben angeschlossen.
ORIGINAL INSPECTED
Im LSIC 50 entsprechen die Steuerteile 61 und 62, der DMS-Steuerteil 63, der Zeitgeber 64, die Ein/Ausgabestelle 65, der CRT-Steuerteil 66 und der Floppy-Steuer-5
teil 67 den Makrozellen 42 nach Fig. 2. Eine Kombination aus der WS-Logik 58, dem Signalspeicher 59, dem Puffer 60, der Logik 68, den Schaltkreisen 69 und 70, dem Register 71, dem Signalspeicher 72, dem Dekodierer 73, der SPC-Einheit 74 und der Logik 75 entspricht den Klebeschaltungen 46. Die Logik 68 entspricht dem Dekodierer 22, dem Schaltkreis 26 sowie den Registern 29 - 31 nach Fig. 1. Der Schaltkreis 69, der Wähler 70 und das Register 71 entsprechen dem Schaltkreis 27, dem Wähler 20
bzw. dem Register 28 gemäß Fig. 1. Der Signalspeicher 15
entspricht den Registern 35 und 36 nach Fig. 1. Der Signalspeicher 59 entspricht dem Pufferregister 32 nach Fig. 1, während der Puffer 60 dem Register 33 gemäß Fig. 1 entspricht.
Im folgenden ist das Herstellungsverfahren für den LSIC 50 beschrieben.
1. Lagegenauigkeit der Makrozellen
Zur Ausbildung eines Zielsystems (d.h. eines Personalrechnersystems bei der dargestellten Ausführungsform) als LSIC werden Muster und Logikfunktionen von LSICs (z.B. des Generators 12, der Steuerteile 13 und 14 und
dgl. gemäß Fig. 1), wie sie als herkömmliche unabhängige 30
periphere Familien-Chips benutzt werden, nicht modifiziert und als einzige große Makrozelle 42 in einem rechnergestützten LSIC-Konstruktionsverfahren zur Ausrichtung gebracht (registered).
'M-
2. Datengleichförmigkeit
Die unabhängigen oder getrennten LSICs werden unter ver-5
schiedenen Konstruktionsbedingungen hergestellt. Linienbreiten, Gate-Längen, Gate-Oxidschichtdicken und Schwellenwerte der Substrate variieren daher in Abhängigkeit von den verschiedenen LSICs. Wenn die Muster und Logikfunktionen der LSICs als Makrozelle 42 unmittelbar zur 10
Ausrichtung gebracht (registered) werden, ist es schwierig, einen monolithischen LSI zu erzielen, der durch verschiedene getrennte LSICs, wie periphere Familien-Chips, gebildet is*;. Wenn die LSICs als Makrozelle 42 in
Ausrichtung gebracht (registered) werden, müssen die 15
Konstruktionsbedingungen der getrennten LSICs zu identischen Konstruktionsbedingungen modifiziert werden.
3 . Prüfung der Logikfunktion
Zur Realisierung des LSICs 50 gemäß Fig. 3 müssen die
Makrozellen 42 dieselben Muster (Bilder) und Funktionen besitzen wie die getrennten LSICs. Es wurde jedoch, wie unter 2. beschrieben, Gleichförmigkeit der Konstruktions bedingungen (Konstruktionsregeln) erzielt. Die Muster 25
brauchen nicht dieselben zu sein wie diejenigen der getrennten LSICs. Bei dieser Ausführungsform werden die Makrozellen 42 (zusätzlich die Schaltkreise 46) durch CMOS-Elemente gebildet, die von den Mustern (Bildern)
der getrennten LSICs verschiedene Muster aufweisen. Der 30
Unterschied beruht jedoch auf den Elementstrukturen oder -ausgestaltungen, so daß im Prinzip die Muster der getrennten LSICs benutzt werden.
Es sei angenommen, daß die Makrozellen 42, welche die-
selben Muster und Funktionen wie die unabhängigen oder
- Λ i -
getrennten LSICs besitzen, zur Bildung des LSICs 50 benutzt werden. In diesem Fall weist jede Makrozelle 42
einen Teil oder Abschnitt auf, der nicht dieselbe Funk-5
tion oder externe Verbindung wie beim entsprechenden getrennten LSIC zu besitzen braucht. Dies ist deshalb der Fall, weil jeder getrennte LSIC einen Funktionsabschnitt aufweist, der beim vorliegenden System überflüssig ist. Durch Ausschaltung des überflüssigen Funktionsabschnitts kann die Fläche der Makrozelle 42, d.h. die Chip-Fläche des LSICs 50, verkleinert werden. Weiterhin kann auf im folgenden noch näher beschriebene Weise eine durch die Verbindungen zwischen den Makrozellen 42
hervorgerufene Verzögerungs- oder Laufzeit verkürzt 15
werden.
a) Die externen Verbindungsflächen im getrennten LSIC brauchen in der entsprechenden Makrozelle 42 nicht
vorgesehen zu sein. Wenn eine Funktionsprüfung an 20
jeder Makrozelle 42 nicht erforderlich ist, können die Verbindungsflächen aus der Makrozelle 42 beseitigt bzw. in ihr weggelassen werden.
b) Ein um die Verbindungsflächen herum ausgebildeter 25
Eingangsschutzkreis kann entfallen. Dadurch kann eine durch den Eingangsschutzkreis verursachte Verzögerung in der Signalübertragungszeit vermieden werden.
c) Auf ähnliche Weise kann die Ausgangszahl (fanout 30
number) von um die Verbindungsflächen herum ausgebildete Ausgangstreibern, die Ausgangssignale nicht unmittelbar außerhalb des LSICs 50, sondern zu einer anderen Makrozelle 42 oder zur Klebeschaltung liefern,
verringert werden, wodurch die Fläche der Makrozellen 35
42 verkleinert und die Zeitverzögerung zwischen ihnen verkürzt werden.
d) Im Generator 57 nach Fig. 3, d.h. bei der Makrozelle 42 entsprechend dem Generator 12 gemäß Fig. 1, braucht
der Hochgeschwindigkeits- oder -frequenz-Kristall-5
oszillator 81 nicht nahe dem LSIC 50 angeordnet zu sein, um eine genaue Schwingung zu gewährleisten. Mit anderen Worten: es braucht kein externer Kristalloszillator angeordnet zu werden, weil ein letzteren
benötigender Schaltkreis keine hohe Genauigkeit be-10
sitzt. Bei dieser Ausführungsform wird nur ein EFI-Eingangsstift aktiviert.
e) Bussteuerteil 61
Der Steuerteil 13 (z.B. Modell 8288 der Fa. Intel Corp.), entsprechend dem Steuerteil 61 nach Fig. 3, ist durch eine bipolare IC-Anordnung mit einer Treiber- oder Ansteuerfähigkeit, um eine Bus-Steuerung auszuführen gebildet. Der bipolare IC (integrierte
Schaltkreis) besitzt daher einen höheren Stromverbrauch und eine größere Abstrahlung Joulescher Wärme als ein CMOS-IC. Auf der Grundlage dieser Voraussetzung sind alle Makrozellen 42 durch CMOS-Elemente
im LSIC 50 gebildet. Dabei können durch Wärme her-
vorgerufene Störungen auch bei erhöhter Packungsdichte ausgeschaltet werden. Der Steuerteil 61 ist
ebenfalls aus der CMOS-Anordnung gebildet. Der Steuerteil 61 enthält einen Hochzieh-Widerstand für Steuersignale IORC und AIOWC o.dgl.
f) Unterbrechungs-Steuerteil 62
Der Steuerteil 14 (z.B. Modell 8259A der Fa. Intel
Corp.) nach Fig. 1, welcher dem Steuerteil 62 gemäß
Fig. 3 entspricht, weist einen Kaskadenleitungs-
'/JS ·
Anschlußstift zur Vergrößerung eines Unterbrechungsvektors auf. Dieser Stift wird aber beim erfindungsgemäßen System nicht benutzt und ist daher im Steuerteil 62 weggelassen.
g) DMA-Steuerteil 63
Ein AEN- oder Adreßfreigabe-Signal des DMA-Steuerteils 15 (z.B. Modell 8237A-5 der Fa. Intel Corp.) nach Fig. 1, dem DMA-Steuerteil 63 gemäß Fig. 3 entsprechend, wird verzögert. Bei der dargestellten Ausführungsform wird dieses Signal außerhalb des LSICs 50 erzeugt und daher nicht im Steuerteil 62 der Makrozelle 42 benutzt.
h) Zeitgeber 64
Kanal 1 wird als Auffrisch- oder Wiederholkanal be-
nutzt und ist mit dem DMA-Kanal 0 verbunden. Sein Tor oder Gate ist stets aktiviert (freigegeben). Kanal 2 wird als Lautsprecher-Tonregelkanal benutzt, dessen Gate durch die Ein/Ausgabestelle 65 gesteuert wird. Kanal 0 ist dem Unterbrechungspegel 0 zugeordnet und
wird als System-Zeitgeber benutzt; sein Gate ist stets aktiviert.
i) Ein/Ausgabestelle 65
Die PA-Ein/Ausgabestelle dient zum Abnehmen eines Tastenfeld-Abtastkodes. Tastenfelddaten werden seriell dem LSIC 50 zugeführt und durch den Reihenparallel- oder SP-Steuerteil 74 in parallele Daten umgesetzt, die dann der PA-Stelle zugeführt werden. Die PB-Stelle dient zum Ausgeben von Daten zum Lautsprecher sowie
von Tastenfeld-Steuersignalen. Die PC-Stelle dient zum Auslesen von Daten eines DIP-Schalters zum Lesen von peripheren 8-Bit-Daten sowie zum Auslesen des Paritätsprüfsignals, des Zeitgebers CH2, des Ein/Ausgabe-Prüfsignals und dgl.
j) Kathodenstrahlröhren-oder CRT-Steuerteil 66
Die Vorrichtungs-Adreßstelle ist in "3DOrTt7 " bis
rifcjA
"3DF,,'1 und "3BOU_V " bis "3B7 " für Färb- und Schwarzweiß-HEX HEX πι/λ
Kathodenstrahlröhrenmonitore unterteilt. Der CRT-Steuerteil 66 weist einen Adreßdekodierer entsprechend der
Vorrichtungs-Adreßstelle auf.
15
Die Arbeitsweise des Systems nach Fig. 2 bzw. 3 ist nachstehend erläutert. Beim Schließen des Netzschalters wird durch den Oszillator 81 ein Bezugstakt zum Initialisieren des Systems erzeugt. Der Mikroprozessor 80
(z.B. Modell 8088 der Fa. Intel Corp.) beginnt die Steueroperation zum Abrufen eines Befehls vom nicht dargestellten externen Hauptspeicher. Eine durch den Befehl dargestellte Speicheradresse wird der Reihe nach zum Mikroprozessor 80, zum Adreßbus im Bus (Sammelschie-
ne) 52, zum Signalspeicher 59, zum Bus 55 im Bus 53 und zum Hauptspeicher (nicht dargestellt) übertragen. Der aus dem Hauptspeicher abgerufene Befehl wird der Reihe nach zum Hauptspeicher, zum Bus 56 im Bus 53, zum Puffer 60, zum Datenstatus-Bus im Bus 52 und zum Mikroprozessor
80 übertragen. Zwischenzeitlich führt die Schaltung 6 9 eine Paritätsprüfung der Lesedaten (d.h. des Befehls bei dieser Ausführungsform) aus.
In der DMA-Übertragung erfolgt Zugriff/Übertragung (Transfer) unmittelbar zwischen dem Hauptspeicher und
der Ein/Ausgabevorrichtung über Bus 55/56 unter der Steuerung des DMA-Steuerteils 63.
Das Steuersignal der Ein/Ausgabevorrichtung wird über die Ein/Ausgabestelle 65 ausgetauscht. Der Datenaustausch mit der Ein/Ausgabevorrichtung erfolgt über Bus 56. Bei der DMA-Übertragung oder -Transfer wird eine Adresse vorn Signalspeicher 72 verriegelt (latched). Daten von 4-Kanal-Segmentdaten (4 Bits) werden zur Lieferung der DMA-Adresse im Register 71 gespeichert. Der Zugriffstakt der Ein/Ausgabevorrichtung über Bus 56 wird mittels eines Ausgangssignals vom Dekodierer 73 diskriminiert.
15
Der außerhalb des LSICs 50 angeordnete Hauptspeicher umfaßt DRAM-Blöcke von 0 - 255 kB, 256 - 511 kB und 512 - 640 kB. Zeilenadreßabtast- oder -Übernahme- bzw. RAS-Signale für die jeweiligen DRAM-Blöcke werden von der Logik 68 erzeugt. Bei dieser Ausführungsform erzeugt die Logik(schaltung) 68 außerdem ein Zeilenausgabe-Freigabe- oder ROE-Signal für einen Zugriff zu einem externen Festwertspeicher (nicht dargestellt) zur Speicherung
verschiedener (anderer) Mikroprogramme. 25
Ein Unterbrechungssignal von der Ein/Ausgabevorrichtung o.dgl. wird durch den Steuerteil· 62 gesteuert. Der CRT-Steuerteil 66 besitzt eine Anordnung eines freischwingenden Oszillator- oder VFO-Kreises, eines Befehlssignal-30
Speicherregisters oder eines Vorverschiebekreises als externer Schaltkreis. Der Vorverschiebekreis steuert einen mit einer Magnetkraftspitze synchronisierten Speichertakt (timing), um eine durch magnetische Speicherung
verursachte Störung zu vermindern. Der CRT-Steuerteil 66 35
steuert einen nicht dargestellten Kathodenstrahlröhren-
oder CRT-Monitor für Zeichenwiedergabe, einfache graphische Darstellung, Vollgraphikdarstellung, Farbregelung, Zeichenblinken und Bildschirminhalt-Zurückrollen 5
(scrolling). Der CRT-Monitor besteht aus einem Farboder Schwarzweiß-Monitor; er kann durch eine Flüssigkristallanzeige ersetzt werden.
Beim System-LSIC gemäß dieser Ausführungsform sind die Makrozellen (z.B. der DMA-Steuerteil, der Taktgenerator, der Zeitgeber und der Unterbrechungssteuerteil), entsprechend den peripheren Familien-Chips des Mikroprozessors und den Klebeschaltungen 46 (z.B. Register,
einschließlich Adreß- und Daten-DMAs), mit den Makro-15
zellen (z.B. Ein/Ausgabestelle, Floppy-Platten-Steuerteil und CRT-Steuerteil, auf dem System-Bus angeordnet) sowie den Klebeschaltungen 46 (z.B. der Speichersteuerlogik) über Lokal- und System-Busse verbunden, um eine große Logikfunktion zu bilden und damit die CPU-Funktionen des
Mikroprozessors auszugleichen.
Wenn beim beschriebenen System-LSIC die Schaltkreise 46, insbesondere diejenigen der Daten- und Adreß-Signal-
speicherregister, sowie das Muster für die zweite Schicht 25
(the second-layer) der Aluminiumverdrahtung entsprechend ausgelegt werden, kann ein großintegrierter Schaltkreis realisiert werden, der dieselben Funktionen besitzt wie die peripheren Familien-Chips des Mikroprozessors. Beim erfindungsgemäßen System-LSIC kann die Entwurfs- oder
Konstruktionszeit wesentlich verkürzt werden, verglichen mit dem Fall, in welchem ein solcher LSIC ohne Anwendung (without applying) der Muster oder Bilder der peripheren Familien-Chips konstruiert wird.
Die beschriebene Ausführungsform veranschaulicht beispielhaft einen Fall, in welchem die Erfindung auf ein Personalrechnersystem angewandt ist. Die Erfindung ist jedoch nicht auf diesen Anwendungsfall beschränkt. Durch Änderung der Klebeschaltungskonfiguration und der gegenseitigen Verbindungen der Makrozellen auf erforderliche Weise kann ein gewünschter Einchip-System-LSIC erhalten werden.
'28' - Leerseite

Claims (5)

  1. Patentansprüche
    Halb-kundenspezifizierter großintegrierter Schaltkreis (LSIC), gekennzeichnet durch unterschiedliche Arten von Makrozellen (42), die jeweils verschiedenen Arten von unabhängigen oder getrennten LSICs entsprechen, um ein vorbestimmtes System zusätzlich zur Anordnung einer ersten Verdrahtungsschicht zu bilden, wobei die verschiedenen Arten von Makrozellen mit denselben Hauptschaltkreisen wie in den verschiedenen Arten getrennter LSICs versehen sind und die Hauptschaltkreise der verschiedenen Arten von Makrozellen durch Anwendung von Mustern oder Bildern der verschiedenen Arten getrenn- ?*
    ι /
    ter LSICs erhalten werden,
    eine auf demselben Substrat wie die verschiedenen *-
    Arten von Makrozellen ausgebildete Klebeschaltung (glue circuit) (46) zum Ausgleich für die Funktionen
    der verschiedenen Arten von Makrozellen und 25
    Mittel (45) zur bedarfsweisen (Herstellung einer) Verbindung zwischen den verschiedenen Arten von Makrozellen sowie zwischen den Makrozellen und der Klebeschaltung über eine zweite Verdrahtungsschicht (a second-layer of wiring).
  2. 2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß ein Kristalloszillator (81) extern an den halbkundenspezifizierten großintegrierten Schaltkreis (LSIC) angeschlossen ist.
    10
    15
    20
    25
    30
  3. 3. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß ein Mikroprozessor (80) extern an den halb-kundenspezifizierten großintegrierten Schaltkreis (LSIC) angeschlossen ist.
  4. 4. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die verschiedenen Arten von Makrozellen (42) CMOS-Elemente umfassen.
  5. 5. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß eine der verschiedenen Arten von Makrozellen (42) einen Bus-Steuerteil (61) umfaßt, der mit einem Steuersignal-Hochziehwiderstand versehen ist.
    35
DE3523621A 1984-07-02 1985-07-02 Halb-kundenspezifizierter großintegrierter Schaltkreis Expired - Fee Related DE3523621C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59136940A JPH0673363B2 (ja) 1984-07-02 1984-07-02 システムｌｓｉの設計方法

Publications (2)

Publication Number Publication Date
DE3523621A1 true DE3523621A1 (de) 1986-01-23
DE3523621C2 DE3523621C2 (de) 1995-11-02

Family

ID=15187090

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3523621A Expired - Fee Related DE3523621C2 (de) 1984-07-02 1985-07-02 Halb-kundenspezifizierter großintegrierter Schaltkreis

Country Status (4)

Country Link
US (1) US4839820A (de)
JP (1) JPH0673363B2 (de)
KR (1) KR900000177B1 (de)
DE (1) DE3523621C2 (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2214334B (en) * 1988-01-05 1992-05-06 Texas Instruments Ltd Integrated circuit
IT1218104B (it) * 1986-06-27 1990-04-12 Sgs Microelettronica Spa Metodo di progettazione di microcalcolatori integrati e microcalcolatore integrato a struttura modulare ottenuto con il metodo suddetto
JPH01260275A (ja) * 1988-04-11 1989-10-17 Narasaki Sangyo Kk 農産物などの立体自動差圧予冷設備
US5124273A (en) * 1988-06-30 1992-06-23 Kabushiki Kaisha Toshiba Automatic wiring method for semiconductor integrated circuit devices
JP2539058B2 (ja) * 1989-03-30 1996-10-02 三菱電機株式会社 デ―タプロセッサ
JPH07111971B2 (ja) * 1989-10-11 1995-11-29 三菱電機株式会社 集積回路装置の製造方法
US5119158A (en) * 1989-11-21 1992-06-02 Nec Corporation Gate array semiconductor integrated circuit device
JPH0410624A (ja) * 1990-04-27 1992-01-14 Hitachi Ltd 半導体集積回路
JPH04256338A (ja) * 1991-02-08 1992-09-11 Nec Corp 集積回路の自動レイアウト方式
US5694328A (en) * 1992-08-06 1997-12-02 Matsushita Electronics Corporation Method for designing a large scale integrated (LSI) layout
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3272200B2 (ja) * 1994-07-15 2002-04-08 インターナショナル・ビジネス・マシーンズ・コーポレーション カスタマイザブル集積回路デバイス
US5860013A (en) * 1996-07-26 1999-01-12 Zilog, Inc. Flexible interrupt system for an integrated circuit
JP3777768B2 (ja) * 1997-12-26 2006-05-24 株式会社日立製作所 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
US6678645B1 (en) * 1999-10-28 2004-01-13 Advantest Corp. Method and apparatus for SoC design validation
JP3420195B2 (ja) * 2000-09-26 2003-06-23 エヌイーシーマイクロシステム株式会社 クロック配線の設計方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1982002603A1 (en) * 1981-01-16 1982-08-05 Robert Royce Johnson Wafer and method of testing networks thereon

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5591853A (en) * 1978-12-29 1980-07-11 Fujitsu Ltd Semiconductor device
JPH0666366B2 (ja) * 1981-06-24 1994-08-24 株式会社日立製作所 半導体集積回路装置の製造方法
JPH077825B2 (ja) * 1981-08-13 1995-01-30 富士通株式会社 ゲートアレイの製造方法
JPS59119925A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路
US4584653A (en) * 1983-03-22 1986-04-22 Fujitsu Limited Method for manufacturing a gate array integrated circuit device
EP0127100B1 (de) * 1983-05-24 1990-04-11 Kabushiki Kaisha Toshiba Integrierte Halbleiterschaltungsanordnung
US4612618A (en) * 1983-06-10 1986-09-16 Rca Corporation Hierarchical, computerized design of integrated circuits
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1982002603A1 (en) * 1981-01-16 1982-08-05 Robert Royce Johnson Wafer and method of testing networks thereon

Non-Patent Citations (9)

* Cited by examiner, † Cited by third party
Title
DE-Z.: Elektronik H. 17, 1982, S. 65-70 *
DE-Z.: Elektronik H. 18, 1982, S. 73-76 *
DE-Z.: Elektronik H. 26, 1982, S. 73 *
DE-Z.: Elektronik H. 4, 1980, S. 73-75 *
Gate Array and Standard Cell Design Methods, in: VLSI Design, Juni 1984, S. 79-84 *
US-Z.: Electronics, 3. Mai 1984, S. 121-128 *
US-Z.: IEEE Journ. of Solid State Circuits, Vol. SC-17, No. 5, Oktober 1982, S. 907-911 *
WHEELER, J.K.: 128K-BIT NMOS Dynamic RAM with Redundancy In: HEWLETT-PACKARD JOURNAL, August 1983, S. 20-23 *
Zinniker, R.: Digitale Halbleiterspeicher. In: Der Elektroniker, Bd. 14, Nr. 2, 1975, S. EL10-EL18 *

Also Published As

Publication number Publication date
DE3523621C2 (de) 1995-11-02
KR900000177B1 (ko) 1990-01-23
US4839820A (en) 1989-06-13
JPH0673363B2 (ja) 1994-09-14
KR860001378A (ko) 1986-02-26
JPS6115348A (ja) 1986-01-23

Similar Documents

Publication Publication Date Title
DE3523621A1 (de) Halb-kundenspezifizierter grossintegrierter schaltkreis
DE60202749T2 (de) Schnittstelle von synchron zu asynchron zu synchron
DE3709032C2 (de)
DE69924486T2 (de) Spezielle schnittstellenarchitektur für eine hybride schaltung
DE19580707C2 (de) PCI-ZU-ISA-Interrupt-Protokoll-Konverter und -Auswahlmechanismus
DE69631658T2 (de) Verfahren und gerät zur prüfung einer megazelle in einem asic unter verwendung von jtag
DE69628034T2 (de) Hochimpedanzmodus für jtag
DE10150321A1 (de) Verfahren und Vorrichtung zum Testen von integrierten Schaltungen
DE19854730A1 (de) LCD-Quellentreiber
DE10296959T5 (de) System und Verfahren zum Steuern der Buszuteilung während Cache-Speicher-Burstzyklen
DE4103107A1 (de) Einrichtung und verfahren zur steuerung eines mikrocomputers
DE19828620A1 (de) Während des Betriebs aufteilbarer Computerbus für einen verbesserten Betrieb mit sich ändernden Bustaktfrequenzen
DE3725821C2 (de)
DE3043100C2 (de)
DE2442850A1 (de) Verfahren zum automatischen design integrierter schaltungen
DE19859594A1 (de) Informationsverarbeitungsverfahren und -vorrichtung mit Erhöhung des Datendurchsatzes
DE69833720T2 (de) Integrierte Halbleiterschaltung mit On-Chip Kondensatoren
DE4327652C2 (de) Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Entwerfen einer integrierten Halbleiterschaltungsvorrichtung
DE3543471C1 (de) In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen
DE102007034120A1 (de) System und Verfahren zum Verbinden einer Prozessoreinheit mit einer Speichereinheit
DE69726233T2 (de) Taktschema
DE102006025133A1 (de) Speicher- und Speicherkommunikationssystem
DE4102718C2 (de) Integrierte Schaltung und Verfahren zur Generierung eines Layouts einer integrierten Schaltung
DE112008001143T5 (de) Serialisierung von Daten in einer Multi-Chip-Busimplementierung
DE2230727A1 (de) Schaltungsanordnung zur dynamischen zuteilung von speicherzyklen mit vorrangsteuerung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee