DE19859594A1

DE19859594A1 - Informationsverarbeitungsverfahren und -vorrichtung mit Erhöhung des Datendurchsatzes

Info

Publication number: DE19859594A1
Application number: DE19859594A
Authority: DE
Inventors: Junichi Takahashi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-22
Filing date: 1998-12-22
Publication date: 1999-07-08
Also published as: CN1232216A; US6249833B1; TW406230B; KR19990063487A; JPH11184804A

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein ein Informa tionsverarbeitungsverfahren und eine Informationsverar beitungsvorrichtung. Genauer bezieht sich die vorliegende Erfindung auf ein Informationsverarbeitungsverfahren bzw. eine Informationsverarbeitungsvorrichtung, die in der Lage sind, den Durchsatz der Informationsverarbeitungsvorrich tung zu erhöhen, die mit einer CPU, einem Speicher, einer Vielzahl von Eingabe/Ausgabe(I/O)-Vorrichtungen, einem Con troller für direkten Speicherzugriff bzw. DMA-Controller (DMAC) und zumindest zwei Bussen ausgerüstet ist und diese Busse effektiv verwendet.

2. Beschreibung des Stands der Technik

Informationsverarbeitungsvorrichtungen sind herkömmlich auf diesem technischen Gebiet bekannt. Z.B. ist eine herkömmli che Informationsverarbeitungsvorrichtung, die in der offen gelegten, japanischen Patentanmeldung Nr. Hei5-274250 be schrieben ist, die 1993 veröffentlicht wurde, schematisch in der Fig. 27 gezeigt.

Diese herkömmliche Informationsverarbeitungsvorrichtung um faßt im wesentlichen einen Einchip-Mikrocomputer 1, einen DMA-Controller (DMAC) 2, eine Eingabe/Ausgabe(I/O)-Vorrich tung 3 und einen externen Speicher 4. Diese strukturellen Elemente sind über einen externen Bus 5 miteinander verbun den. Der Einchip-Mikrocomputer 1 ist derart aufge baut, daß die zentrale Verarbeitungseinheit (CPU) bzw. die Prozessoreinheit 6, ein interner Speicher 7, ein Busarbiter 8 bzw. der Bus-Prioritätsverteiler und ein interner (Da ten)-Bus 9 auf einem einzelnen Halbleiterchip hergestellt sind. Die CPU 6, der interne Speicher 7 und der Busarbiter 8 sind miteinander über den internen Bus 9 verbunden. Die CPU 6 enthält den Buscontroller 10 zum Steuern der Verbin dung bzw. der Trennung oder der Verbindungsunterbrechung zwischen dem internen Bus 9 und der CPU 6. Der Buscontrol ler 10 gibt das Nachfragesignal bzw. Anforderungssignal (request signal) von dem Busarbiter 8 in sie ein und führt das Bestätigungssignal bzw. Quittierungssignal (acknowledge signal) dem Busarbiter 8 zu. Dieses Nachfragesignal gibt an, daß der Busarbiter 8 nachfragt bzw. auffordert, daß der interne Bus 9 freigegeben wird. Das Bestätigungssignal gibt an, daß der Busarbiter 8 die Erlaubnis für die Freigabe des internen Busses 9 hat.

Der Busarbiter 8 ist mit dem internen Bus 9 und mit dem ex ternen Bus 5 verbunden. Die externe Nachfrage zum Nachfra gen der Freigabe von sowohl dem externen Bus 5 als auch dem internen Bus 9 wird von dem DMAC 2 aus dem Busarbiter 8 eingegeben. Dieser Busarbiter 8 führt auch das externe Be stätigungssignal zum Zulassen der Freigabe sowohl des ex ternen Busses 5 als auch des internen Busses 9 dem DMAC 2 zu. Der Busarbiter 8 kann nur den externen Bus 5, während er die Verbindung zwischen dem internen Bus 9 und dem ex ternen Bus 5 isoliert, bezüglich des DMAC 2 in Antwort auf den Zustand des Modusauswahlbits 11 freigeben. Der Busarbi ter 8 kann auch den internen Bus 9 und/oder den externen Bus 5 unter der Bedingung freigegeben, daß der externe Bus 5 mit dem internen Bus 9 verbunden ist. Der Zustand des Mo dusauswahlbits 11 ist in Übereinstimmung mit den Programmen überschreibbar bzw. neu schreibbar, die von der CPU 6 und dem DMAC 2 zugeführt werden. Der Busarbiter 8 führt das Si gnal für erneuten Versuch bzw. das Wiederholungssignal (re try signal) dem Buscontroller 10 der CPU 6 zu. Das Wieder holungssignal wird verwendet, um den Buszyklus der CPU 6 erneut zu versuchen bzw. zu wiederholen, während der DMAC 2 den externen Bus belegt, und die Datenübertragung zu der I/O-Vorrichtung 3 oder dem externen Speicher 4 wird in den Schreibzustand gesetzt.

Bei der Verwendung einer solchen Anordnung in der herkömm lichen Informationsverarbeitungsvorrichtung verursacht der Busarbiter, auch wenn das Programm ausgeführt wird, daß die Betriebszustände des DMAC 2 übertragen werden, indem das Modusauswahlbit 11 neu geschrieben wird und indem auch das externe Nachfragesignal von dem DMAC 2 dem Busarbiter 8 zu geführt wird. Im Ergebnis können die CPU 6 und auch der DMAC 2 ihre Datenbusse parallel zueinander derart verwen den, daß die Betriebsgeschwindigkeit der CPU 6 erhöht wird und deshalb der Gesamtdurchsatz erhöht wird. Diese Be triebszustände umfassen den ersten bis dritten Zustand. Im ersten Zustand ist weder der externe Bus 5 noch der interne Bus 9 freigegeben. Im zweiten Zustand ist jeder bzw. ir gendeiner dieser Datenbusse freigegeben, während der exter ne Bus 5 und der interne Bus 9 verbunden sind. Im dritten Zustand ist nur der externe Bus 5 freigegeben. Der Busarbi ter 8 überträgt bzw. ändert den ersten Zustand in den zwei ten Zustand oder den dritten Zustand. Der Busarbiter 8 überträgt entweder den zweiten Zustand oder den dritten Zu stand in den ersten Zustand. Ansonsten überträgt der Busar biter 8 den zweiten Zustand in den dritten Zustand.

In der vorstehend beschriebenen, herkömmlichen Informati onsverarbeitungsvorrichtung können die CPU 6 und der DMAC 2 bei dem dritten Zustand, wenn der Busarbiter 8 die Verbin dung zwischen dem externen Bus 5 und dem internen Bus 9 un terbricht, den internen Bus 9 bzw. den externen Bus 5 in nerhalb und auch außerhalb des Einchip-Mikrocomputers 1 verwenden.

Bei dem ersten Zustand und dem zweiten Zustand, wenn der Busarbiter 8 den externen Bus 5 in Serie mit dem internen Bus 9 verbindet, kann jedoch entweder die CPU 6 oder der DMAC 2 sowohl den externen Bus 5 als auch den internen Bus 9 zur gleichen Zeit belegen. Als Folge davon können die nachfolgenden gleichzeitigen Verarbeitungsabläufe nicht ausgeführt werden. Z.B. überträgt der DMAC 2, während die CPU 6 die Daten liest, die in dem externen Speicher 4 ge speichert sind, die Daten, die in dem internen Speicher 7 gespeichert sind, zu der I/O-Vorrichtung 3.

In einem solchen Fall muß entweder die CPU 6 oder der DMAC 2 die zuvor beschriebenen Verarbeitungsabläufe unterbre chen.

Im Ergebnis hat die herkömmliche Informationsverarbeitung den Nachteil, daß es eine Begrenzung der Erhöhung der Be triebsgeschwindigkeit der CPU 6 gibt, und damit auch in der Verbesserung des Durchsatzes der gesamten herkömmlichen In formationsverarbeitungsvorrichtung. Dieser Nachteil kann nicht beseitigt werden, auch wenn alle strukturellen Ele mente, die in der Fig. 27 gezeigt sind, in einer Einchip- Struktur hergestellt sind, wie in der zuvor beschriebenen offengelegten, japanischen Patentanmeldung offenbart ist.

ÜBERBLICK ÜBER DIE ERFINDUNG

Die vorliegende Erfindung wurde gemacht, um die zuvor be schriebenen Nachteile zu beseitigen, und hat deshalb die Aufgabe, eine Informationsverarbeitungsvorrichtung und ein Informationsverarbeitungsverfahren anzugeben, die dazu in der Lage sind, die Betriebsgeschwindigkeit einer CPU und den Durchsatz des gesamten Informationsverarbeitungssystems zu erhöhen.

Diese Aufgabe wird durch die Informationsverarbeitungsvor richtung gemäß Anspruch 1, Anspruch 12, Anspruch 23 oder Anspruch 34 bzw. durch das Verfahren gemäß Anspruch 46 ge löst.

Um die zuvor beschriebene Aufgabe zu erfüllen, ist demnach eine Informationsverarbeitungsvorrichtung gemäß einem er sten Aspekt (vgl. Anspruch 1) der vorliegenden Erfindung dadurch realisiert, daß sie aufweist:
zumindest einen ersten Datenbus und einen zweiten Datenbus, die unabhängig voneinander vorgesehen sind;
eine Vielzahl von Eingabe/Ausgabe-Einrichtungen bzw. Ein gangs/Ausgangs-Einrichtungen, die zumindest mit dem ersten Bus und/oder dem zweiten Bus verbunden sind, zum Eingeben bzw. Ausgeben von Daten,
eine erste Steuereinrichtung zum Steuern der Daten-Einga be/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtungen, während sie zumindest den erste Datenbus besetzt bzw. be legt; und
eine zweite Steuereinrichtung zum Nachfragen bzw. Auffor dern der ersten Steuereinrichtung, die die Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe- Einrichtungen steuert, während sie zumindest den ersten Da tenbus belegt, daß sie den belegten, ersten Datenbus frei gibt, und auch zum Steuern der Daten-Eingabe/Ausgabe- Operationen der Eingabe/Ausgabe-Einrichtungen, während sie den zweiten Datenbus oder sowohl den ersten Datenbus als auch den zweiten Datenbus belegt, in Antwort auf die Frei gabe des ersten Datenbusses durch die erste Steuereinrich tung.

Um die zuvor erläuterte Aufgabe zu erfüllen, wird eine In formationsverarbeitungsvorrichtung gemäß einem zweiten Aspekt (vgl. Anspruch 12) der vorliegenden Erfindung auch dadurch realisiert, daß sie aufweist:
zumindest einen ersten Datenbus und einen zweiten Datenbus, die unabhängig voneinander vorgesehen sind;
eine Vielzahl von Eingabe/Ausgabe-Einrichtungen, die mit zumindest dem ersten Bus und/oder dem zweiten Bus verbunden sind, zum Eingeben und/oder Ausgeben von Daten;
eine erste Steuereinrichtung zum Steuern der Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe- Einrichtungen, während sie zumindest den ersten Datenbus belegt; und
eine zweite Steuereinrichtung zum Nachfragen bei der ersten Steuereinrichtung, daß sie den ersten Datenbus freigibt, und auch zum Steuern der Daten-Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtung(en), während sie zumindest den zweiten Datenbus belegt, in Antwort auf die Freigabe des ersten Datenbusses durch die erste Steuereinrichtung;
worin die erste Steuereinrichtung den ersten Datenbus, des sen Freigabe nachgefragt wird, auf der Basis der Freigabe nachfrage des ersten Datenbusses, die von der zweiten Steu ereinrichtung ausgegeben wird, und auch auf der Basis eines Betriebszustands bzw. einer Betriebsbedingung der eigenen ersten Steuereinrichtung bzw. der ersten Steuereinrichtung selbst freigibt.

In der Informationsverarbeitungsvorrichtung gemäß dem er sten oder zweiten Aspekt der vorliegenden Erfindung können der erste Datenbus und der zweite Datenbus, die Vielzahl der Eingabe/Ausgabe-Einrichtungen und die erste Steuerein richtung und die zweite Steuereinrichtung auf einem einzi gen bzw. einzelnen Chip in der Form eines Einchip- Mikrocomputers hergestellt sein.

Weiterhin können Prioritätsordnungen bzw. Prioritäten oder Prioritätsreihenfolgen bezüglich der Daten-Eingabe/Ausgabe- Operationen der Vielzahl von Eingabe/Ausgabe-Einrichtungen voreingestellt sein und in Antwort auf die voreingestellten Prioritätsordnungen kann die zweite Steuereinrichtung bei der ersten Steuereinrichtung nachfragen, daß sie zumindest den ersten Datenbus freigibt, der von der ersten Steuerein richtung belegt ist, und auch die Daten-Eingabe/Ausgabe- Operationen der Vielzahl von Eingabe/Ausgabe-Einrichtungen, während sie den zweiten Datenbus belegt, in Antwort auf die Freigabe des ersten Datenbusses durch die erste Steuerein richtung steuern.

Wenn die erste Steuereinrichtung die Daten-Eingabe/Ausgabe- Operationen der Eingabe/Ausgabe-Einrichtungen steuert, wäh rend sie zumindest den ersten Datenbus belegt, und auch die zweite Steuereinrichtung dazu veranlaßt, die Daten-Ein gabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtungen zu steuern, während sie zumindest den zweite Datenbus be legt, kann die erste Steuereinrichtung Informationen, die eine Daten-Eingabe/Ausgabe-Steuerung betreffen, die in den Eingabe/Ausgabe-Einrichtungen ausgeführt werden soll, der zweiten Steuereinrichtung zuführen; und die zweite Steuereinrichtung kann bei der ersten Steuerein richtung nach einer Freigabe von zumindest des ersten Da tenbusses auf der Basis der zugeführten Informationen nach fragen und auch die Daten-Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtung(en), während sie zumindest den zweite Datenbus belegt, auf der Basis der Freigabe des er sten Datenbusses durch die erste Steuereinrichtung steuern.

In Antwort auf eine der Nachfragen bzw. Aufforderungen, die von der Eingabe/Ausgabe-Einrichtung bzw. den Eingabe/Aus gabe-Einrichtungen, in die Daten eingegeben werden müssen oder sollen bzw. von denen Daten ausgegeben werden müssen oder sollen, von einem Computerprogramm oder von einer ex ternen Quelle ausgegeben werden, kann die zweite Steuerein richtung bei der ersten Steuereinrichtung nachfragen, daß sie zumindest den ersten Datenbus freigibt, und die Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Ein richtungen, während sie zumindest den zweiten Datenbus be legt, auf der Basis bzw. in Abhängigkeit von der Freigabe des ersten Datenbusses durch die erste Steuereinrichtung steuern.

Weiterhin kann entweder die erste Steuereinrichtung oder die zweite Steuereinrichtung bei der jeweils anderen von den ersten und zweiten Steuereinrichtungen nachfragen, ei nen Teil bzw. Abschnitt von zumindest einem der ersten und zweiten Datenbusse freizugeben, und auch die Daten-Ein gabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtungen, während sie den Teil von zumindest einem von den ersten und zweiten Datenbussen belegt, auf der Basis der Freigabe des Abschnitts von zumindest einem von den ersten und zweiten Datenbussen durch die jeweils andere von den ersten und zweiten Steuereinrichtungen steuern.

Die Informationsverarbeitungsvorrichtung gemäß dem ersten oder zweiten Aspekt der vorliegenden Erfindung kann weiter hin aufweisen:
eine Busverbindungseinrichtung, die zumindest mit dem er sten Datenbus und dem zweiten Datenbus verbunden ist, wo durch die Vielzahl von Eingabe/Ausgabe-Einrichtungen über die Busverbindungseinrichtung mit jedem von den ersten und zweiten Datenbussen unter der Steuerung der Busverbindungs einrichtung durch eine von den ersten und zweiten Steuer einrichtungen derart verbunden ist, daß die Daten eingege ben bzw. ausgegeben werden.

Auch können die erste Steuereinrichtung und die zweite Steuereinrichtung als eine CPU (Zentrale Verarbeitungsein heit bzw. zentrale Prozessoreinheit) bzw. als ein DMAC (Controller für direkten Speicherzugriff) ausgelegt sein.

Darüber hinaus kann der DMAC umfassen:
eine Kanalsteuereinheit, die mit der CPU verbunden ist;
eine Datensteuereinheit, die mit den ersten und zweiten Da tenbussen verbunden ist;
eine Adresssteuereinheit, die mit den ersten und zweiten Datenbussen verbunden ist; und
ein DMA-Steuerregister, das mit der Kanalsteuereinheit ver bunden ist.

Die Vielzahl von Eingabe/Ausgabe-Einrichtungen kann auch zumindest einen Zeitgeber, einen A/D-Wandler und eine seri elle Schnittstelle umfassen.

Die Informationsverarbeitungsvorrichtung gemäß dem ersten oder dem zweiten Aspekt der vorliegenden Erfindung umfaßt weiterhin einen internen Speicher, der mit den ersten und zweiten Datenbussen verbunden ist, zum Speichern der Daten und für die Steuerung der ersten und zweiten Steuereinrich tungen.

Um die zuvor beschriebenen Aufgaben zu erfüllen, umfaßt ei ne Informationsverarbeitungsvorrichtung gemäß einem dritten Aspekt bzw. einer dritten Ausführungsform (vgl. Anspruch 23) der vorliegenden Erfindung die folgenden Merkmale:
zumindest einen ersten internen Datenbus und einen zweiten internen Datenbus, die voneinander unabhängig vorgesehen sind;
mindestens einen externen Datenbus;
eine Vielzahl von internen Eingabe/Ausgabe-Einrichtungen die zumindest mit einem von den ersten und zweiten internen Datenbussen verbunden sind, zum Eingeben bzw. Ausgeben von Daten;
eine Vielzahl von externen Eingabe/Ausgabe-Einrichtungen, die zumindest mit dem einen externen Datenbus verbunden sind, zum Eingeben und/oder Ausgeben von Daten;
eine erste Steuereinrichtung zum Steuern der Daten-Ein gabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen, während sie zumindest den ersten internen Datenbus belegt; und
eine zweite Steuereinrichtung zum Nachfragen bei der ersten Steuereinrichtung, die die Daten-Eingabe/Ausgabe-Opera tionen der internen Eingabe/Ausgabe-Einrichtung steuert, während sie zumindest den ersten internen Datenbus belegt, daß sie den belegten ersten Datenbus freigibt, und auch zum Steuern der Daten-Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe-Einrichtungen bzw. der internen Einga be/Ausgabe-Einrichtung, während sie den zweiten internen Datenbus oder sowohl den ersten internen Datenbus als auch den zweiten internen Datenbus belegt, in Antwort auf die Freigabe des ersten internen Datenbusses durch die erste Steuereinrichtung, und auf der Basis der Belegtzustände des externen Datenbusses.

Um die zuvor beschriebenen Aufgaben zu erfüllen, umfaßt ei ne Informationsverarbeitungsvorrichtung gemäß einem vierten Aspekt bzw. einer vierten Ausführungsform (vgl. Anspruch 34) der vorliegenden Erfindung:
mindestens einen ersten internen Datenbus und einen zweiten interne Datenbus, die unabhängig voneinander vorgesehen sind;
zumindest einen externen Datenbus;
eine Vielzahl von internen Eingabe/Ausgabe-Einrichtungen, die zumindest mit einem von den ersten und zweiten internen Datenbussen verbunden sind, zum Eingeben/Ausgeben von Da ten;
eine Vielzahl von externen Eingabe/Ausgabe-Einrichtungen, die zumindest mit dem externen Datenbus verbunden sind, zum Eingeben/Ausgeben von Daten;
eine erste Steuereinrichtung zum Steuern der Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtung(en), während sie zumindest den ersten internen Datenbus belegt;
eine zweite Steuereinrichtung zum Nachfragen bei der ersten Steuereinrichtung, daß sie den belegten ersten internen Da tenbus freigibt, und auch zum Steuern der Daten-Einga be/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtungen, während sie den zweiten internen Datenbus belegt, in Ant wort auf die Freigabe des ersten internen Datenbusses durch die erste Steuereinrichtung und auf der Basis der Belegtbe dingungen des externen Datenbusses;
worin:
die erste Steuereinrichtung gibt den ersten internen Daten bus, der zur Freigabe aufgefordert wird, auf der Basis der Freigabenachfrage von der zweiten Steuereinrichtung und auch auf der Basis der Betriebsbedingungen der eigenen er sten Steuereinrichtung frei.

Bei der Informationsverarbeitungsvorrichtung gemäß dem dritten oder vierten Aspekt der vorliegenden Erfindung kön nen der erste und der zweite interne Datenbus, die Vielzahl von internen Eingabe/Ausgabe-Einrichtungen, die erste und zweite Steuereinrichtung und zumindest ein externer Buscon troller auf einem einzelnen Chip in der Form eines Einchip- Mikrocomputers hergestellt sein.

Prioritätsordnungen können bezüglich der Daten-Eingabe/Aus gabe-Operationen der Vielzahl von internen Eingabe/Ausgabe- Einrichtungen vorab festgelegt sein und in Antwort auf die vorab festgelegten Prioritätsordnungen kann die zweite Steuereinrichtung bei der ersten Steuereinrichtung nachfra gen, daß sie den ersten internen Datenbus freigibt, der von der ersten Steuereinrichtung besetzt ist, und kann auch die Daten-Eingabe/Ausgabe-Operationen der Vielzahl von internen Eingabe/Ausgabe-Einrichtungen, während sie den zweiten in ternen Datenbus belegt, in Antwort auf die Freigabe des er sten internen Datenbusses durch die erste Steuereinrichtung steuern.

Wenn die erste Steuereinrichtung die Daten-Eingabe/Ausgabe- Operationen der internen Eingabe/Ausgabe-Einrichtung steu ert, während sie zumindest den ersten internen Datenbus be setzt, und auch die zweite Steuereinrichtung veranlaßt, die Daten-Eingabe/Ausgabe-Operationen der internen Einga be/Ausgabe-Einrichtung zu steuern, während sie zumindest den zweiten internen Datenbus belegt, kann die erste Steu ereinrichtung Informationen bezüglich der Daten-Einga be/Ausgabe-Steuerung, die in den internen Eingabe/Ausgabe einrichtungen ausgeführt werden sollen, der zweiten Steuer einrichtung zuführen; und
die zweite Steuereinrichtung kann bei der ersten Steuerein richtung nachfragen, daß sie zumindest den ersten internen Datenbus freigibt, auf der Basis der zugeführten Informa tionen und kann auch die Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe-Einrichtung(en), während sie zu mindest den zweiten internen Datenbus belegt, auf der Basis der Freigabe des ersten internen Datenbusses durch die er ste Steuereinrichtung steuern.

Weiterhin, in Antwort auf eine der Nachfragen, die von den internen und externen Eingabe/Ausgabe-Einrichtungen, in die Daten eingegeben bzw. von denen Daten ausgegeben werden sollen, von einem Computerprogramm und von einer externen Quelle ausgegeben werden, kann die zweite Steuereinrichtung bei der ersten Steuereinrichtung nachfragen, daß sie zumin dest den ersten internen Datenbus freigibt, und kann auch die Daten-Eingabe/Ausgabe-Operationen der internen Einga be/Ausgabe-Einrichtung(en), während sie zumindest den zwei te Datenbus belegt, auf der Basis der Freigabe des ersten Datenbusses durch die erste Steuereinrichtung steuern.

Weiterhin kann entweder die erste Steuereinrichtung oder die zweite Steuereinrichtung die jeweils andere von den er sten und zweiten Steuereinrichtungen auffordern, einen Ab schnitt bzw. Teil von zumindest entweder dem ersten inter nen Datenbus oder dem zweiten internen Datenbus freizuge ben, und steuert auch die Daten-Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe-Einrichtung(en), während sie den Teil von zumindest einem von den ersten und zweiten in ternen Datenbussen belegt, auf der Basis der Freigabe des Teils von zumindest einem von den ersten und zweiten Daten bussen durch die jeweils andere von den ersten und zweiten Steuereinrichtungen.

Die Informationsverarbeitungsvorrichtung gemäß einem drit ten oder vierten Aspekt der vorliegenden Erfindung kann weiterhin eine Busverbindungseinrichtung haben, die zumin dest den ersten internen Datenbus und den zweiten internen Datenbus verbindet, wodurch die Vielzahl von internen Ein gabe/Ausgabe-Einrichtungen über die Busverbindungseinrich tung mit jedem von den ersten und zweiten internen Daten bussen unter der Steuerung der Busverbindungseinrichtung durch eine von den ersten und zweiten Steuereinrichtungen derart verbunden ist, daß Daten eingegeben bzw. ausgegeben werden können.

Die erste Steuereinrichtung und die zweite Steuereinrich tung können durch eine CPU (Zentrale Verarbeitungseinheit) bzw. einen DMAC (Direktspeicherzugriffscontroller) reali siert sein.

Weiterhin kann der DMAC umfassen:
eine Kanalsteuereinheit, die mit der CPU verbunden ist;
eine Datensteuereinheit, die mit dem ersten internen Daten bus und dem zweiten internen Datenbus verbunden ist;
eine Adresssteuereinheit, die mit dem ersten internen Da tenbus und dem zweiten internen Datenbus verbunden ist; und
ein DMA-Steuerregister, das mit der Kanalsteuereinheit ver bunden ist.

Darüber hinaus kann die Vielzahl von internen Einga be/Ausgabe-Einrichtungen zumindest einen Zeitgeber, einen A/D-Wandler und eine serielle Schnittstelle haben.

Die Informationsverarbeitungsvorrichtung gemäß dem dritten oder vierten Aspekt der vorliegenden Erfindung kann weiter hin umfassen: einen internen Speicher, der mit dem ersten internen Datenbus und dem zweiten internen Datenbus verbun den ist, zum Speichern der Daten und zur Steuerung der er sten Steuereinrichtung und der zweiten Steuereinrichtung.

Zudem umfaßt ein Informationsverarbeitungsverfahren gemäß einem fünften Aspekt (vgl. Anspruch 46) der vorliegenden Erfindung folgende Schritte:
einen ersten Steuerschritt zum Steuern von Daten-Einga be/Ausgabe-Operationen, die von einer Vielzahl von Einga be/Ausgabe-Einrichtungen unter der Steuerung der ersten Steuereinrichtung ausgeführt werden, die zumindest mit ei nem der ersten und zweiten Datenbusse verbunden ist, wäh rend sie zumindest den ersten Datenbus belegt;
einen zweiten Steuerschritt zum Nachfragen bei der ersten Steuereinrichtung, daß sie den zweiten Datenbus freigibt, unter der Steuerung der zweiten Steuereinrichtung, der nicht in dem ersten Steuerschritt belegt ist, wenn die Da ten-Eingabe/Ausgabe-Operationen durch die mehrzähligen Ein gabe/Ausgabe-Einrichtungen gesteuert werden, während der erste Datenbus besetzt ist;
einen dritten Steuerschritt zum Beurteilen, ob die zweite Steuereinrichtung den zweiten Datenbus freigibt, der nicht von der eigenen zweiten Steuereinrichtung belegt ist, auf der Basis der Nachfrage und Betriebsbedingungen der eigenen zweiten Steuereinrichtung, und danach zum Mitteilen der er sten Steuereinrichtung des Beurteilungsergebnisses; und einen vierten Steuerschritt zum Steuern der Daten-Einga be/Ausgabe-Operationen der vielzähligen Eingabe/Ausgabe- Einrichtungen unter Steuerung der ersten Steuereinrichtung auf der Basis der Mitteilung, die von der zweiten Steuer einrichtung ausgegeben wird, während sie den zweiten Daten bus belegt, der nicht von der zweiten Steuereinrichtung be legt ist.

Weitere vorteilhafte Weiterbildungen der vorliegenden Er findung sind den Unteransprüchen zu entnehmen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die vorstehenden und weiteren Aufgaben, Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen ersichtlich, in denen:

Fig. 1 ein schematisches Blockdiagramm zum Darstellen einer internen Anordnung einer Informationsverar beitungsvorrichtung gemäß einer ersten Ausführungs form der vorliegenden Erfindung ist;

Fig. 2 ein schematisches Blockdiagramm zum Darstellen einer internen Anordnung eines DMAC (Direktspeicherzugriffscontrollers) ist, der in der ersten Informationsverarbeitungsvorrichtung verwendet wird, die in der Fig. 1 gezeigt ist;

Fig. 3 ein schematisches Blockdiagramm zum Angeben einer internen Anordnung einer Kanalsteuereinheit ist, die in der ersten Informationsverarbeitungsvorrich tung verwendet wird;

Fig. 4 gibt eine Beziehung zwischen den jeweiligen Bits BREQ₀ bis BREQ₃ eines Busnachfragesignals (re quest signals), das in einen Prioritätsko dierer eingegeben wird, und gibt Nummern von vier Kanälen zum Ausbilden eines DMA-Steuerregisters in der Informationsverarbeitungsvorrichtung gemäß der ersten Ausführungsform der Erfindung wieder;

Fig. 5 ein schematisches Blockdiagramm zum Darstellen einer internen Anordnung einer Datensteuereinheit, die in der Informationsverarbeitungsvorrichtung der ersten Ausführungsform der Erfindung verwendet wird;

Fig. 6 ein schematisches Blockdiagramm zum Angeben einer internen Anordnung des DMA-Steuerregisters ist;

Fig. 7 ein schematisches Blockdiagramm zum Wiedergeben einer Schaltungsanordnung eines ersten Kanals in der Informationsverarbeitungsvorrichtung der ersten Ausführungsform ist;

Fig. 8 den Aufbau einer Speicherzuweisung der Informationsverarbeitungsvorrichtung schematisch erläutert;

Fig. 9 ein Flußdiagramm zum Beschreiben des Betriebs der Informationsverarbeitungsvorrichtung der ersten Ausführungsform zum Zuführen eines Bestätigungs signals ACK zu dem DMAC ist;

Fig. 10 ein Zeitgabediagramm zum Erläutern des Betriebs, zeigt, der in dem ersten Kanal während einer DMA- Transferoperation durchgeführt wird;

Fig. 11 ein Zeitdiagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen weiteren Signalen und Zugriffszuständen bzw. Aufrufzuständen interner Busse während einer DMA-Transferopertion in einem Einzelschritt-Transfermodus in der Informations- Verarbeitungsvorrichtung der ersten Ausführungsform ist;

Fig. 12 ein Zeitgabediagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen weiteren Signalen und Holzuständen bzw. Aufrufzuständen von internen Bussen während einer DMA-Transferoperation in einem Einzeltransfermodus in der Informati onsverarbeitungsvorrichtung der ersten Ausführungsform der Erfindung ist;

Fig. 13 ein Zeitgabediagramm zum Zeigen eines Beispiels einer Beziehung zwischen jeweiligen Bits BREQ₀ bis BREQ₃ des Busnachfragesignals BREQ, der jeweiligen Bits TCA₀ bis TCA₃ des Kanalgültigkeitssignals TCA und des Kanalfreigabesignals CHC in der Informationsverarbeitungsvorrichtung der ersten Ausführungsform ist;

Fig. 14 ein Zeitgabediagramm zum Wiedergeben eines Beispiels einer Beziehung zwischen weiteren Signalen und Holzuständen des internen Busses während einer DMA-Transferoperation in dem Einzel transfermodus im dem Fall ist, daß die Bits BREQ₀ bis BREQ₃ des Busnachfragesignals BREQ in aktive Zustände in der ersten Informationsverarbeitungs vorrichtung gesetzt sind;

Fig. 15 ein Zeitgabediagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen weiteren Signalen und Holzuständen des internen Busses während einer DMA-Transferoperation in einem Einzelschritt-Transfermodus in dem Fall ist, daß die Bits BREQ₀ bis BREQ₃ des Busnachfragesignals BREQ in aktive Zustände in der Informations verarbeitungsvorrichtung der ersten Ausführungsform gesetzt sind;

Fig. 16 ein Zeitgabediagramm zum Wiedergeben eines Bei spiels für eine Beziehung zwischen weiteren Signalen und Holzuständen des internen Busses während einer DMA-Transferoperation in dem Blocktransfermodus in dem Fall ist, daß die Bits BREQ₀ bis BREQ₃ des Busnachfragesignals BREQ in aktive Zustände in der ersten Informationsverar beitungsvorrichtung gesetzt sind;

Fig. 17 ein schematisches Blockdiagramm zum Wiedergeben einer internen Anordnung einer Informationsverar beitungsvorrichtung gemäß einer zweiten Ausfüh rungsform der vorliegenden Erfindung ist;

Fig. 18 eine Beziehung zwischen Übergängen von fünf Zuständen, den jeweiligen Bitwerte INREQ₀ bis INREQ₁ eines internen Nachfragesignals INREQ und einem Wert eines externen Nachfragesignals in der Informationsverarbeitungsvorrichtung der zweiten Ausführungsform wiedergibt;

Fig. 19 ein schematisches Blockdiagramm zum Aufzeigen einer internen Anordnung eines DMAC (Direktspeicherzu griffscontroller) ist, der in der Informa tionsverarbeitungsvorrichtung der zweiten Ausführungsform verwendet wird, die in der Fig. 16 gezeigt ist;

Fig. 20 ein schematisches Blockdiagramm zum Angeben einer internen Anordnung einer Kanalsteuereinheit (32) ist, die in der Informationsverarbeitungsvor richtung der zweiten Ausführungsform verwendet wird;

Fig. 21 ein schematisches Blockdiagramm zum Aufzeigen einer internen Anordnung eines Controllers für einen externen Bus ist, der in der zweiten Informations verarbeitungsvorrichtung verwendet wird;

Fig. 22 schematisch eine Struktur einer Speicherzuordnung wiedergibt, die in der zweiten Infor mationsverarbeitungsvorrichtung verwendet wird;

Fig. 23 ein Zeitgabediagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen den jeweiligen Signalen und Übergängen der jeweiligen Buszustände in der zweiten Informationsverarbei tungsvorrichtung ist;

Fig. 24 ein Zeitgabediagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen jeweiligen Signalen und Übergängen der jeweiligen Buszustände in der zweiten Informationsverarbeitungsvorrich tung ist;

Fig. 25 ein Zeitgabediagramm zum Wiedergeben eines Beispiels einer Beziehung zwischen jeweiligen Signalen und Übergängen der jeweiligen Buszustände in der zweiten Informationsverarbeitungsvor richtung ist;

Fig. 26 ein schematisches Blockdiagramm zum Aufzeigen einer Anordnung einer Informationsverarbeitungsvorrich tung gemäß einer dritten Ausführungsform der vor liegenden Erfindung ist; und

Fig. 27 ein schematisches Blockdiagramm zum Angeben der Anordnung einer herkömmlichen Informationsverarbei tungsvorrichtung ist.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Gemäß den Zeichnungen werden verschiedene bevorzugte Aus führungsformen der vorliegenden Erfindung nachfolgend im Detail beschrieben.

Re: GESAMTANORDNUNG DER ERSTEN INFORMATIONSVERARBEITUNGSVORRICHTUNG

Die Fig. 1 ist ein schematisches Blockdiagramm zum Angeben einer Gesamtanordnung einer Informationsverarbeitungsvor richtung 21 gemäß einer ersten Ausführungsform der vorlie genden Erfindung.

Wie in der Zeichnung angegeben ist, umfaßt die erste Infor mationsverarbeitungsvorrichtung 21 eine CPU (zentrale Ver arbeitungseinheit) 22, einen DMAC (Direktspeicherzugriffs controller) 23, einen internen Speicher 24, einen Zeitgeber 25, einen A/D-Analog/Digital)-Wandler 26, eine erste seri elle Schnittstellen 27 und eine zweite serielle Schnitt stelle 28 und auch zwei interne Busse 29 und 30. Diese Strukturelemente werden auf einem einzelnen Halbleiterchip, nämlich einem Einzelchip-Mikrocomputer, hergestellt. Die CPU 22, der DMAC 23 und der interne Speicher 24 sind mit einander über einen internen Bus 29 verbunden, durch den 32-Bit-Daten übertragen werden können, wohingegen die CPU 22, der DMAC 23, der Zeitgeber 25, der A/D-Wandler 26 und die erste serielle Schnittstelle 27 und die zweite serielle Schnittstelle 28 miteinander über den internen Bus 30 ver bunden sind, durch den 16-Bit-Daten übertragen werden kön nen.

Die CPU 22 steuert die Schaltungsverbindungen bzw. Schal tungsunterbrechungen mit diesen internen Bussen 29 und 30 und umfaßt einen Buscontroller 31. Die Signale zum Holen und/oder Freigeben der internen Busse 29 und 30 werden den internen Bussen 29 und zugeführt bzw. von diesen geholt oder abgeleitet. Der Buscontroller 31 beurteilt, ob entwe der einer oder beide der internen Busse 29 und 30 freigege ben werden können bzw. dürfen, auf der Basis eines 2-Bit- Nachfragesignals "REQ" (request signal), das von dem DMAC 23 gesendet wird, und auf der Basis bzw. in Abhängigkeit von einer Betriebsbedingung der CPU 22. Das 2-Bit- Nachfragesignal gibt eine Nachfrage für die Freigabe entwe der eines oder beider der internen Busse 29 und 30 an. Der Buscontroller 31 führt dann das Bestätigungssignal "ACK" (acknowledge signal), das dieses Beurteilungsergebnis an gibt, dem DMAC 23 zu.

Nachfolgend wird eine Beschreibung für die Beziehung zwi schen einem Wert des Nachfragesignals REQ und den internen. Bussen 29 und 30 gegeben, die freigegeben werden sollen. In dieser ersten Ausführungsform fragt, wenn der Wert des Nachfragesignals REQ "00" wird, das Nachfragesignal nach, daß beide interne Busse 29 und 30 nicht freigegeben sind. Wenn der Wert des Nachfragesignals REQ "01" wird, fragt dieses Nachfragesignal ähnlich nach, daß nur der interne Bus 29 freigegeben wird. Wenn der Wert des Nachfragesignals REQ "10" wird, fragt dieses Nachfragesignal nach, daß nur der interne Bus 30 freigegeben wird. Wenn der Wert des Nachfragesignals REQ "11" wird, fragt dieses Nachfragesi gnal nach, daß sowohl der interne Bus 29 als auch der in terne Bus 30 freigegeben werden.

In Antwort auf ein internes 4-Bit Nachfragesignal IREQ und ein externes 4-Bit Nachfragesignal EREQ und ähnliches er zeugt der DMAC 23 das zuvor beschriebene Nachfragesignal REQ und führt dann dieses erzeugte Nachfragesignal REQ dem Buscontroller 31 zu. Das interne 4-Bit Nachfragesignal IREQ wird durch die interne Nachfragesignale IREQ₀ bis IREQ₃ zum Nachfragen nach einer Freigabe der internen Busse 29 und 30 gebildet und diese interne Nachfragesignale werden von den vier I/O-Vorrichtungen, z. B. dem Zeitgeber 25, aus zuge führt. Das externe 4-Bit Nachfragesignal EREQ gibt an, daß die internen Busse 29 und 30 zur Freigabe nachgefragt wer den, und es wird von einer externen Signalquelle aus zuge führt. Da ein Bestätigungssignal ACK von dem Buscontroller 31 aus zu dem DMAC 23 zugeführt wird, steuert dieser DMAC 23 auch DMA-Transferoperationen von Daten zwischen diesen I/O-Vorrichtungen, z. B. dem internen Speicher 24 und dem Zeitgeber 25, oder DMA-Transferoperationen der Daten zwi schen jeweiligen Adressen des internen Speichers 24.

Es wird darauf hingewiesen, daß die Buscontroller in den I/O-Vorrichtungen, z. B. dem Internen Speicher 24 und dem Zeitgeber 25, vorgesehen sind. Die Buscontroller steuern das Verbinden bzw. Unterbrechen bzw. Verbindungslösen zwi schen entweder dem internen Bus 29 oder dem internen Bus 30 und den jeweiligen I/O-Vorrichtungen. Wenn der Wert des Nachfragesignals REQ "00" wird, steuert die CPU 22 alle diese Buscontroller. Wenn der Wert des Nachfragesignals REQ irgendeinen anderen Wert als "00" annimmt, steuert der DMAC 23 alle diese Buscontroller, einschließlich des Buscontrol lers 31, der in der CPU 22 eingesetzt wird.

Re: INTERNE ANORDNUNG DES DMAC

Eine interne Anordnung des zuvor beschriebenen DMAC 23 wird nachfolgend mit Bezug auf die Fig. 2 bis 7 beschrieben. Der DMAC 23 wird hauptsächlich durch eine Kanalsteuerein heit 32, eine Datensteuereinheit 33, eine Adresssteuerein heit 34 und ein DMA-Steuerregister 35 gebildet.

Wie in der Fig. 3 angegeben ist, ist die Kanalsteuerein heit 32 hauptsächlich durch ein ODER-Gatter 36, einen Prio ritätskodierer 37 und einen DMA-Zyklussequenzer 38 ausge bildet.

Das interne 4-Bit Nachfragesignal IREQ, das externe 4-Bit Nachfragesignal EREQ und weiterhin ein 4-Bit Software- Nachfragesignal SREQ, das von dem DMA-Steuerregister 33 aus zugeführt wird, werden in dieses ODER-Gatter 36 eingegeben.

Das ODER-Gatter 36 führt eine ODER-Verknüpfung dieser Ein gangssignale aus, um ein 4-Bit Nachfragesignal BREQ zu er zeugen, das dem Prioritätskodierer 37 zugeführt wird.

Auf der Basis des Bus-Nachfragesignals BREQ, das von dem ODER-Gatter 36 aus zugeführt wird, erzeugt der Prioritäts kodierer 37 ein 4-Bit Kanalgültigkeitssignal TCA und führt dieses 4-Bit-Kanalgültigkeitssignal TCA sowohl dem DMA- Steuerregister 35 als auch dem DMA-Zyklussequenzer 38 zu. Die jeweiligen Bits TCA₀ bis TCA₃ dieses 4-Bit Kanalgültig keitssignals TCA werden erzeugt, indem die jeweiligen Bits BREQ₀ bis BREQ₃ des Busnachfragesignals BREQ durch die wei ter unten erwähnten Formeln (1) bis (4) substituiert wer den, da eine solche Beziehung, die in der Fig. 4 gezeigt ist, zwischen den jeweiligen Bits BREQ₀ bis BREQ₃ des Bus nachfragesignals BREQ und Nummern der vier Kanäle einge richtet werden kann, die das DMA-Steuerregister 35 bilden (wird später erläutert):

TCA₀ = BREQ₀ (1)

TCA₁ = (/BREQ₀) BREQ₁ (2)

TCA₂ = (/BREQ₀) (/BREQ₁) BREQ₂ (3)

TCA₃ = (/BREQ₀) (/BREQ₁) (/BREQ₂) BREQ₃ (4).

In den zuvor beschriebenen Formeln (1) bis (4) bedeutet ein Bit, dem ein Symbol "/" nicht verliehen ist, einen Wert von "1", nämlich einen aktiven Zustand, wohingegen ein Bit, dem das Symbol "/" verliehen ist, einen Wert "0" bedeutet, näm lich einen inaktiven Zustand.

Das Kanalgültigkeitssignal TCA kann durch ein Kanalfreiga besignal CHC ungültig gemacht werden, daß von dem DMA- Zyklussequenzer 38 aus zugeführt wird. Es wird darauf hin gewiesen, daß der Ausdruck "Prioritätsordnungen" eine Kanalprioritätsordnung bzw. Kanalprioritätsreihenfolge zwi schen einen nullten Kanal 43 bis einem dritten Kanal 46 be deutet. Der nullte Kanal 43 besitzt die höchste Priori tätsordnung, der erste Kanal 44 und der zweite Kanal 45 be sitzen Prioritätsordnungen, die niedriger als die höchste Prioritätsordnung sind, und der dritte Kanal 46 besitzt die niedrigste Prioritätsordnung. Als Folge gibt es keine Prio ritätsordnungen zwischen bzw. unter dem internen Nachfrage signal IREQ, dem externen Nachfragesignal EREQ und dem Softwaretransfer-Nachfragesignal SREQ. D.h., daß ein erstes Signal eine oberste Prioritätsordnung hat. In Alternative können Prioritätsordnungen zwischen diesen Signalen bezüg lich jedem dieser Kanäle gesetzt werden.

Wenn das Kanalgültigkeitssignal TCA in den DMA-Zyklus sequenzer 38 eingegeben wird, führt dieser DMA-Zyklus sequenzer 38 ein 3-Bit-Adresse-Zählerleseabtastsignal ACRS dem DMA-Steuerregister 35 derart zu, daß die Zuführung ei nes 16-Bit DMA-Adresssignals DMAD und die Zuführung eines 16-Bit DMA Steuersignals DMC von dem Kanal des DMA- Steuerregisters 35 aus empfangen wird, das durch das Kanal gültigkeitssignal TCA gültig gemacht ist. In Antwort auf die Inhalte der jeweiligen DMA-Adresssignale und DMA- Steuersignale löst der DMAC 23 den DMA-Zyklus zum Durchfüh ren der verschiedenen Steuerungen aus. Das 3-Bit-Adresse- Zählerleseabtastsignal ACRS wird dazu verwendet, Le se/Schreib-Zeitgabesignale an ein Quelle-Adressregister, ein Bestimmungs-Adressregister und ein Byte-Zählregister anzulegen, die die jeweiligen Kanäle des DMA-Steuerre gisters 35 (wird weiter unten erläutert) bilden. Das DMA- Adresssignal DMAD wird durch eine Quelle-Adresse SAD, eine Bestimmungsadresse DAD und einen Byte-Zählwert BC usw. ge bildet. Die Quelle-Adresse SAD gibt die relevante Adresse der Speicherzuordnung der I/O-Vorrichtung (wird nachfolgend als "Quelle" bezeichnet), z. B. des internen Speichers 24 und des Zeitgebers 25, an, die einer Datentransfer-Quelle entspricht. Die Bestimmungsadresse DAD gibt die relevante Adresse bezüglich der Speicherzuordnung der I/O-Vorrichtung (wird nachfolgend als "Bestimmung" bezeichnet), z. B. des internen Speichers 24 und des Zeitgebers 25, an, die einer Datentransferbestimmung entspricht. Das DMA-Steuersignal DMC ist aus einem Wert "β", der von dem Byte-Zählwert BC abzuziehen ist, und einem Versatzwert "α" und ähnlichen aufgebaut. Dieser Versatzwert "α" gibt an, wieviele Bytes der Quelle-Adresse SAD und der Bestimmungsadresse DAD je weils dann aktualisiert werden sollen, wenn die DMA- Transferoperation ausgeführt wird. Wenn 8-Bit-Daten über tragen werden, wird dieser Versatz "α" gleich 1, wohinge gen, wenn 16-Bit Daten übertragen werden, dieser Versatz wert "α" gleich 2 wird. Wenn 32-Bit Daten übertragen wer den, wird dieser Versatzwert "α" gleich 4.

Der DMA-Zyklussequenzer 38 dekodiert sowohl die Quelle- Adresse SAD als auch die Bestimmungsadresse DAD, die durch das DMA-Adressesignal DMAD angegeben ist, um beurteilen zu können, welche DMA-Transferoperation ausgeführt wird. Der DMA-Zyklussequenzer 38 gibt dann ein solches Nachfragesi gnal REQ, das auf diese Beurteilung antwortet, mittels des DMA-Zyklus (nämlich entweder einen 2-Zyklustransfer oder einen Flyby-Transfer), der durch das DMA-Steuersignal DMC angezeigt wird, an den Buscontroller 31 der CPU 22 aus. Wenn ein Bestätigungssignal ACK von dem Buscontroller 31 aus zugeführt wird, erzeugt der DMA-Zyklussequenzer 38 dann ein Datensteuersignal DTC und ein Adresssteuersignal ADC. Das Datensteuersignal DTC befiehlt die Datenein gabe/Datenausgabe zu den internen Bussen 29 und 30. Das Adresssteuersignal befiehlt die Adressausgabe zu den inter nen Bussen 29 und 30. Der DMA-Zyklussequenzer 38 gibt das erzeugte Datensteuersignal DTC und das erzeugte Adresssteu ersignal ADC an die Datensteuereinheit 33 bzw. an die Adresse-Steuereinheit 34 aus. In dieser Ausführungsform be deutet der Ausdruck "2-Zyklustransfer" einen Datentransfer modus, bei dem zwei Buszyklen auftreten, nämlich ein Zy klus, während dem die Daten, die übertragen werden sollen, von der Quelle ausgelesen werden, und einen Zyklus, während dem die gelesenen Daten in den Zielort bzw. die Bestimmung eingeschrieben werden. Der Ausdruck "Flyby-Transfer" bedeu tet einen Datentransfermodus, wobei dieser Flyby-Transfer allgemein verwendet wird, um die Daten zwischen dem inter nen Speicher 24 und der externen I/O-Vorrichtung zu über tragen, und der DMA-Transfer wird innerhalb eines Buszyklus durchgeführt.

Der DMA-Zyklussequenzer 38 führt auch sowohl den Versatz wert "α" als auch den Wert "β", der von dem Bytezählwert BC zu subtrahieren ist, als ein Versatzsignal DPL dem DMA- Steuerregister 35 zu.

Re: INTERNER AUFBAU DER DATENSTEUEREINHEIT

Wie in der Fig. 5 angegeben ist, umfaßt die Datensteuer einheit 33 hauptsächlich einen Datenbuscontroller 39, einen Datenlatch 41 bzw. Datenzwischenspeicher und einen Buszy kluscontroller 40.

In Antwort auf das Datensteuersignal DTC erzeugt der Daten buscontroller 39 ein Buszyklussteuersignal BCC und eine Da tenlatch-Freigabe DLE und führt dann dieses Buszyklussteu ersignal BCC dem Buszykluscontroller 40 und dem Datenlatch 41 zu. In Antwort das Buszyklussteuersignal BCC, das von dem Datenbuscontroller 39 aus zugeführt wird, initiiert der Buszykluscontroller 40 den Buszyklus bezüglich des internen Busses 29 und/oder des internen Busses 30, damit Daten, die von dem internen Bus 29 oder dem internen Bus 30 aus einge geben werden, über einen Datenbus 42 zum Datenlatch 41 ge langen können bzw. diesem zugeführt werden können. Dieser Buszykluscontroller 39 gibt in ihn die Daten, die von dem Datenlatch 41 zwischengespeichert werden, durch den Daten bus 42 ein und gibt dann diese eingegebenen Daten dem in ternen Bus 29 oder/und dem internen Bus 30 ein. Der Daten latch 41 speichert die Daten, die von dem Buszykluscontrol ler 40 über den Datenbus 42 zugeführt werden, in Antwort auf die Datenlatch-Freigabe DLE, die von dem Datenbuscon troller 39 aus zugeführt wird.

Die Adresssteuereinheit 34 gibt eine Adresse an die inter nen Busse 29 und 30 in Antwort auf das Adresssteuersignal ADC aus, das von der Kanalsteuereinheit 32 aus zugeführt wird.

Re: INTERNER AUFBAU DES DMA-STEUERREGISTERS

Wie in der Fig. 6 angegeben ist, hat das zuvor beschriebe ne DMA-Steuerregister 35 hauptsächlich vier Sätze von Kanä len, das heißt, einen nullten Kanal 43 bis dritten Kanal 46, zwei Auswählereinheiten 47 und 48 und eine Ad dier/Subtrahier-Vorrichtung 49. Verschiedene Arten von Da ten, z. B. die Quelle-Adresse SAD, können über den internen Bus 30 von bzw. in den nullten Kanal 43 bis dritten Kanal 46 unter Steuerung der CPU 22 gelesen bzw. geschrieben wer den. DMA-Adresssignal DMAD₀ bis DMAD₃, die von dem nullten Kanal 43 bis dritten Kanal 46 ausgegeben werden, werden dem Auswähler 47 eingegeben. Unter diesen DMA-Adresssignalen wird ein solches Adresssignal, das von dem Kanalgültig keitssignal TCA ausgewählt wird, als ein DMA-Adresssignal DMAD von diesem Auswähler 47 ausgegeben und dann wird die ses DMA-Adresssignal DMAD der Kanalsteuereinheit 32 und der Addier/Subtrahier-Vorrichtung 49 zugeführt. Die Ad dier/Subtrahier-Vorrichtung 49 addiert/subtrahiert das DMA- Adresssignal DMAD, das von dem Auswähler 47 aus zugeführt wird, und das Versatzsignal DPL, das von der Kanalsteuer einheit 32 zugeführt wird, um dadurch ein Berechnungsergeb nis COUT auszugeben. Das Berechnungsergebnis COUT wird in das entsprechende Register des entsprechenden Kanals bei einer fallenden Flanke eines Adresszähler-Leseabtastsignals ACR eingeschrieben. Die DMA-Steuersignale DMC₀ bis DMC₃, die von dem nullten Kanal 43 bis dritten Kanal 46 ausgege ben werden, werden auch in den Auswähler 48 eingegeben. Un ter diesem DMA-Steuersignal wird ein solches Steuersignal, das von dem Kanalgültigkeitssignal TCA ausgewählt wird, als ein DMA-Steuersignal DMC von diesem Auswähler 48 ausgegeben und dann wird dieses DMA-Steuersignal DMC der Kanalsteuer einheit 32 zugeführt. Weiterhin bilden die Softwaretrans fer-Nachfragesignale SREQ₀ bis SREQ₃, die von dem nullten Kanal 43 bis dritten Kanal 46 ausgegeben werden, direkt ein 4-Bit Softwaretransfer-Nachfragesignal SREQ und dann wird dieses 4-Bit Softwaretransfer-Nachfragesignal SREQ der Ka nalsteuereinheit 32 zugeführt.

Re: INTERNE STRUKTUR DES NULLTEN KANALS

Wie in der Fig. 7 gezeigt ist, umfaßt der nullte Kanal 43 hauptsächlich ein Quelle-Adressregister 50, ein Bestim mungsadressregister 51, ein Bytezählregister 52, ein Kanal steuerregister 53 und einen Auswähler 54.

Die Quelle-Adresse SAD, die Bestimmungsadresse DAD und der Bytezählwert BC können über den internen Bus 30 in das Quelle-Adressregister 50, das Bestimmungsadressregister 41 und/oder das Bytezählregister 52 unter Steuerung der CPU 52 geschrieben bzw. von diesen gelesen werden.

Im Fall, daß der nullte Kanal 43 durch das Kanalgültig keitssignal TCA gültig gemacht wird, wählt der Auswähler 54 ein solches Signal, (nämlich in diesem Fall die Quelle- Adresse SAD), das von einem Register (angenommen in diesem Fall das Quelle-Adressregister 50) unter den Registern 50 bis 52 zugeführt wird, aus und dann gibt er dieses ausge wählte Signal als das DMA-Adresssignal DMAD₀ aus. Dieses Register entspricht drei Bits im aktiven Zustand des Adresszähler-Leseabtastsignals ACRS. Im Ergebnis wird das DMA-Adresssignal DMAD₀ von dem Auswähler 47 wieder ausge wählt, damit es als DMA-Adresssignal DMAD ausgegeben werden kann. Danach wird dieses DMA-Adresssignal DMAD dem Versatz signal DPL, das von der Kanalsteuereinheit 32 aus zugeführt wird, in der Addier/Subtrahier-Vorrichtung 49 hinzu addiert bzw. von diesem subtrahiert. Danach wird das Berechnungser gebnis COUT in das Quelle-Adressregister 50 des nullten Ka nals 43 bei einer fallenden Flanke des Adresszähler- Abtastsignals ACRS eingeschrieben. Die Quelle-Adresse SAD und andere Werte werden auf diese Art und Weise somit ak tualisiert.

Ähnlich können die registrierten Inhalte des Kanalsteuerre gisters 53 über den internen Bus 30 unter der Steuerung der CPU 22 gelesen/geschrieben werden, nämlich der Versatzwert "α", der Wert "β", der von dem Byte-Zählwert BC zu subtra hieren ist, die DMA-Transfertypen und Modi und die Softwa retransferanforderung. Alle diese registrierten Inhalte, mit der Ausnahme der Softwaretransferanforderung, werden als das DMA-Steuersignal DMC₀ von dem Kanalsteuerregister 53 ausgegeben und sind dem Auswähler 48 zuzuführen. In die sem Fall bedeutet der DMA-Transfertyp unter den DMA- Transfertypen und -modi den oben beschriebenen 2-Zyklus transfer und den Flyby-Transfer. Als DMA-Transfermodus gibt es auch einen Einzeltransfermodus, einen Einzel schritttransfermodus und einen Blocktransfermodus. Beim Einzeltransfermodus gibt der DMAC 23 immer dann, wenn die DMA-Transferoperation einmal durchgeführt wird, den gehol ten bzw. angeforderten Bus frei und der DMA-Zyklussequenzer 38 gibt ein Kanal-Clear-Signal CHC aus. Beim Einzelschritt- Transfermodus gibt der DMAC 23 immer dann, wenn die DMA- Transferoperation einmal ausgeführt wird, den geholten Bus auf ähnliche Art und Weise zu dem zuvor beschriebenen Ein zeltransfermodus frei. Weiterhin wird die DMA-Transfer operation dieses Kanals ausgeführt, bis der Bytezählwert des gültigen Kanals Null wird. Wenn der Bytezählwert Null wird, gibt der DMA-Zyklussequenzer 38 das Kanal-Clear- Signal CHC aus.

Beim Blocktransfermodus führt der DMAC 23, sobald der DMAC 23 die DMA-Transfernachfrage annimmt, die DMA-Transfer operation dieses Kanals aus, bis der Bytezählwert des gül tigen Kanals Null wird, während dem auch dann, wenn eine DMA-Transferanforderung für einen Kanal, der eine höhere Priorität als der vorliegende Kanal hat, ausgegeben wird, der vorliegende Kanal nicht geändert wird und auch der Bytezyklus der CPU nicht unterbrochen wird. Wenn der Byte zählwert Null wird, gibt der DMA-Zyklusssequenzer 38 das Kanal-Clear-Signal CHC aus.

Die Softwaretransferanforderung bildet als ein Softwa retransfer-Nachfragesignal SREQ₀ ein 4-Bit Softwaretrans fer-Nachfragesignal SREQ₀ in Kombination mit den Softwa retransfer-Nachfragesignalen SREQ₁ bis SREQ₃, die von ande ren Kanälen zugeführt werden, nämlich dem ersten Kanal 44 bis dritten Kanal 46. Dieses Softwaretransfer-Nachfrage signal SREQ₀ wird dann der Kanalsteuereinheit 32 zugeführt.

Es wird darauf hingewiesen, daß jeder der drei Auswähler 47, 48 und 54, die in den Fig. 6 und 7 gezeigt werden, ein Signal ausgibt, das Bits hat, von denen alle "0" sind, um eine Fehleroperation in dem Fall zu verhindern, daß alle Bits des ausgewählten Signals, nämlich des Kanalgültig keitssignals TCA und des Adresszähler-Leseabtastsignals ACRS, im inaktiven Zustand sind.

Es wird auch darauf hingewiesen, daß, da die Strukturen der übrigen ersten bis dritten Kanäle 44 bis 46 im wesentlichen gleich der oben beschriebene Struktur des nullten Kanals 43 sind, eine Beschreibung dieser Kanäle hier weggelassen wird.

Re: OPERATIONEN DER ERSTEN INFORMATIONSVERARBEITUNGSVORRICHTUNG

Als nächstes werden verschiedene Operationen der Informat 87361 00070 552 001000280000000200012000285918725000040 0002019859594 00004 87242i onsverarbeitungsvorrichtung der ersten Ausführungsform der Erfindung in der zuvor beschriebenen Anordnung beschrieben. Zuerst wird nun davon ausgegangen, daß eine Struktur einer Speicherzuordnung dieser ersten Informationsverarbeitungs vorrichtung in der Fig. 8 angegeben ist. In der Fig. 8 sind Adressen "p" bis "q-1" dem gleichen Zeitgeber zugeord net, sind Adressen "q" bis "(r-1)" einem Abtastspeicher zum Ausbilden des A/D-Wandlers 26 zugeordnet und sind Adressen "r" bis "(s-1)" dem ersten seriellen Steuerregister zum Ausbilden der ersten seriellen Schnittstelle 27 zugeordnet. Auch sind Adressen "s" bis "(t-1)" dem zweiten seriellen Steuerregister zum Ausbilden der zweiten seriellen Schnitt stelle 28 zugeordnet und sind Adressen "u" bis "FFFFFF" dem internen Speicher 24 zugeordnet.

In dieser Ausführungsform wird nun noch folgende Annahme gemacht. D.h., daß ein analoges Signal durch den A/D- Wandler 26 bei einer vorausgewählten Frequenz derart abge tastet wird, daß es in ein digitales Signal umgewandelt wird. Die daraus resultierenden Y-Byte-Daten werden zu den Speicherbereichen des internen Speichers 24, die durch die Adressen bestimmt sind, die der Adresse "X" nachfolgen, so wohl im 2-Zyklus-DMA-Transfermodus als auch im Einzel schritt-DMA-Transfermodus übertragen. In diesem Fall wird auch davon ausgegangen, daß die DMA-Datentransfer- Operation, die von dem A/D-Wandler 26 nachgefragt wird, die zweite höhere Priorität innehat und daß der erste Kanal 44 zum Ausbilden des DMA-Steuerregisters 35 zugeordnet bzw. belegt ist. Weiterhin wird in diesem Fall auch davon ausge gangen, daß in einem Zustand, in dem die CPU 22 die Steue rung des A/D-Wandlers 26 startet, sowohl der interne Bus 29 als auch der interne Bus 30 von der CPU 22 angefordert wer den und daß keines dieser Busnachfragesignale BREQ in den aktiven Zustand gebracht worden ist.

Zuerst wird, wenn die CPU 22 einen Befehlscode während der Ausführung eines Programms holt und dieser Befehlscode dazu verwendet wird, das analoge Signal durch den A/D-Wandler 26 analog zu digital zu wandeln, die Adresse "q" des Abtast speichers zum Ausbilden des A/D-Wandlers 26, der als eine Quelle arbeitet, als eine Quelle-Adresse über den internen Bus 30 zu dem DMA-Steuerregister 35 des DMAC 23 übertragen. Die Adresse "X" des internen Speichers 24, der als Bestim mung funktioniert, wird ähnlich als eine Bestimmungsadresse DAD über den internen Bus 30 zu dem DMA-Steuerregister 35 des DMAC 23 auch übertragen. Die Bytenummer bzw. Bytezahl "Y" der Daten, die als ein Bytezählwert BC zu übertragen ist, wird ähnlich über den internen Bus 30 auch zu dem DMA- Steuerregister 35 des DMAC 23 übertragen. Auch werden so wohl der 2-Zyklustransfermodus als auch der Einzelschritt transfermodus als die Typen und Modi der DMA-Transfer operation ähnlich über den internen Bus 30 zu dem DMA- Steuerregister 35 des DMAC 23 übertragen. Weiterhin werden der Versatzwert "α" und der Wert "β", der von dem Bytezähl wert BC zu subtrahieren ist, ähnlich über den internen Bus 30 zu dem DMA-Steuerregister 35 des DMAC 23 übertragen. Zu dem wird ein Abtastbetrieb-Startbefehl über den internen Bus 30 zu dem A/D-Wandler 26 ausgegeben.

Im Ergebnis werden in dem ersten Kanal 44 die Adresse "q" die Adresse "X" und die Bytezahl "Y" in das Quelle- Adressregister 50, das Bestimmungsadressregister 51 bzw. das Bytezählregister 52 eingeschrieben, wohingegen der Ver satzwert "α", der Wert "β", der von dem Bytezählwert BC zu subtrahieren ist, der DMA-Transfertyp (2-Zyklustransfertyp in diesem Fall) und der DMA-Transfermodus (Einzelschritt transfermodus in diesem Fall) in das Kanalsteuerregister 53 eingeschrieben werden. Wenn der A/D-Wandler 26 den Abtast betrieb-Startbefehl über den internen Bus 30 von der CPU 22 aus empfängt, wandelt dieser A/D-Wandler 26 das eingegebene analoge Signal analog-zu-digital in das digitale Signal, das diesem entspricht, bei einer vorausgewählten Abtastfre quenz, um die Y-Byte-Digitaldaten zu erhalten. Diese Y- Byte-Daten werden sofort in dem internen Abtastspeicher ge speichert und danach wird das interne Nachfragesignal IREQ₁ dem DMAC 23 zugeführt.

Da das interne Nachfragesignal IREQ₁ als Busnachfragesignal BREQ über das ODER-Gatter 36, das in der Fig. 3 gezeigt ist, dem Prioritätskodierer 37 zugeführt wird, erzeugt die ser Prioritätskodierer 37 dementsprechend ein Kanalgültig keitssignal TCA, das in der Lage ist, den ersten Kanal 44 gültig zu machen, in diesem Fall auf der Basis der zuvor beschriebenen Formel (2) in Antwort auf das Busnachfragesi gnal BREQ. Der Prioritätskodierer 37 führt dann das erzeug te Kanalgültigkeitssignal TCA dem DMA-Steuerregister 35 und dem DMA-Zyklussequenzer 38 zu.

Auf die Eingabe des Kanalgültigkeitssignals TCA hin, das in der Lage ist, den ersten Kanal 44 gültig zu machen, führt der DMA-Zyklussequenzer 38 das 30-Bit Adresszähler- Leseabtastsignal ACRS dem DMA-Steuerregister 35 zu. Im Er gebnis gibt das DMA-Steuerregister 35 das ausgewählte Si gnal als das DMA-Adressregister DMAD₁ an den DMA-Zyklus sequenzer 38 derart aus, daß in dem ersten Kanal 44 der Auswähler 54 sequentiell die Quelle-Adresse SAD, die von dem Quelle-Adressregister 50 aus zugeführt wird, die Be stimmungsadresse DAD, die von dem Bestimmungsadressregister 51 aus zugeführt wird, und den Byte-Zählwert BC auswählt, der von dem Byte-Zählregister 52 aus zugeführt wird. Wei terhin wählen beide Auswähler 47 und 48 das DMA- Adresssignal DMAD₁ und das DMA-Steuersignal DMC₁ aus, die von dem ersten Kanal 44 aus zugeführt werden, und führen dann diese ausgewählten Signale als ein DMA-Adresssignal DMAD und ein DMA-Steuersignal DMC dem DMA-Zyklussequenzer 38 zu.

Als Folge kann, da der DMA-Zyklussequenzer 38 die Quelle- Adresse SAD und die Bestimmungsadresse DAD, die von dem DMA-Adresssignal DMAD angegeben wird, dekodiert, der DMA- Zyklussequenzer 38 beurteilen, daß bzw. ob die Daten in dem DMA-Transfermodus von dem D/A-Wandler 26 zu dem internen Speicher 24 übertragen werden. Der DMA-Zyklussequenzer 38 gibt somit das hierzu entsprechend Nachfragesignal REQ an den Buscontroller 31 der CPU 22 in dem Buszyklus aus, der von dem DMA-Steuersignal DMC angegeben wird. In diesem Fall, gibt der DMA-Zyklussequenzer 38 ein Nachfragesignal REQ, das einen Wert "11" hat, an den Buscontroller 31 der CPU 22 in dem 2-Zyklustransfermodus aus. Dieses Nachfrage signal REQ, das den Wert "11" hat, wird dazu verwendet, die Freigabe von sowohl dem internen Bus 29 als auch dem inter nen Bus 30 nachzufragen.

Re: AUSGABE DES BESTÄTIGUNGSSIGNALS VOM BUSCONTROLLER ZU DEM DMAC

Gemäß dem in der Fig. 9 gezeigten Flußdiagramm wird nach folgend eine Beschreibung des Zuführbetriebs des Bestäti gungssignals ACK von dem Buscontroller 31 aus zu dem DMAC 23 durchgeführt.

Wenn das 2-Bit Nachfragesignal REQ von dem DMAC 23 aus zu geführt wird, beurteilt der Buscontroller 31 bei einem Schritt SP1, ob der Wert dieses zugeführten Nachfragesi gnals REQ gleich "01" ist. Anders ausgedrückt, beurteilt der Buscontroller 31, ob eine Freigabe von nur dem internen Bus 29 nachgefragt ist oder nicht. In diesem Fall wird, da der Wert dieses zugeführten Nachfragesignals REQ gleich "11" ist, das Beurteilungsergebnis beim Schritt SP1 zu "NEIN" und dann schaltet der Zuführverarbeitungsbetrieb zu einem weiteren Schritt SP2 fort.

Im Unterschied hierzu schreitet in dem Fall, daß das Beur teilungsergebnis des oben zuvor erwähnten Schrittes SP1 gleich "JA" ist, nämlich daß eine Freigabe nur des internen Busses 29 nachgefragt wird, der Verarbeitungsbetrieb zu ei nem weiteren Schritt SP4 fort.

Andererseits beurteilt der Buscontroller 31 beim Schritt SP2, ob der Wert des Nachfragesignals REQ gleich "10" ist oder nicht. Anders ausgedrückt, beurteilt der Buscontroller 31, ob eine Freigabe nur des internen Busses 30 nachgefragt wird oder nicht. In diesem Fall wird, da der Wert dieses zugeführten Nachfragesignals REQ gleich "11" ist, das Beur teilungsergebnis beim Schritt SP2 zu "NEIN" und dann schreitet der Zuführverarbeitungsbetrieb zu einem weiteren Schritt SP3 fort.

Im Unterschied hierzu schreitet, wenn das Beurteilungser gebnis des zuvor beschriebenen Schritts SP2 gleich "JA" ist, nämlich eine Freigabe nur des internen Busses 30 nach gefragt wird, der Verarbeitungsbetrieb zu dem Schritt SP4 fort.

Bei dem zuvor beschriebenen Schritt SP3 beurteilt der Buscontroller 31, ob der Wert des Nachfragesignals REQ gleich "11" ist oder nicht. Anders ausgedrückt beurteilt der Buscontroller 31, ob die Freigabe von sowohl dem inter nen Bus 29 als auch dem internen Bus 30 nachgefragt wird oder nicht. In diesem Fall wird, da der Wert dieses zuge führten Nachfragesignals REQ gleich "11" ist, das Beurtei lungsergebnis beim Schritt SP3 zu "JA" und dann schreitet der Zuführverarbeitungsbetrieb zu dem zuvor beschriebenen Schritt SP4 fort.

Im Unterschied hierzu schreitet, wenn das Beurteilungser gebnis des vorstehenden Schrittes SP3 gleich "NEIN" ist, wenn nämlich die Freigabe weder des internen Busses 29 noch des internen Busses 30 nachgefragt wird, der Verarbeitungs betrieb zu einem weiteren Schritt SP6 fort.

Beim Schritt SP4 überprüft der Buscontroller 31, ob die CPU 22 dem Buszyklus ausführt oder nicht. D.h., der Buscontrol ler 31 überprüft, ob die internen Busse 29 und 30 verwendet werden oder nicht. In dem Fall, in dem dieses Beurteilungs ergebnis "JA" ist, wird die zuvor erläuterte Beurteilung wiederholt durchgeführt. Dann wird, wenn die CPU 22 den ge genwärtig ausgeführten Buszyklus ausführt und der Buscon troller 31 diese Ausführung bestätigt, das Beurteilungser gebnis beim Schritt SP4 "NEIN" und danach schreitet der Verarbeitungsbetrieb zum Schritt SP5 fort.

Andererseits führt der Buscontroller 31 das Bestätigungs signal ACK dem DMAC 23 zu, während er das Bestätigungs signal ACK im inaktiven Zustand beibehält.

Bei dem zuvor beschriebenen Betrieb bezieht sich der Verar beitungsbetrieb, der beim Schritt SP4 definiert ist, auf eines der DMA-Transfersysteme, die als "CPU-Zyklus-Stehlen (CPU cycle steal)" bezeichnet werden. Die vorliegende Er findung ist offensichtlich jedoch nicht auf dieses CPU- Zyklus-Stehl-System beschränkt. In Alternative kann die In formationsverarbeitungsvorrichtung der vorliegenden Erfin dung z. B. andere DMA-Transfersysteme verwenden, z. B. das Speicherzyklus-Stehl-System, bei dem die Daten durch Ver wenden der ungenutzten Zeit bzw. Leerzeit des internen Speichers 24 übertragen werden, und das Zwischensperrtrans fersystem, bei dem der Betrieb der CPU 22 durch Eingeben der Halteeingabe (hold input) gestoppt wird und die Daten während des Stoppens des Betriebs zur CPU 22 übertragen werden.

Danach kann, wenn der Buscontroller 31 das Bestätigungs signal ACK dem DMA-Zyklussequenzer 38 zuführt, der DMA- Zyklussequenzer 38 erkennen, daß sowohl der interne Bus 29 als auch der interne Bus 30 frei zugreifbar sind, und kann somit den Buscontroller 31 derart steuern, daß die elektri schen Verbindungen, die zwischen der CPU 22 und dem jewei ligen internen Bus 29 bzw. 30 eingerichtet sind, unterbro chen bzw. getrennt werden. Weiterhin steuert der DMA- Zyklussequenzer 38 die Buscontroller (nicht im Detail ge zeigt) des internen Speichers 24 bzw. des A/D-Wandlers 26, damit eine elektrische Verbindung zwischen dem internen Speicher 24, dem A/D-Wandler 26 bzw. den internen Bussen 29, 30 eingerichtet werden kann. Der DMA-Zyklussequenzer 38 erzeugt auch ein Datensteuersignal DTC und ein Adresssteu ersignal ADC, die der Datensteuereinheit 33 bzw. der Adresssteuereinheit 34 zugeführt werden. Dieses Datensteu ersignal DTC wird verwendet, um die Eingabe der Daten von dem internen Bus 29 aus und die Ausgabe der Daten zu dem internen Bus 30 zu befehlen. Dieses Adresssteuersignal ADC wird auch verwendet, um die Ausgabe der Bestimmungsadresse DAD zu dem internen Bus 29 und weiterhin auch die Ausgabe der Quelle-Adresse SAD zu dem internen Bus 30 zu befehlen.

Re: BETRIEB DES ERSTEN KANALS WÄHREND DER DMA-TRANSFER- OPERATION

Gemäß den Zeitgabediagrammen, die in den Fig. 6, 7 und 10 angegeben sind, wird nachfolgend der Betrieb des ersten Kanals während der DMA-Transferoperation erläutert. Die nachfolgend erwähnte Annahme wird in dieser Ausführungsform gemacht. D.h., wie in den Fig. 10 (5) bis 10 (7) wieder gegeben ist, daß die Adresse "q" als die Quelle-Adresse SAD in dem Quelle-Adressregister 50 des ersten Kanals 44 ge setzt wird. Die Adresse "X" wird als die Bestimmungsadresse DAD in dem Bestimmungsadressregister 51 gesetzt. Die Bytenummer "Y" wird als der Bytezählwert BC in dem Byte zählregister 52 gesetzt. Die Adresse "q", die Adresse "X" und die Bytenummer "Y" werden von der CPU 22 aus über den internen Bus 30 zugeführt.

Wie in den Fig. 10(2) bis 10(4) wiedergegeben ist, wird auch, da alle der Bits ACRS₀ bis ACRS₂ des Adresszähl- Leseabtastsignals ACRS, das von dem DMA-Zyklussequenzer 38 aus zugeführt wird, in inaktive Zustände versetzt sind, wie in der Fig. 10 (8) angegeben ist, ein DMA-Adresssignal DMAD₁, von dem alle Bits gleich "0" sind, von dem Auswähler 54 ausgegeben. Zudem, da die DMA-Transferoperation nun in Antwort auf die Nachfrage ausgeführt wird, die von dem A/D- Wandler 26 ausgegeben wird, wird das Kanalgültigkeitssignal TCA, das in der Lage ist, den ersten Kanal 44 gültig zu ma chen, in den Auswähler 47, der in der Fig. 6 gezeigt ist, eingegeben und auch der Auswähler 47 wählt das DMA- Adresssignal DMAD₁ aus, das ausgegeben werden soll.

Wenn das Adresszähler-Leseabtastsignal ACRS, das mit dem Takt CK (siehe Fig. 10(1)) synchronisiert ist, von dem DMA-Zyklussequenzer 38 unter einem solchen Zustand zuge führt wird, wählt der Auswähler 54 sequentiell die Adresse "q", die Adresse "X" und die Bytezahl "Y" in Antwort auf die ansteigende Flanken der jeweiligen Bits ACRS₀ bis ACRS₂ des Adresszähler-Leseabtastsignals ACRS aus, das in den Fig. 10(2) bis 10(4) angegeben ist. Der Auswähler 54 gibt dann sequentiell die ausgewählten Adressen und die ausge wählte Bytenummer bzw. Bytezahl als das DMA-Adresssignal DMAD₁ (vergleiche Fig. 10(2)) aus.

Im Ergebnis wird das DMA-Adresssignal DMAD₁ über die Aus wähler 54 und 47 als das DMA-Adresssignal DMAD ausgegeben und danach wird es sequentiell in der Addier/Subtrahier- Vorrichtung 49 zu dem Versatzsignal DPL hinzuaddiert oder von diesem Versatzsignal DPL subtrahiert, nämlich dem Ver satzwert "α", der von der Kanalsteuereinheit 32 zugeführt wird, und dem Wert "β", der von dem Byte-Zählwert BC abzu ziehen ist. Im Ergebnis dieser Berechnung werden die Be rechnungsergebnisse, nämlich "q+α", "X+α" und "Y-β" sequen tiell in das Quelle-Adressregister 50, das Bestimmungs adressregister 51 und das Byte-Zählregister 52, wie in den Fig. 10(5) bis 10(7) wiedergegeben ist, bei den anstei genden Flanken der jeweiligen Bits ACRS₀ bis ACRS₂ des Adresszähler-Leseabtastsignals ACRS eingeschrieben, das in den Fig. 10(2) bis 10(4) gezeigt ist.

In Antwort auf die nächsten ansteigenden Flanken der jewei ligen Bits ACRS₀ bis ACRS₂ des Adresszähler-Leseabtast signals ACRS, das in den Fig. 10(2) bis 10(4) angegeben ist, wählt der Auswähler 54 dann sequentiell neue Adressen "q+α", "X+α" und einen neuen Byte-Zählwert "Y-β" aus, um diese ausgewählten Werte als das DMA-Adresssignal DMAD₁ (vgl. Fig. 10(8)) auszugeben.

Wie zuvor erwähnt erläutert wurde, werden die Quelle- Adresse SAD, die Bestimmungsadresse DAD und der Byte- Zählwert BC sequentiell aktualisiert und dann werden aktua lisierte Adressen und ein aktualisierter Wert als das DMA- Adresssignal DMAD dem DMA-Zyklussequenzer 38 zugeführt.

Im Ergebnis erzeugt, wenn das DMA-Adresssignal DMAD, das in der Fig. 10 (8) gezeigt ist, dem DMA-Zyklussequenzer 38 zugeführt wird, der DMA-Zyklussequenzer 38 das Datensteuer signal DTC und das Adresssteuersignal ADC in Antwort auf die Quelle-Adresse SAD, die Bestimmungsadresse DAD und den Bytezählwert BC, die sequentiell aktualisiert werden. Der DMA-Zyklussequenzer 38 führt das Datensteuersignal DTC und das Adresssteuersignal ADC der Datensteuereinheit 33 und der Adresssteuereinheit 34 zu.

Als Folge gibt die Adresssteuereinheit 34 die Adresse über den internen Busse 29 und 30 zu dem internen Speicher 24 und dem A/D-Wandler 26 in Antwort auf das Adresssteuersi gnal ADC aus, das sequentiell von der Kanalsteuereinheit 32 aus zugeführt wird. Die Datensteuereinheit 33 initiiert so mit die Buszyklen bezüglich sowohl dem internen Bus 29 als auch dem internen Bus 30 in Antwort auf das Datensteuersi gnal DTC, das sequentiell von der Kanalsteuereinheit 32 zu geführt wird, so daß die Daten, die von den relevanten Adressen des A/D-Wandlers 26 über den internen Bus 30 einge geben werden, von dem Datenlatch 41 zwischengespeichert werden. Nachfolgend werden diese zwischengespeicherten Da ten über den internen Bus 29 zu der relevanten Adresse des internen Speichers 24 übertragen. Wie zuvor erläutert wur de, werden die Y-Byte-Daten, die in dem Abtastspeicher des A/D-Wandlers 26 gespeichert sind, über den internen Bus 30, den DMAC 23 und den internen Bus 29 in die Speicherbereiche des internen Speichers 24, die durch die Adressen nach der Adresse "X" definiert sind, sowohl im 2-Zyklustransfertyp als auch im Einzelschritttransfermodus per DMA übertragen.

Re: DMA-TRANSFEROPERATION IM EINZELSCHRITTTRANSFERMODUS

Die Fig. 11 ist ein Zeitdiagramm zur Wiedergabe eines Bei spiels einer Beziehung zwischen weiteren Signalen und Hol zuständen bzw. Anforderungszuständen BMS der internen Busse 29 und 30, während der DMA-Transferoperation in dem zuvor beschriebenen Einzelschritttransfermodus. In der Fig. 11(2) geben die Symbole "CPU" und "DMA" an, daß in dem re levanten Buszyklus entweder die CPU 22 oder der DMAC 23 ir gendeinen der internen Busse 29 und 30, die freigegeben werden müssen, und ansonsten beide internen Busse 29 und 30. Diese Realisierung wird ähnlich auf andere Beziehungen angewendet, die in der Fig. 12 und den Fig. 14 bis 16 gezeigt sind. Wie aus der Fig. 11 hervorgeht, gibt, wenn das Nachfragesignal (nämlich das interne Nachfragesignal IREQ₁ in diesem Fall) einmal in dem Einzelschritttransfer modus zugeführt wird (vgl. Fig. 11(1)), der DMAC 23 die internen Busse 29 und 30 frei, die bis jetzt immer dann an gefordert wurden, wenn eine DMA-Transferoperation einmal ausgeführt wird. Das Bit TCA₁ des Kanalgültigkeitssignals TCA ist im aktiven Zustand (siehe Fig. 11(4)), bis der Bytezählwert BC des gültig gemachten ersten Kanals 44 Null wird. Wenn die DMA-Transferoperation des ersten Kanals 44 fortgesetzt wird, und somit der Bytezählwert BC Null wird, gibt der DMA-Zyklussequenzer 38 das Kanal-Clear-Signal CHC (vgl. Fig. 11(3)) aus. Im Ergebnis wird das Kanalgültig keitssignal TCA ungültig gemacht und das Bit TCA₁ wird in den inaktiven Zustand gebracht (vgl. Fig. 11(4)). Es wird darauf hingewiesen, daß, wenn die CPU 22 die internen Busse 29 und 30 während des aktiven Zustands des Nachfragesignals nicht verwendet, die DMA-Transferoperation kontinuierlich bzw. fortgesetzt ausgeführt wird. Dieser Betrieb wird ähn lich auf jene Betriebe der Fig. 12 und 14 bis 16 ange wendet.

Re: DMA-TRANSFEROPERATION IM EINZELTRANSFERMODUS

Die Fig. 12 ist ein Zeitgabediagramm zum Angeben eines Beispiels einer Beziehung zwischen weiteren Signalen und Holzuständen BMS der internen Busse 29 und 30, während der DMA-Transferoperation in dem Einzeltransfermodus. In diesem Einzeltransfermodus gibt, sobald das Nachfragesignal (näm lich das interne Nachfragesignal IREQ₁, in diesem Fall) zu geführt wird, (vgl. Fig. 12(1)), der DMAC 23, die internen Busse 29 und 30 frei, auf die bis jetzt immer dann zuge griffen wird, wenn die DMA-Transferoperation ausgeführt wird, und der DMA-Zyklussequenzer 38 gibt auch das Kanal- Clear-Signal CHC aus. Nachdem das Nachfragesignal in den inaktiven Zustand gebracht worden ist, wenn das Nachfrage signal wiederum in den aktiven Zustand gebracht wird (vgl. Fig. 12(1)), fordert der DMAC 23 die internen Busse 29 und 30 an, um die DMA-Transferoperation auszuführen.

Bei den zuvor erläuterten Operationen wird das interne Nachfragesignal von einer einzigen I/O-Vorrichtung in den DMAC 23 eingegeben. Nachfolgend werden verschiedene Opera tionen für solche Fälle beschrieben, in denen eine Vielzahl von internen Nachfragesignalen IREQs, das externe Nachfra gesignal EREQ oder das Softwaretransfer-Nachfragesignal SREQ dem DMAC eingegeben werden.

Das interne Nachfragesignal IREQ, das externe Nachfragesi gnal EREQ und das Softwaretransfer-Nachfragesignal SREQ, die zuvor beschrieben wurden, werden von dem ODER-Gatter 36 der Kanalsteuereinheit 32 zum Ausbilden des DMAC 23 ODER- verknüpft, um ein 4-Bit Busnachfragesignal BREQ zu erzeu gen, das dann dem Prioritätskodierer 37 (vgl. Fig. 3) zu geführt wird. Es wird darauf hingewiesen, daß die jeweili gen Bits BREQ₀ bis BREQ₃ des Bus-Nachfragesignals BREQ dem nullten Kanal 43 bis dritten Kanal 46 entsprechen. Der nullte Kanal 43 besitzt die höchste Priorität, der erste Kanal 44 besitzt die zweithöchste Priorität, der zweite Ka nal 45 besitzt die dritthöchste Priorität und der Kanal 46 besitzt weiterhin die niedrigste Priorität. Als Folge, wie in den Fig. 13(1) bis 13(4) wiedergegeben ist, ändert, wenn die jeweiligen Bits BREQ₀ bis BREQ₃ des Busnachfrage signals BREQ geändert werden, der Prioritätskodierer 37 die jeweiligen Bits TCA₀ bis TCA₃ des Kanalgültigkeitssignals TCA in Übereinstimmung mit den zuvor beschriebenen Priori tätsordnungen, wie sie in den Fig. 13(5) bis 13(8) wie dergegeben werden, und gibt dann das Kanalgültigkeitssignal TCA mit den geänderten Bits aus.

Anders ausgedrückt ist, da der nullte Kanal 43 die höchste oder oberste Priorität hat, die Änderung im Bit BREQ₀ des Busnachfragesignals BREQ gleich der Änderung in dem Bit TCA₀ des Bits TCA₀ des Kanalgültigkeitssignals TCA. D.h., daß die I/O-Vorrichtung und weitere Vorrichtungen, die das Nachfragesignal entsprechend dem Bit BREQ₀ des Busnachfra gesignals BREQ ausgeben, die DMA-Transferoperationen mit einer vollständigen Bedienung der Nachfrage durchführen können.

Da der erste Kanal die zweithöchste Priorität hat, ist auch die Änderung in dem Bit BREQ₁ des Busnachfragesignals BREQ gleich der Änderung in dem Bit TCA₁ des Kanalgültigkeits signals TCA, und zwar nur für denjenigen Abschnitt, für den das Bit BREQ₀ nicht im aktiven Zustand ist. Anders ausge drückt können die I/O-Vorrichtung und weitere Vorrichtun gen, die das Nachfragesignal entsprechend dem Bit BREQ₁ des Busnachfragesignals BREQ ausgeben, die DMA-Transfer operationen mit im wesentlichen der Bedienung der Nachfrage durchführen. Nachfolgend können die I/O-Vorrichtung und weitere Vorrichtungen, die die Nachfragesignale mit den niedrigeren Prioritätsordnungen ausgeben, die DMA-Transfer operationen mit einer Bedienung der Nachfragen in Überein stimmung mit einer Erniedrigung der Prioritätsordnungen da von nicht durchführen.

Es wird darauf hingewiesen, daß das Kanal-Clear-Signal CHC, das in der Fig. 13(9) gezeigt ist, unmittelbar ausgegeben wird, bevor die DMA-Transferoperation in dem relevanten Ka nal abgeschlossen ist, wodurch der DMA-Zyklussequenzer 38 den Wert des Bytezählwertes BC des Bytezählregisters 52 in dem relevanten Kanal in dem Einzelschritttransfermodus und dem Blocktransfermodus beurteilt. Z.B., wenn der Wert des Bytezählwertes BC gleich "+1" ist und wenn die DMA- Transferoperation einmal in einem bestimmten Buszyklus be endet ist, kann der DMA-Zyklussequenzer 38 beurteilen, daß die DMA-Transferoperation während der DMA-Übertragung für den Betrieb im nächsten Buszyklus ausgeführt ist.

Re: DMA-TRANSFEROPERATION IM EINZELTRANSFERMODUS BEI AKTIVEN ZUSTÄNDEN DES BUSNACHFRAGESIGNALS

Die Fig. 14 ist ein Zeitdiagramm zum Wiedergeben eines Beispiels für die Beziehung zwischen weiteren Signalen und Holzuständen BMS der internen Busse 29 und 30, während der DMA-Transferoperation in dem Einzeltransfermodus, in dem Fall, daß das Bit BREQ₀ und das Bit BREQ₃ des Busnachfrage signals BREQ in aktive Zustände gesetzt sind. Wie aus dem Zeitgabediagramm ersichtlich ist, wird, da nur das Bit BREQ₃ des Busnachfragesignals BREQ im aktiven Zustand in einer Zeitdauer "T₁" ist, das Bit TCA₃ des Kanalgültig keitssignals TCA, das diesem Bit BREQ₃ entspricht, in den aktiven Zustand jedesmal dann gebracht, wenn die DMA- Transferoperation einmal ausgeführt wird, und eine Vorrich tung, für die das Nachfragesignal dem Bit BREQ₃ entspricht, kann die DMA-Transferoperation durchführen. In einer Zeit dauer T₂₁ innerhalb einer Zeitdauer bzw. Periode T₂, während der das Bit BREQ₃ im aktiven Zustand ist, nimmt jedoch, da das Bit BREQ₀, das die höchste Priorität hat, auch im akti ven Zustand ist, das Bit TCA₀ des Kanalgültigkeitssignals TCA entsprechend dem Bit BREQ₀ immer dann den aktiven Zu stand an, wenn die DMA-Transferoperation einmal ausgeführt wird. Dann führt eine Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₀ zugeführt wird, die DMA- Transferoperation aus, während sie die oberste Priorität hat. Da nur das Bit BREQ₃ im aktiven Zustand in der restli chen Zeitdauer T₂₂ ist, wird dann das Bit TCA₃ des Kanalgül tigkeitssignals TCA entsprechend dem Bit BREQ₃ in den akti ven Zustand immer dann gebracht, wenn die DMA-Transfer operation einmal durchgeführt wird, und eine Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₃ zuge führt wird, kann somit die DMA-Transferoperation durchfüh ren.

Re: DMA-TRANSFEROPERATION IN DEM EINZELSCHRITTTRANSFERMODUS BEI AKTIVEN ZUSTÄNDEN DES BUSNACHFRAGESIGNALS

Die Fig. 15 ist ein Zeitdiagramm zum Wiedergeben eines Beispiels einer Beziehung zwischen weiteren Signalen und Holzuständen BMS der internen Busse 29 und 30 während der DMA-Transferoperationen in dem Einzelschritttransfermodus, in dem Fall, daß das Bit BREQ₀ und das Bit BREQ₃ des Bus nachfragesignals BREQ in aktive Zustände versetzt sind. Wie aus dem Zeitgabediagramm ersichtlich ist, ist in einer Zeitdauer T₁ das Bit BREQ₃ in den aktiven Zustand einmal versetzt worden und der aktive Zustand des Bits TCA₃ des Kanalgültigkeitssignals TCA, entsprechend dem Bit BREQ₃' wird beibehalten. Im Ergebnis gibt der DMAC 23 die internen Busse 29 und 30 immer dann frei, wenn die DMA-Transfer operation einmal ausgeführt wird. Eine Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₃ zugeführt wird, kann jedoch fortgesetzt bzw. kontinuierlich die DMA-Trans feroperation durchführen.

In einer Zeitdauer T₂ behält jedoch, da das Bit BREQ₃, das die höchste Priorität hat, einmal in den aktiven Zustand gebracht worden ist, das Bit TCA₀ des Kanalgültigkeits signals TCA, entsprechend dem Bit BREQ₀, den aktiven Zu stand aufrecht, bis der Byte-Zählwert BC des nullten Kanals 43 Null wird. Weiterhin gibt der DMAC 23 die internen Busse 29 und 30 immer dann frei, wenn die DMA-Transferoperation einmal ausgeführt wird. Eine solche Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₀ zugeführt wird, setzt den DMA-Transferbetrieb fort. Dann, wenn der relevan te Bytezählwert BC Null wird, da der DMA-Zyklussequenzer 38 das Kanal-Clear-Signal CHC (vgl. Fig. 15(4)) ausgibt, ist das Kanalgültigkeitssignal TCA ungültig gemacht und das Bit TCA₀ wird in den inaktiven Zustand gebracht (vgl. Fig. 15(5)).

Im Ergebnis, da der Bytezählwert BC des dritten Kanals 46 noch nicht Null in einer Zeitdauer T₃ geworden ist, führt der DMA-Zyklussequenzer 38 erneut das Nachfragesignal REQ dem Buscontroller 31 zu, so daß der DMA-Zyklussequenzer 38 das Bestätigungssignal ACK von dem Buscontroller 31 emp fängt, um wieder den internen Bus 29 und 30 anzufordern (fetch) . Danach verursacht der DMA-Zyklussequenzer 38, daß das Bit TCA₃ des Kanalgültigkeitssignals TCA, entsprechend dem Bit BREQ₃, in den aktiven Zustand gesetzt wird, bis der Bytezählwert BC des dritten Kanals Null wird.

Als Folge kann eine Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₃ zugeführt wird, die DMA- Transferoperationen innerhalb einer Zeitdauer durchführen, während der das Bit TCA₃ im aktiven Zustand ist.

Re: DMA-TRANSFEROPERATION IM BLOCKTRANSFERMODUS BEI AKTIVEN ZUSTÄNDEN DES NACHFRAGESIGNALS

Die Fig. 16 ist ein Zeitgabediagramm zum Wiedergeben eines Beispiels für eine Beziehung zwischen weiteren Signalen und Holzuständen BMS der internen Busse 29 und 30 während des DMA-Transferbetriebs in dem Blocktransfermodus in dem Fall, daß sowohl das Bit BREQ₀ als auch das Bit BREQ₃ des Bus nachfragesignals BREQ in aktive Zustände gesetzt sind. Wie aus diesem Zeitdiagramm ersichtlich ist, behält das Kanalgültigkeitssignal TCA entsprechend dem Bit BREQ₃ sei nen aktiven Zustand in einer Zeitdauer T₁ bei, bis der Bytezählwert BC des dritten Kanals 46 Null wird, da das Bit BREQ₃ zuvor in den aktiven Zustand gesetzt wurde, auch wenn das Bit BREQ₀, das die höhere Priorität als das vorstehend beschriebene Bit BREQ₃ hat, in den aktiven Zustand gebracht wird. Als Folge gibt der DMAC 23 die internen Busse 29 und 30 nicht frei und eine Vorrichtung, der das Nachfragesignal entsprechend dem Bit BREQ₃ zugeführt wird, kann die DMA- Transferoperation fortgesetzt bzw. kontinuierlich durchfüh ren. Wenn der Bytezählwert BC Null wird, wird dann, da der DMA-Zyklussequenzer 38 das Kanal-Clear-Signal CHC (vgl. Fig. 16 (4)) ausgibt, das Kanalgültigkeitssignal ungültig gemacht und das Bit TCA₃ wird in den inaktiven Zustand ge bracht (vgl. Fig. 16 (6)).

Als nächstes setzt der DMAC 23 das Bit TCA₀ des Kanalgül tigkeitssignals TCA entsprechend dem Bit BREQ₀ sofort in den aktiven Zustand ohne Freigabe der internen Busse 29 und 30, in einer Zeitdauer T₂, da das Bit BREQ₀ einmal in den aktiven Zustand gebracht worden ist. Dann, da der DMAC 23 diesen aktiven Zustand aufrecht erhält, bis der Bytezähl wert BC des nullten Kanals 43 Null wird, kann eine Vorrich tung, der das Nachfragesignal entsprechend dem Bit BREQ₀ zugeführt wird, die DMA-Transferoperation kontinuierlich bzw. fortgesetzt durchführen bzw. fortführen.

Re: GESAMTANORDNUNG EINER ZWEITEN INFORMATIONSVER- ARBEITUNGSVORRICHTUNG

Die Fig. 17 ist ein schematisches Blockdiagramm zum Ange ben einer Gesamtanordnung einer Informationsverarbeitungs vorrichtung 61 gemäß einer zweiten Ausführungsform der vor liegenden Erfindung. Es wird darauf hingewiesen, daß glei che Bezugszeichen, die in der Fig. 1 gezeigt sind, hier zur Wiedergabe gleicher oder ähnlicher struktureller Ele mente verwendet werden, die in der Fig. 17 angegeben sind.

Wie in dieser Zeichnung angegeben ist, ist diese zweite In formationsverarbeitungsvorrichtung 61 mit einer CPU (zen trale Verarbeitungseinheit) 62, einem DMAC (Direktspeicher zugriffscontroller) 63, einem internen Speicher 24, einem Zeitgeber 25, einem A/D(analog-zu-digital)-Wandler 26, ei ner ersten Schnittstelle 27 und einer zweiten Schnittstelle 28, zwei internen Bussen 29 und 30 und einem externen Buscontroller 64 aufgebaut. Diese Strukturelemente werden auf einem einzigen Halbleiterchip hergestellt, nämlich ei nem Einchipmikrocomputer. Die CPU 62, der DMAC 63 und der interne Speicher 64 sind miteinander über den internen Bus 29 verbunden, wohingegen die CPU 62, der DMAC 63, der Zeit geber 25, der A/D-Wandler 26 und die erste serielle Schnittstelle 27 und die zweite serielle Schnittstelle 28 miteinander über den internen Bus 30 verbunden sind.

Die CPU 62 ist über einen ersten Adreßbus ABS 1 und einen ersten Datenbus DBS 1 mit dem externen Buscontroller 64 verbunden. Ein erstes Datenzugriffs-Steuersignal DAC 1 wird von der CPU 62 aus dem externen Buscontroller 64 zugeführt, wohingegen ein erstes Datenbestätigungssignals DACK 1 von dem externen Buscontroller 64 der CPU 62 zugeführt wird. Auf der Basis bzw. in Abhängigkeit von dem ersten Datenzu griffs-Steuersignal DAC 1 erzeugt der externe Buscontroller 64 verschiedene Arten von Buszyklen auf einem externen Bus (Systembus) 65. Das erste Datenbestätigungssignal DACK 1 gibt an, daß ein Datenübertragungsbetrieb zugelassen ist.

Der DMAC 63 ist über einen zweiten Adreßbus ABS 2 und einen zweiten Datenbus DBS 2 mit dem externen Buscontroller 64 verbunden. Ein zweites Datenzugriffs-Steuersignal DAC 2 wird von dem DMAC 63 aus dem externen Buscontroller 64 zu geführt, wohingegen ein zweites Datenbestätigungssignal DACK 2 von dem externen Buscontroller 64 dem DMAC 63 zuge führt wird. In Abhängigkeit von bzw. auf der Basis des zweiten Datenzugriffs-Steuersignals DAC 2 erzeugt der ex terne Buscontroller 64 verschiedene Arten von Buszyklen auf dem externen Bus (Systembus) 65. Das zweite Datenbestäti gungssignal DACK 2 gibt an, daß ein Datenübertragungsbe trieb zugelassen ist.

Der externe Bus 65 ist auch über den externen Buscontroller 64 mit dieser zweiten Informationsverarbeitungsvorrichtung 61 verbunden. Der erste externe Speicher 66 und der zweite externe Speicher 67 und weiterhin die erste parallele Schnittstelle 68 und die zweite parallele Schnittstelle 69 sind mit dem externen Bus 65 verbunden. Weiterhin ist ein Drucker 70 über die zweite serielle Schnittstelle 28 mit der zweiten Informationsverarbeitungsvorrichtung 61 verbun den. Der Drucker 70 enthält eine serielle Schnittstelle 71 und ein Druckmodul 72. 8-bit serielle Daten werden über die zweite serielle Schnittstelle 28 und die serielle Schnitt stelle 71 dem Drucker 70 in Kombination mit einem seriellen Takt "SCK" zugeführt. Diese 8-bit seriellen Daten werden kurzzeitig bzw. temporär in einem seriellen Steuerregister (nicht gezeigt im Detail) gespeichert, das innerhalb der seriellen Schnittstelle 71 vorgesehen ist, und danach dem Druckmodul 72 für das Ausdrucken zugeführt.

Die CPU 62 steuert Schaltungsverbindungen bzw. Schaltungs unterbrechungen bzw. -trennungen mit den internen Bussen 29 und 30 und enthält einen Buscontroller 73. Die Signale zum Holen bzw. Freigeben der internen Busse 29 und 30 und des externen Bus 65 werden dem Buscontroller 73 zugeführt bzw. von diesem abgeleitet bzw. geholt. Dieser Buscontroller 73 beurteilt, ob einer von den internen Bussen 29 und 30 und dem externen Bus 65 freigegeben werden darf, und zwar auf der Basis bzw. in Abhängigkeit von einem 2-Bit internen Nachfragesignal "INREQ", das von dem DMAC 63 gesendet wird, einem externen Nachfragesignal "EXREQ" und einem Betriebs zustand bzw. einer Betriebsbedingung der CPU 62. Dieses 2- Bit interne Nachfragesignal "INREQ" gibt eine Nachfrage nach einer Freigeben entweder eines oder beider der inter nen Busse 29 und 30 an. Das 1-Bit externe Nachfragesignal "EXREQ" gibt eine Nachfrage nach dem Freigeben des externen Busses 65 an. Der Buscontroller 73 führt dann ein 2-Bit in ternes Bestätigungssignal "INACK" und ein 1-Bit externes Bestätigungssignal "EXACK"", die das Beurteilungsergebnis angeben, dem DMAC 63 zu.

Es wird nun in dieser zweiten Ausführungsform angenommen, daß ein Zustand bzw. eine Bedingung "A" einen Zustand an gibt, bei dem die CPU 62 weder die internen Busse 29 und 30 noch den externen 65 Bus freigibt. Ein Zustand "B" gibt ei ne Bedingung an, bei der die CPU 62 entweder den internen Bus 29 oder den internen Bus 30 freigibt. Ein Zustand "C" gibt eine Bedingung an, bei der die CPU 62 sowohl den in ternen Bus 29 als auch den internen Bus 30 freigibt. Ein Zustand "D" gibt an, daß die CPU nur den externen Bus 65 freigibt. Ein Zustand "E" gibt eine Bedingung an, bei der die CPU 62 den externen Bus 65 und entweder den internen Bus 29 oder den internen Bus 30 freigibt. Es wird darauf hingewiesen, daß es keinen Zustand gibt, bei dem die CPU 62 sowohl die internen Busse 29 und 30 als auch den externen Bus 65 freigibt, und zwar wegen der Betriebsgeschwindigkeit der CPU 62. Auch ist ein Zustandsübergang zwischen dem Zu stand B und dem Zustand D nicht gesetzt, denn ein solcher Zustandsübergang ist in einem normalen Zustand nicht vor stellbar. Weiterhin ist, da der Übergang zwischen dem Zu stand B und dem Zustand E das Auftreten eines sogenannten "Systemstillstand (dead lock)"-Phänomens verursachen würde, dieser Übergang verboten.

Der Buscontroller 73 beurteilt dann, wie der Zustand zwi schen den zuvor beschriebenen fünf Zuständen auf der Basis der jeweiligen Bitwerte "INREQ₀" bis "INREQ₁" des internen Nachfragesignals "INREQ" und auch des Werts des externen Nachfragesignals "EXREQ" übertragen werden soll.

Die Fig. 18 zeigt erläuternd eine Beziehung zwischen den Übergängen der zuvor beschriebenen fünf Zustände, der je weiligen Bitwerte INREQ₀ bis INREQ₁ des 2-Bit internen Nachfragesignals INREQ und auch des Werts des externen Nachfragesignals EXREQ. In der Fig. 18 gibt ein Bit, dem das Symbol "/" nicht verliehen ist, daß der Wert dieses Bits "1" ist, nämlich der aktive Zustand. Ein weiteres Bit, dem das Symbol "/" verliehen ist, gibt an, daß der Wert dieses Bits gleich "0" ist, nämlich der inaktive Zustand. Das Symbol "+" gibt ODER und das Symbol "." gibt UND an.

Der Buscontroller 73 führt auch ein Datenauswahlsignal "DST" dem externen Buscontroller 64 zu. Diesen Datenaus wahlsignal DST gibt an, ob die Daten von der externen Vor richtung zu der CPU 62 oder dem DMAC 63 übertragen werden. Zum Beispiel, wenn der Wert des Datenauswahlsignal DST gleich "1" ist, befiehlt der Buscontroller 73 die Daten übertragung zwischen dem DMAC 63 und der externen Vorrich tung. Wenn der Wert des Datenauswahlsignals DST gleich "0" ist, befiehlt der Buscontroller 73 die Datenübertragung zwischen der CPU 62 und der externen Vorrichtung.

In Antwort auf das 4-Bit interne Nachfragesignals IREQ und ein 4-bit externes Nachfragesignal EREQ und ähnlichem er zeugt der DMAC 63 das zuvor beschriebene interne Nachfrage signal INREQ und das externe Nachfragesignal EXREQ und führt dann diese erzeugten internen und externen Nachfrage signale dem Buscontroller 73 zu. Das 4-bit interne Nachfra gesignal IREQ umfaßt interne Nachfragesignal IREQ₀ bis IREQ₃ zum Nachfragen einer Freigabe der internen Busse 29 und 30 oder des externen Busses 65 und diese internen Nach fragesignale werden von den vier I/O-Vorrichtungen, zum Beispiel dem Zeitgeber 25, aus zugeführt. Das 4-bit externe Nachfragesignal EREQ gibt an, daß die internen Busse 29 und 30 oder der externe Bus 65 zur Freigabe nachgefragt werden und wird von der externen Signalquelle aus zugeführt. Da ein internes Bestätigungssignal INACK oder ein externes Be stätigungssignal EXACK von dem Buscontroller 73 aus zu dem DMAC 63 auch zugeführt wird, steuert der DMAC 63 DMA- Transferoperationen der Daten zwischen diesen I/O- Vorrichtungen, zum Beispiel dem internen Speicher 24 und dem Zeitgeber 25, oder DMA-Transferoperationen der Daten zwischen den jeweiligen Adressen des internen Speichers 64 oder zwischen der internen I/O-Vorrichtung und der externen I/O-Vorrichtung.

Es wird darauf hingewiesen, daß die Buscontroller in den I/O-Vorrichtungen, zum Beispiel dem internen Speicher 24 und dem Zeitgeber 25, vorgesehen sind. Die Buscontroller steuern die Verbindungen oder Unterbrechungen zwischen ent weder dem internen Bus 29 oder dem internen Bus 30. Wenn das interne Nachfragesignal INREQ einen inaktiven Zustand annimmt, steuert die CPU 62 alle diese Buscontroller. Wenn das interne Nachfragesignal INREQ einen aktiven Zustand an nimmt, steuert der DMAC 63 alle Buscontroller einschließ lich des Buscontrollers 73, der in der CPU 62 verwendet wird.

Re: INTERNER AUFBAU DES DMAC

Ein interner Aufbau des zuvor beschriebenen DMAC 63 wird nachfolgend mit Bezug auf die Fig. 19 erläutert. Es wird darauf hingewiesen, daß die gleichen Bezugszeichen, die in der Fig. 2 gezeigt sind, hier als Bezeichnen gleicher oder ähnlicher Strukturelemente der Fig. 19 verwendet werden und eine diesbezügliche Beschreibung hier deshalb weggelas sen ist. Der DMAC 63, der in dieser Figur gezeigt ist, ist durch die neuartige Verwendung einer Kanalsteuereinheit 74, einer Datensteuereinheit 75 und einer Adreßsteuereinheit 76 aufgebaut, während sie die Kanalsteuereinheit 32, die Da tensteuereinheit 33, die Adreßsteuereinheit 34 und das DMA- Steuerregister 35, die in der Fig. 2 angegeben sind, er setzen.

Wie in der Fig. 20 gezeigt ist, umfaßt die Kanalsteuerein heit 74 hauptsächlich ein ODER-Gatter 36, einen Prioritäts kodierer 37 und einen DMA-Zyklussequenzer 77. Da die Schal tungsanordnungen dieser Kanalsteuereinheit 74 bis auf den DMA-Zyklussequenzer 77 ähnlich zu jener der Kanalsteuerein heit 32 sind, die in der Fig. 3 gezeigt ist, werden die diesbezüglichen Erläuterungen hier weggelassen.

Wenn ein Kanalgültigkeitssignal TCA in den DMA-Zyklus sequenzer 77 eingegeben wird, führt dieser DMA-Zyklus sequenzer 77 ein Adreßzähler-Leseabtastsignal ACRS dem DMA- Steuerregister 35 zu, um die Zuführung des DMA-Adreßsignals DMAD und die Zuführung eines DMA-Steuersignals DMC von dem Kanal des DMA-Steuerregisters 35 aus zu empfangen, das von dem Kanalgültigkeitssignal TCA gültig gemacht wird. Als nächstes dekodiert der DMA-Zyklussequenzer 77 sowohl eine Quelle-Adresse SAD als auch eine Bestimmungsadresse DAD, die durch das DMA-Adreßsignal DMAD angegeben ist, um zu be urteilen, welche DMA-Transferoperation ausgeführt wird. Dann gibt dieser DMA-Zyklussequenzer 77 entweder das inter ne Nachfragesignal INREQ oder das externe Nachfragesignal EXREQ in Antwort auf diese Beurteilung mittels des DMA- Zyklus, der durch das DMA-Steuersignal DMC angegeben wird, zu dem Buscontroller 73 der CPU 62 aus. Wenn entweder das interne Bestätigungssignals INACK oder das externe Bestäti gungssignal EXACK von dem Buscontroller 73 aus zugeführt wird, erzeugt der DMA-Zyklussequenzer 77 dann ein Daten steuersignal DTC und ein Adreßsteuersignal ADC. Das Daten steuersignals DTC befiehlt die Dateneingabe bzw. Datenaus gabe zu den internen Bussen 29 und 30 oder dem externen Bus 65. Das Adreßsteuersignal ADC befiehlt die Adreßausgabe zu den internen Bussen 29 und 30 oder dem externen Bus 65. Der DMA-Zyklussequenzer 77 führt das erzeugte Datensteuersignal DTC und das erzeugte Adreßsteuersignal ADC der Datensteuer einheit 75 bzw. der Adreßsteuereinheit 76 zu.

Wenn das externe Bestätigungssignal EXACK dem DMA-Zyklusse quenzer 77 zugeführt wird, führt der DMA-Zyklussequenzer 77 das zweite Datenzugriffssteuersignal DAC 2 dem externen Buscontroller 64 zu, bevor sowohl das Datensteuersignal DTC als auch das Adreßsteuersignal ADC erzeugt werden, und wird in einen Wartezustand bis zu dem zweiten Datenbestätigungs signal DACK 2 von dem externen Buscontroller 64 gebracht.

Der DMA-Zyklussequenzer 77 führt auch sowohl einen Versatz wert "α" als auch einen Wert "β", der von dem Bytezählwert BC zu subtrahieren ist, als ein Versatzsignal "DPL" dem DMA-Steuerregister zu.

Der interne Aufbau der Datensteuereinheit 75 und der inter ne Aufbau der Adreßsteuereinheit 76 sind im wesentlichen ähnlich zu den Aufbauten der zuvor beschriebenen Datensteu ereinheit 33 und Adreßsteuereinheit 34. Darüber hinaus sind ein zweiter Datenbus DBS 2 und ein zweiter Adreßbus ABS 2 in der Datensteuereinheit 33 bzw. der Adreßsteuereinheit 34 neu vorgesehen. Diese Busse DBS 2 und ABS 2 werden dazu verwendet, die Steuereinheiten 75 und 76 über diese Busse DBS 2 und ABS 2 mit dem externen Buscontroller 64 zu ver binden.

Re: INTERNER AUFBAU DES EXTERNEN BUSCONTROLLERS

Wie in der Fig. 21 gezeigt ist, umfaßt der externe Buscon troller 64 hauptsächlich einen Buszykluscontroller 78 und auch vier Sätze von Auswählern 79 bis 82.

Eine Adresse, die über den ersten Adreßbus ABS 1 von der CPU 62 aus zugeführt wird, wird in einen ersten Eingangsan schluß bzw. Port des Auswählers 79 eingegeben. Eine Adres se, die über den zweiten Adreßbus ABS 2 von dem DMAC 63 aus zugeführt wird, wird in einen zweiten Eingangsanschluß des Auswählers 79 eingegeben und jede dieser zugeführten Adres sen wird von dem Auswähler 79 aus in Antwort auf den Wert des Datenauswahlsignals DST zugeführt. Ein erster Einga be/Ausgabe-Anschluß des Auswählers 80 ist mit einem ersten Datenbus DBS 1 verbunden, ein zweiter Eingabe/Ausgabe- Anschluß des Auswählers 80 ist mit dem zweiten Datenbus DBS 2 verbunden und ein dritter Eingabe/Ausgabe-Anschluß von diesem ist mit der Buszyklussteuerung 78 verbunden. In Ant wort auf den Wert des Datenauswahlsignals DST wird der Bus zykluscontroller 78 mit entweder dem ersten Datenbus DBS 1 oder dem zweiten Datenbus DBS 2 verbunden. In Antwort auf den Wert des Datenauswahlsignals DST gibt der Auswähler 81 das Datenbestätigungssignal DACK, das von dem Buszykluscon troller 78 stammt, als entweder ein erstes Datenbestäti gungssignal DACK 1 oder ein zweites Datenbestätigungssignal DACK 2 aus. Dann werden entweder das erste Datenbestäti gungssignal DACK 1 oder das zweite Datenbestätigungssignal DACK 2 entweder der CPU 62 oder dem DMAC 63 zugeführt.

Re: OPERATIONEN DER ZWEITEN INFORMATIONSVERARBEITUNGS- VORRICHTUNG

Als nächstes werden verschiedene Operationen bzw. Betriebe der zweiten Informationsverarbeitungsvorrichtung 61 mit dem zuvor beschriebenen Aufbau nachfolgend beschrieben. Zuerst wird nun davon ausgegangen, daß eine Struktur einer Spei cherzuordnung dieser zweiten Informationsverarbeitungsvor richtung 61 in der Fig. 22 angegeben ist. In der Fig. 22 sind die Adressen "0" bis "p-1" dem ersten externen Spei cher 66 zugeordnet. Die die Adressen "p" bis "(q-1)" sind dem zweiten internen Speicher 67 zugeordnet. Die Adressen "s" bis "(t-1)" sind dem zweiten seriellen Steuerregister zur Ausbildung der zweiten seriellen Schnittstelle 28 zuge ordnet und die Adressen "u" bis "FFFFFF" sind dem internen Speicher 24 zugeordnet.

In dieser Ausführungsform werden die nachfolgenden Annahmen gemacht. Das heißt, daß die CPU 62 ein Druckersteuerpro gramm ausführt, das in dem ersten externen Speicher 66 ge speichert ist, und sofort bzw. einmal einen gegliederten Zeichensatz, der in den zweiten externen Speicher 67 ge speichert ist, per DMA in den internen Speicher 24 über trägt. Danach gibt die CPU 62 Bitzuordnungsdaten an den in ternen Speicher 24 aus. Schließlich überträgt die CPU 62 die Bitzuordnungsdaten über die zweite serielle Schnitt stelle 28 zu der seriellen Schnittstelle 71 des Druckers 70 per DMA, so daß der Drucker 70 den Inhalt der Bitzuord nungsdaten in Antwort auf diese expandierten Bitzuordnungs daten ausdruckt. In diesem Fall werden die Zustände der in ternen Busse 29 und 30 und des externen Busses 65 bei einer Stufe, wenn die CPU 62 die Druckersteuerung startet, als ein Zustand "A" erkannt und das Busnachfragesignal BREQ wird nicht in den aktiven Zustand gebracht.

Es wird darauf hingewiesen, daß, wenn Operationen der je weiligen Anordnungen in der zweiten Ausführungsform ähnlich zu Operationen der ersten Ausführungsform sind, eine de taillierte Beschreibung dieser Operationen hier weggelassen wird.

Wenn die CPU 62 einen Befehlscode des Druckersteuerpro gramms, das in dem ersten externen Speicher 66 gespeichert ist, nach der Freigabe des Systemrücksetzens (system reset) holt, beginnt die CPU 62 mit der Druckersteuerung. Zuerst überträgt die CPU 62 den gegliederten Zeichensatz, der in dem zweiten externen Speicher 67 gespeichert ist, per DMA zu dem internen Speicher 24. In diesem Fall überträgt die CPU 62 die Adresse "p" des zweiten externen Speichers 67, der gleich einer Quelle ist, als eine Quelle-Adresse SAD über den internen Bus 30 zu dem DMAC 63. Die CPU 62 über trägt die Adresse "u" des internen Speichers 24, der gleich einer Bestimmung ist, als eine Bestimmungsadresse DAD über den internen Bus 30 zu dem DMAC 63. Die CPU 62 überträgt eine Übertragungsnummer bzw. -zahl entsprechend einer Größe bzw. einer Menge der gegliederten Zeichensatzdaten, die übertragen werden sollen, als den Bytezählwert BC über den internen Bus 30 zu dem DMAC 63. Die CPU 62 überträgt weite re Softwareübertragungsnachfragen, den Typ/Modus der DMA- Transferoperation, den Versatzwert "α" und den Wert "β", der von dem Bytezählwert BC zu subtrahieren ist, über den internen Bus 30 zu dem DMAC 63.

Im Ergebnis dekodiert der DMAC 63 die Quelle-Adresse SAD und die Bestimmungsadresse DAD, die durch das DMA- Adreßsignal DMAD gegeben sind, um zu beurteilen, ob die DMA-Transferoperation von dem zweiten externen Speicher 67 zu dem internen Speicher 24 ausgeführt wird. Der DMAC 63 führt dann sowohl das externe Nachfragesignal EXREQ als auch das interne Nachfragesignal INREQ dem Buscontroller 73 der CPU 62 auf der Basis des Beurteilungsergebnisses zu. In diesem Fall setzt der DMAC 63, da der DMAC 63 auf den in ternen Bus 29 und den externen Bus 65 zugreifen muß, das externe Nachfragesignal EXREQ und das Bit INREQ₀ des inter nen Nachfragesignals INREQ in aktive Zustände, um den Zu stand "A", der in der Fig. 18 gezeigt ist, in den Zustand "E" zu übertragen, und setzt auch das Bit INREQ₁ des inter nen Nachfragesignal INREQ in einen inaktiven Zustand.

Auf der Basis des internen Nachfragesignals INREQ, dem ex ternen Nachfragesignal EXREQ und dem Betriebszustand der CPU 62, zugeführt von dem DMAC 63, macht der Buscontroller 73 eine zu der des Flußdiagramms, das in der Fig. 9 ge zeigt ist, ähnliche Beurteilung. Danach, wenn der interne Bus 29 und der externe Bus 65 freigegeben sind, führt der Buscontroller 73 ein internes Bestätigungssignal INACK und ein externes Bestätigungssignals EXACK, die diese Busfrei gabe angeben, dem DMAC 63 zu. Der Buscontroller 73 führt auch ein Datenauswahlsignal DST, das einen Wert von "1" hat, nämlich für eine Datenübertragungsoperation, die zwi schen dem DMAC 63 und der externen Vorrichtung ausgeführt wird, dem externen Buscontroller 64 zu.

Wenn das interne Bestätigungssignals INACK und das externe Bestätigungssignal EXACK von dem Buscontroller 73 aus zuge führt werden, führt der DMAC 63 dann das zweite Datenzu griffs-Steuersignal DAC 2 dem externen Buscontroller 64 zu.

Wenn das zweite Datenbestätigungssignal DACK 2 von dem ex ternen Buscontroller 64 aus zugeführt wird, führt der DMAC 63, da sowohl der interne Bus 29 als auch der externe Bus 65 verwendet werden können, die sequentiell aktualisierten Leseadressen über den externen Buscontroller 64 und den ex ternen Bus 65 dem zweiten externen Speicher 67 zu und führt weiterhin die sequentiell aktualisierten Schreibadressen über den internen Bus 29 dem internen Speicher 24 zu. Im Ergebnis liest der DMAC 63 den gegliederten Zeichensatz, der in dem externen Speicher 67 gespeichert ist, über den externen Bus 65 zur Ausführung der DMA-Transferoperation über den internen Bus 29 zu dem internen Speicher 24 aus, bis der Bytezählwert BC "0" wird.

Als nächstes öffnet die CPU 62 den gegliederten Zeichen satz, der in dem internen Speicher 24 gespeichert ist, um die Bitzuordnungsdaten in dem internen Speicher 24 aus zu dehnen. In diesem Fall wird dieser Zustand als der Zustand A angenommen.

Da der zuvor beschriebene Betrieb der CPU 62 dem Datenüber tragungsbetrieb zwischen den jeweiligen Adressen des inter nen Speichers 24 entspricht, kann dieser Datenübertragungs betrieb ohne eine Steuerung der CPU 62 in dem DMA- Übertragungsmodus ausgeführt werden. In diesem Fall wird der zuvor beschriebene Zustand E in einen Zustand B über tragen, so daß nur der interne Bus 29 freigegeben wird. In diesem Fall kann die Betriebsgeschwindigkeit der CPU 62 weiter erhöht werden.

Als nächstes werden die Bitzuordnungsdaten, die in dem in ternen Speicher 24 ausgedehnt wurden, zu der zweiten seri ellen Schnittstelle 28 per DMA übertragen. Auch in diesem Fall überträgt die CPU 62 über den internen Bus 30 zu dem DMAC 63 die Adresse des internen Speichers 24, der der Quelle entspricht, als die Quelle-Adresse, wo die Bitzuord nungsdaten gespeichert sind. Die CPU 62 überträgt die Adresse "s" des zweiten seriellen Steuerregisters zum Aus bilden der zweiten seriellen Schnittstelle 28, die der Be stimmung entspricht, als die Bestimmungsadresse DAD über den internen Bus 30 zu dem DMAC 63. Die CPU 62 überträgt eine Übertragungsnummer, die einer Menge von Bitzuordnungs daten entspricht und die als Bytezählwert BC übertragen werden soll, über den internen Bus 30 zu dem DMAC 63. Die CPU 62 überträgt weitere Softwareübertragungsnachfragen, den Typ bzw. Modus der DMA-Transferoperation, den Versatz wert "α" und den Wert "β", der von dem Bytezählwert BC zu subtrahieren ist, über den internen Bus 30 zu dem DMAC 63.

Im Ergebnis dekodiert der DMAC 63 die Quelle-Adresse SAD und die Bestimmungsadresse DAD, die durch das DMA- Adreßsignal DMAD angegeben werden, um zu beurteilen, ob die DMA-Transferoperation von dem internen Speicher 24 zu der zweiten seriellen Schnittstelle 28 ausgeführt wird. Der DMAC 63 führt dann das interne Nachfragesignal INREQ dem Buscontroller 73 der CPU 62 in Abhängigkeit von dem Beur teilungsergebnis zu. In diesem Fall setzt der DMAC 63, da der DMAC 63 auf den internen Bus 29 und den internen Bus 30 zugreifen muß, die Bits INREQ₀ und INREQ₁ des internen Nachfragesignals INREQ in aktive Zustände, um den Zustand "B" oder den Zustand "A", die in der Fig. 18 gezeigt sind, in den Zustand "C" zu übertragen bzw. umzusetzen, und setzt auch das externe Nachfragesignal EXREQ in den inaktiven Zu stand.

In Abhängigkeit von dem internen Nachfragesignal INREQ, dem externen Nachfragesignal EXREQ und dem Betriebszustand der CPU 62, die von dem DMAC 63 zugeführt werden, führt der Buscontroller 73 eine zu der Beurteilung des Flußdiagramms, das in der Fig. 9 gezeigt ist, ähnliche Beurteilung aus. Danach, wenn der interne Bus 29 und der interne Bus 30 freigegeben sind, führt der Buscontroller 73 ein internes Bestätigungssignal INACK und ein externes Bestätigungs signal EXACK, die diese Busfreigabe angeben, dem DMAC 63 zu.

Dann, wenn das interne Bestätigungssignal INACK und das ex terne Bestätigungssignal EXACK von der Bussteuerung 73 aus zugeführt wurden, führt der DMAC 63, da sowohl der interne Bus 29 als auch der interne Bus 30 verwendet werden können, die sequentiell aktualisierten Leseadressen über den inter nen Bus 29 dem internen Speicher 24 zu und führt weiterhin die sequentiell aktualisierten Schreibadressen über den in ternen Bus 30 der zweiten seriellen Schnittstelle 28 zu. Im Ergebnis liest der DMAC 63 die Bitzuordnungsdaten, die in dem internen Speicher 24 gespeichert sind, über den inter nen Bus 29 aus, um die DMA-Transferoperation über den in ternen Bus 30 zu der zweiten seriellen Schnittstelle 28 auszuführen, bis der Bytezählwert BC "0" wird.

In der zuvor erläuterten zweiten Ausführungsform der Erfin dung wird ein Softwareübertragungs-Nachfragesignal SREQ in den DMAC 63 eingegeben. Wenn eine Vielzahl von internen Nachfragesignalen IREQs, eine Vielzahl von externen EREQs oder eine Vielzahl von Softwareübertragungs-Nachfrage signalen SREQs in den DMAC 63 eingegeben werden, sind Ope rationen davon in Übereinstimmung mit den Prioritätsordnun gen ähnlich zu jenen der ersten Ausführungsform. Eine de taillierte Beschreibung der Operation gemäß der zweiten Ausführungsform wird deshalb hier weggelassen. Obwohl die zweite Ausführungsform nicht speziell Operationen der ver schiedenen Typen von DMA-Transferoperationen und ihrer ver schiedenen Modi beschreibt, wird, da diese Operationen ähn lich zu jenen der ersten Ausführungsform sind, ihre detail lierte Beschreibung hier weggelassen.

Re: VERSCHIEDENE BEZIEHUNGEN ZWISCHEN ÜBERGÄNGEN DER BUSZUSTÄNDE UND VERSCHIEDENER SIGNALE

Gemäß den Zeitgabediagrammen, die in den Fig. 23 bis 25 angegeben sind, wird nachfolgend eine Beschreibung von Be ziehungen zwischen Übergängen verschiedener Buszustände und verschiedener Signale, zum Beispiel des internen Nachfrage signals INREQ, gegeben.

Die Fig. 23 ist ein Zeitgabediagramm zum Angeben einer DMA-Transferoperation unter Verwendung der internen Busse 29 und 30. Anders ausgedrückt, wie in der Fig. 23 (8) wie dergegeben ist, wird, wenn der DMAC 63 die DMA- Transferoperation zwischen den Speicherbereichen des inter nen Speichers 24, die bei bestimmten Adressen festgelegt sind, zwischen dem internen Speicher 24 und jeder der in ternen I/O-Vorrichtungen oder zwischen den jeweiligen in ternen I/O-Vorrichtungen durchführt, der DMAC 63 nachge fragt, daß er entweder den internen Bus 29 oder den inter nen Bus 30 freigibt. Wie in der Fig. 23(7) angegeben ist, wird ein Besetztzustand des internen Busses nachgefragt, daß er zwischen einem Zustand A, einem Zustand B und einem Zustand C übertragen wird bzw. von einem Zustand in den an deren Zustand übergeht.

Folglich setzt der DMAC 63, um den Besetztzustand dieses internen Busses bei dem Zustand A, dem Zustand B und dem Zustand C zu übertragen bzw. zu verändern, das externe Nachfragesignal EXREQ in einen inaktiven Zustand und setzt auch die jeweiligen Bits INREQ₀ und INREQ₁ des internen Nachfragesignals INREQ entweder in aktive Zustände oder in inaktive Zustände und führt dann das gesetzte externe Nach fragesignal EXREQ und das gesetzte interne Nachfragesignal INREQ dem Buscontroller 73 (vgl. Fig. 23 (1), Fig. 23 (3) und Fig. 23 (5)) zu.

Der Buscontroller 73 beurteilt demzufolge, welcher interne Bus zur Freigabe nachgefragt wird, in Abhängigkeit von den Zuständen der jeweiligen Bits INREQ₀ und INREQ₁ des inter nen Nachfragesignals INREQ und auch auf der Basis des Zu stands des externen Nachfragesignals EXREQ. Wenn der DMAC 63 die Freigabe des relevanten internen Busses zuläßt, setzt der Buscontroller 73 das externe Bestätigungssignal EXACK in den inaktiven Zustand und setzt auch die jeweili gen Bits INACK₀ und INACK₁ des internen Bestätigungssignals INACK entweder in aktive Zustände oder inaktive Zustände, um die Erlaubnis für die Busfreigabe anzugeben. Dann führt dieser Buscontroller 73 das gesetzte externe Bestätigungs signal EXACK und das gesetzte interne Bestätigungssignal INACK dem DMAC 63 (vgl. Fig. 23 (2), Fig. 23 (4) und Fig. 23 (6)) zu. Der Buscontroller 73 setzt auch das Daten auswahlsignal DST in den inaktiven Zustand und führt dann das gesetzte Datenauswahlsignal DST dem externen Buscon troller 64 (vgl. Fig. 23 (9)) zu.

Die Fig. 24 gibt eine DMA-Transferoperation an, während hauptsächlich der externe Bus 65 verwendet wird. Anders ausgedrückt, wie in der Fig. 24 (8) gezeigt ist, muß der DMAC 63, wenn der DMAC 63 die DMA-Transferoperation zwi schen dem ersten bzw. zweiten externen Speicher 66 und 67 und der externen I/O-Vorrichtung, zwischen dem ersten bzw. zweiten externen Speicher 66 bzw. 67 und dem internen Spei cher 24, zwischen dem ersten bzw. zweiten externen Speicher 66 bzw. 67 und der internen I/O-Vorrichtung oder zwischen dem ersten externen Speicher 66 und dem zweiten externen Speicher 67 durchführt, den externen Bus 65 und entweder den internen Bus 29 oder den internen Bus 30 freigeben. Wie in der Fig. 24 (7) angegeben ist, wird ein Besetztzustand des relevanten Busses nachgefragt, daß er zwischen einem Zustand A, einem Zustand D und einem Zustand E übertragen wird.

Um den Besetztzustand dieses Busses zwischen dem Zustand A, dem Zustand D und dem Zustand E zu übertragen, setzt der DMAC 63 folglich das externe Nachfragesignal EREQ in einen aktiven Zustand und setzt auch die jeweiligen Bits INREQ₀ und INREQ₁ des internen Nachfragesignals INREQ entweder in aktive Zustände oder in inaktive Zustände und führt dann das gesetzte externe Nachfragesignal EXREQ und das gesetzte interne Nachfragesignal INREQ dem Buscontroller 73 zu (vgl. Fig. 24 (1), Fig. 24 (3) und Fig. 24 (5)).

Dementsprechend beurteilt der Buscontroller 73, welcher Bus zur Freigabe nachgefragt wird, auf der Basis der Zustände der jeweiligen Bits INREQ₀ und INREQ₁ des interne Nachfra gesignals INREQ und auch auf der Basis des Zustands des ex terne Nachfragesignals EXREQ. Wenn der DMAC 63 die Freigabe des relevanten Busses zuläßt, setzt dieser Buscontroller 73 das externe Bestätigungssignal EXACK in einen aktiven Zu stand und setzt auch die jeweiligen Bits INREQ₀ und INREQ₁ des internen Bestätigungssignals INACK entweder in aktive Zustände oder inaktive Zustände, um die Erlaubnis für die Busfreigabe anzugeben. Der Buscontroller 73 führt dann das gesetzte externe Bestätigungssignal EXACK und das gesetzte interne Bestätigungssignal INACK dem DMAC 63 zu (vgl. Fig. 24 (2), Fig. 24 (4) und Fig. 24 (6)). Der Buscontroller 73 setzt auch das Datenauswahlsignal DST in einen aktiven Zustand und führt dann das gesetzte Datenauswahlsignal DST dem externen Buscontroller 64 (vgl. Fig. 24 (9)) zu.

Die Fig. 25 zeigt eine DMA-Transferoperation, wenn die in ternen Busse 29 und 30 und auch der externe Bus 65 verwen det werden. Das heißt, wie in der Fig. 25 (8) angegeben wird, daß der DMAC 63, wenn der DMAC 63 die DMA-Transfer operation zwischen dem ersten bzw. zweiten externen Spei cher 66 bzw. 67 und dem internen Speicher 24, zwischen den Speicherbereichen des internen Speichers 24, die durch je weilige Adressen definiert sind, zwischen dem internen Speicher 24 und den jeweiligen internen I/O-Vorrichtungen, zwischen den internen I/O-Vorrichtungen, zwischen dem er sten bzw. dem zweiten externen Speicher 66 bzw. 67 und der internen I/O-Vorrichtung, zwischen dem ersten bzw. zweiten externen Speicher 66 bzw. 67 und der externen I/O- Vorrichtung oder zwischen dem ersten externen Speicher 66 und dem zweiten externen Speicher 67 durchführt, den exter nen Bus 65 und die internen Busse 29 und 30 freigeben muß. Wie in der Fig. 25 (7) angegeben ist, wird ein Besetztzu stand des Busses nachgefragt, daß er zwischen einem Zustand A, einem Zustand B, einem Zustand C, einem Zustand D und auch einem Zustand E übertragen wird.

Um den Besetztzustand der Busse zwischen dem Zustand A und dem Zustand E zu übertragen, setzt der DMAC 63 folglich das externe Nachfragesignal EXREQ in einen aktiven Zustand oder einen inaktiven Zustand und setzt auch die jeweiligen INREQ₀ und INREQ₁ des internes Nachfragesignals INREQ ent weder in aktive Zustände oder inaktive Zustände und führt dann das gesetzte externe Nachfragesignal EXREQ und das ge setzte interne Nachfragesignal INREQ dem Buscontroller 73 (vgl. Fig. 25 (1), Fig. 25 (3) und Fig. 25 (5)) zu.

Dementsprechend beurteilt der Buscontroller 73, welcher Bus zur Freigabe nachgefragt wird, in Abhängigkeit von den Zu ständen der jeweiligen Bits INREQ₀ und INREQ₁ des internen Nachfragesignal INREQ und auch des Zustands des externen Nachfragesignals EXREQ. Wenn der Buscontroller 73 die Frei gabe des relevanten Busses zuläßt, setzt der Buscontroller 73 das externe Bestätigungssignal EXACK entweder in einen aktiven Zustand oder einen inaktiven Zustand und setzt auch die jeweiligen Bits INREQ₀ und INREQ₁ des internen Bestäti gungssignals INACK entweder in aktive Zustände oder inakti ve Zustände, um die Erlaubnis für die Busfreigabe anzuge ben. Der Buscontroller 73 führt dann das gesetzte externe Bestätigungssignal EXACK und das gesetzte interne Bestäti gungssignal INACK dem DMAC 63 zu (vgl. Fig. 25 (2), Fig. 25 (4) und Fig. 25 (6)).

Der Buscontroller 73 setzt auch das Datenauswahlsignal DST entweder in einen aktiven Zustand oder einen inaktiven Zu stand und führt dann das gesetzte Datenauswahlsignal DST dem externen Buscontroller 64 zu (vgl. Fig. 25 (9)).

Re: GESAMTAUFBAU DER DRITTEN INFORMATIONSVERARBEITUNGS- VORRICHTUNG

Die Fig. 26 ist ein schematisches Blockdiagramm zum Ange ben eines Gesamtaufbaus einer Informationsverarbeitungsvor richtung 91 gemäß einer dritten Ausführungsform der vorlie genden Erfindung. Es wird darauf hingewiesen, daß gleiche Bezugszeichen, die in der Fig. 1 gezeigt sind, für Bezugs zeichen zum Wiedergeben gleicher oder ähnlicher Struktu relemente, die in der Fig. 26 angegeben sind, verwendet werden. In der dritten Informationsverarbeitungsvorrichtung 91, die in dieser Figur gezeigt ist, sind ein DMAC (Di rektspeicherzugriffscontroller) 92 und ein interner Bus 93 anstelle des zuvor erläuterten DMAC 23 und des internen Busses 30, der in der Fig. 1 angegeben ist, neu vorgese hen. Dieser interne Bus 93 ist in der Lage, 32-Bit Daten zu übertragen, und umfaßt die gleiche Funktion wie der interne Bus 29. Eingabe/Ausgabe-Anschlüsse eines internen Speichers 24 und Eingabe/Ausgabe-Anschlüsse einer I/O-Vorrichtung, zum Beispiel eines Zeitgebers 25, sind über Busbrücken 94 bis 98 mit den internen Bussen 29 und 93 verbunden. Der DMAC 92 hat die gleiche Funktion wie der DMAC 23 und wei terhin die nachfolgend beschriebene Funktion. Das heißt, daß, bevor eine DMA-Transferoperation gestartet wird, der DMAC 92 ein 5-bit Busbrücke-Steuersignal BST ausgibt, um diese Busbrücken 94 bis 98 zu steuern, so daß entweder der interne Speicher 24 oder die I/O-Vorrichtung, zum Beispiel der Zeitgeber 25, entweder mit dem internen Bus 29 oder dem internen 93 in Übereinstimmung mit der Quelle und der Be stimmung bzw. des Zielorts der DMA-Transferoperation ver bunden sind.

Unter Verwendung des zuvor erläuterten Aufbaus in Überein stimmung mit der dritten Informationsverarbeitungsvorrich tung 91 kann die Betriebsgeschwindigkeit der CPU 22 weiter erhöht werden und sowohl der interne Bus 29 als auch der interne Bus 93 können effektiv eingesetzt werden. Der zuvor beschriebene spezifische Aufbau kann offensichtlich auch auf die Informationsverarbeitungsvorrichtung 61 der zweiten Ausführungsform, die in der Fig. 17 gezeigt ist, angewen det werden. Das heißt, daß zwei Sätze der zuvor erläuterten internen Busse die gleiche Funktion haben und daß die Bus brücken 94 bis 98 derart gesteuert werden, daß entweder der interne Speicher 24 oder die I/O-Vorrichtung, zum Beispiel der Zeitgeber 25, entweder mit dem internen Bus 29 oder dem internen Bus 93 verbunden werden.

Während die vorliegende Erfindung mit Bezug auf die Zeich nungen beschrieben wurde, ist die vorliegende Erfindung nicht auf diese konkreten Anordnungen bzw. Strukturen be schränkt, sondern kann modifiziert, geändert oder ersetzt werden, ohne daß vom Schutzbereich der vorliegenden Erfin dung abgewichen wird.

Zum Beispiel ist die vorliegende Erfindung nicht auf Arten und Kombinationen von internen I/O-Vorrichtungen und exter nen I/O-Vorrichtungen beschränkt, wie sie in den zuvor be schriebenen Ausführungsformen beschrieben wurde. Andere Ar ten und Kombinationen können ähnlich verwendet werden. Die vorliegende Erfindung ist auch nicht auf die zuvor erläu terten Verbindungen zwischen den internen bzw. externen I/O-Vorrichtungen und den internen Bussen beschränkt.

Die zweite Ausführungsform beschreibt ein Beispiel, daß der externe Bus 65 über den externen Buscontroller 64 mit der CPU 62 und dem DMAC 63 verbunden ist, damit die internen Busse 29 und 30 und der externe Bus 65 parallel verwendet werden können. Offensichtlich ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt. In Alternative kann zum Beispiel ein externer Buscontroller verwendet werden, um entweder den internen Bus 29 oder den internen Bus 30 mit dem externen Bus seriell zu verbinden.

Des weiteren werden in den zuvor beschriebenen Ausführungs formen der Erfindung das interne Nachfragesignal IREQ, das externe Nachfragesignal EREQ und das Softwareübertragungs- Nachfragesignal SREQ als Busnachfragesignal BREQ dem Prio ritätsencoder 37 über das ODER-Gatter 36 zugeführt, wie in der Fig. 3 und der Fig. 20 gezeigt ist. Im Ergebnis kann der Prioritätskodierer 73 nicht beurteilen, welche Art von Nachfragesignal zugeführt wird. Die vorliegende Erfindung ist nicht auf diese Schaltungsanordnung beschränkt. In Al ternative können zum Beispiel Prioritätsordnungen separat für das interne Nachfragesignal IREQ, das externe Nachfra gesignal EREQ und das Softwareübertragungs-Nachfragesignal SREQ gesetzt werden. In einem alternativen Fall, bei dem vielzählige unterschiedliche Arten von Nachfragesignalen innerhalb einer vorausgewählten Zeitdauer zugeführt werden, kann eine Auswahleinrichtung, die in der Lage ist, selektiv ein Nachfragesignal mit einer höheren Priorität aus zugeben, anstelle des ODER-Gatters 36 verwendet werden.

Alle der vorstehend erläuterten Ausführungsformen beschrei ben, daß auf die Gesamtheit eines Datenbusses zugegriffen wird. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt. In Alternative können, während eine Vielzahl von Gattern bei den jeweiligen Datenbussen vorge sehen werden kann, entweder die CPU oder der DMAC das Ein schalten bzw. Ausschalten dieser vielzähligen Gatter steu ern. Im Ergebnis kann der DMAC nur auf erforderliche bzw. notwendige Abschnitte des jeweiligen bzw. relevanten Daten busses zugreifen bzw. diese Abschnitte oder diesen Ab schnitt anfordern, um die DMA-Transferoperation durchzufüh ren. Als alternatives Beispiel, das auf die Anordnung, die in der Fig. I gezeigt ist, angewendet wird, ist ein Gat ter, wenn die DMA-Transferoperation zwischen der ersten se riellen Schnittstelle 27 und der zweiten seriellen Schnitt stelle 28 ausgeführt wird, da die Abschnitte des internen Busses 30 nicht verwendet werden, mit denen der interne Speicher 24, der Zeitgeber 25 und der A/D-Wandler 26 ver bunden sind, zwischen dem A/D-Wandler 26 und der ersten se riellen Schnittstelle 27 vorgesehen. Der DMAC 23 schließt dieses Gatter dann, um nur denjenigen Abschnitt des inter nen Busses 30 zu holen, mit dem sowohl die erste serielle Schnittstelle 27 als auch die zweite serielle Schnittstelle 28 verbunden sind, so daß die DMA-Transferoperation durch geführt werden kann, wohingegen die CPU 22 einen anderen Anschluß (port) oder Abschnitt dieses internen Busses 30 verwenden kann, auf den der DMAC 23 nicht zugreift.

Weiterhin beschreibt die dritte Ausführungsform der vorlie genden Erfindung ein Beispiel, bei dem sowohl das Nachfra gesignal REQ als auch das Bestätigungssignal ACK zwischen der CPU 22 und dem DMAC 92 gesendet bzw. empfangen werden.

Die vorliegende Erfindung ist nicht auf dieses Beispiel be schränkt. Zum Beispiel führt die CPU 22 zuerst interne Bus zugriffsinformationen zum Nachfragen von Zugriffen auf den internen Speicher 24 und die I/O-Vorrichtung, zum Beispiel den Zeitgeber 25, anstelle des zuvor erläuterten Nachfrage signals REQ und Bestätigungssignals ACK zu. In Folge deko diert der DMAC 92 die Zugriffsinformation auf den internen Bus, um das Busbrücken-Steuersignal BST in Antwort auf die Quelle der DMA-Transferoperation, die von der CPU 22 nach gefragt wird, aus zugeben, so daß die Busbrücken 94 bis 98 dynamisch derart gesteuert werden, daß die Verbindungen zwischen dem internen Speicher 24 und der I/O-Vorrichtung, zum Beispiel dem Zeitgeber 25, und den internen Bussen 29 und 92 geschaltet werden, um die DMA-Transferoperation durchzuführen.

In den zuvor erläuterten Ausführungsformen der Erfindung ist jede der Informationsverarbeitungsvorrichtungen durch einen Einchip-Mikrocomputer ausgebildet. Die vorliegende Erfindung ist nicht auf diese Struktur beschränkt. In Al ternative kann, während die CPU, der DMAC, der Speicher und die I/O-Vorrichtung durch eigenständige bzw. getrennte Vor richtungen ersetzt werden können und auch die Datenbusse durch Kabel gebildet werden können, die gesamte Informati onsvorrichtung mittels eines LAN-Systems (LAN = local area network = lokales Netzwerk) gebildet werden.

Zudem gibt es eine Master/Slave-Beziehung zwischen der CPU und dem DMAC in den zuvor beschriebenen Ausführungsformen der Erfindung. Die vorliegende Erfindung ist jedoch nicht auf diese Master/Slave-Beziehung beschränkt. In Alternative kann der DMAC durch die CPU ersetzt werden, um eine soge nannte "duale CPU-Struktur" auszubilden. Der DMAC kann auch durch einen digitalen Signalprozessor (DSP) ersetzt werden, um eine parallele Datenverarbeitung zu erhalten.

Darüber hinaus verwenden die zuvor beschriebenen Ausfüh rungsformen der Erfindung zwei Sätze von internen Bussen. Die vorliegende Erfindung ist jedoch nicht auf diese Bus struktur beschränkt. In Alternative können mehr als zwei interne Busse vorgesehen sein.

Wie zuvor im Detail beschrieben wurde, können in Überein stimmung mit der vorliegenden Erfindung, da die erste Steu ereinrichtung und die zweite Steuereinrichtung die Daten busse effektiv nutzen können, die Betriebsgeschwindigkeiten der ersten Steuereinrichtung und der zweiten Steuereinrich tung erhöht werden, so daß der Durchsatz der gesamten In formationsverarbeitungsvorrichtung verbessert werden kann.

In Übereinstimmung mit einer spezifischen Anordnung der In formationsverarbeitungsvorrichtung der Erfindung kann ein Abschnitt bzw. Teil des Datenbusses besetzt bzw. belegt werden. Als Folge können die Betriebsgeschwindigkeiten der ersten Steuereinrichtung und der zweiten Steuereinrichtung weiter erhöht werden, ohne die Gesamtanzahl dieser Daten busse zu erhöhen. Der Durchsatz der gesamten Informations verarbeitungsvorrichtung der Erfindung kann deshalb erhöht werden.

Es ist somit offensichtlich, daß die vorliegende Erfindung nicht auf die zuvor beschriebenen Ausführungsformen be schränkt ist, sondern geändert und modifiziert werden kann ohne daß vom Schutzbereich der Erfindung abgewichen wird.

Schließlich beansprucht die vorliegende Anmeldung die Prio rität der japanischen Patentanmeldung Nr. Hei-365909, ein gereicht am 22. Dezember 1997, die hier durch Bezugnahme aufgenommen wird.

Die vorliegende Erfindung betrifft somit z. B. eine Informa tionsverarbeitungsvorrichtung, die mit einer CPU 22 ausge stattet ist, wobei eine Betriebsgeschwindigkeit dieser CPU 22 erhöht wird, um einen Durchsatz der gesamten Informati onsverarbeitungsvorrichtung zu erhöhen. Die Informations verarbeitungsvorrichtung wird durch erste und zweite inter ne Busse 29 und 30, die unabhängig voneinander vorgesehen sind, einen internen Speicher 24, der mit dem ersten inter nen Bus 29 verbunden ist, und einen Zeitgeber 25 gebildet, der mit dem zweiten internen Bus 30 verbunden ist. Weiter hin umfaßt die Informationsverarbeitungsvorrichtung der Er findung einen A/D-Wandler 26, erste und zweite serielle Schnittstellen 27, 28, die CPU 22 und einen DMAC (Di rektspeicherzugriffscontroller) 23. Sowohl die CPU 22 als auch der DMAC 23 steuern Daten-Eingabe/Ausgabe-Operationen in dem internen Speicher 29 und dem Zeitgeber 25, während sie zumindest einen dieser ersten und zweiten Datenbusse 29, 30 belegen. Der DMAC 23 führt ein Nachfragesignal der CPU 22 zum Steuern der Daten-Eingabe/Ausgabe-Operation des internen Speichers 24 zu, während er zumindest einen von den ersten und zweiten Bussen 29, 30 belegt, und steuert auch die Daten-Eingabe/Ausgabe-Operationen in dem internen Speicher 24 in Antwort auf ein Bestätigungssignal, das von der CPU 22 aus zugeführt wird, während entweder einer oder beide von den ersten und zweiten internen Bussen 29, 30 be legt ist.

Claims

1. Informationsverarbeitungsvorrichtung, gekennzeichnet durch:
zumindest einen ersten Datenbus und einen zweiten Datenbus (29, 30), die unabhängig voneinander vorgesehen sind;
eine Vielzahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die zumindest mit einem von den ersten und zweiten Bussen (29, 30) zum Eingeben/Ausgeben von Daten verbunden sind,
eine erste Steuereinrichtung (22) zum Steuern der Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie zumindest der erste Datenbus (29) belegt; und
eine zweite Steuereinrichtung (23) zum Nachfragen bei der ersten Steuereinrichtung (22), die die Daten-Eingabe/Aus gabe-Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zumindest den erste Daten bus (29) belegt, den belegten ersten Datenbus (29) freizu geben, und auch zum Steuern der Daten-Eingabe/Ausgabe- Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten Datenbus (30) belegt oder während sie den ersten Datenbus und den zweite Datenbus (29, 30) belegt, in Antwort auf das Freigeben des ersten Datenbusses (29) durch die erste Steuereinrichtung (22).

2. Informationsverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß:
der erste Datenbus und der zweite Datenbus (29, 30), die Vielzahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) und die erste und zweite Steuereinrichtung (22, 23) auf einem einzelnen Chip in der Form eines Einchip- Mikrocomputers hergestellt sind.

3. Informationsverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Prioritätsordnungen für die Da ten-Eingabe/Ausgabe-Operationen der Vielzahl von Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) voreinge stellt sind; und
daß in Antwort auf die voreingestellten Prioritätsordnun gen, die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) nachfragt, daß sie zumindest den ersten Datenbus (29) freigibt, der durch die erste Steuereinrich tung belegt ist, und auch die Daten-Eingabe/Ausgabe- Operationen der vielzähligen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten Datenbus (30) belegt, in Antwort auf das Freigeben des ersten Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

4. Informationsverarbeitungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß, wenn die erste Steuereinrichtung (22) die Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrich tungen (24, 25, 26, 27, 28) steuert, während sie zumindest den ersten Datenbus (29) belegt, und auch verursacht, daß die zweite Steuereinrichtung (23) die Daten-Eingabe/Ausga be-Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zumindest den zweiten Da tenbus (30) belegt, die erste Steuereinrichtung (22) Infor mationen, die sich auf die Daten-Eingabe/Ausgabe-Steuerung beziehen, die in den Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) auszuführen sind, der zweiten Steuereinrichtung (23) zuführt; und
daß die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) in Abhängigkeit bzw. auf der Basis der zugeführten Informationen nachfragt, daß sie zumindest den ersten Datenbus (29) freigibt, und auch die Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtun gen (24, 25, 26, 27, 28), während sie zumindest den zweiten Datenbus (30) belegt, auf der Basis des Freigebens des er sten Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

5. Informationsverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in Antwort auf eine der Nach fragen, die von den Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) ausgegeben werden, in die Daten eingegeben bzw. von den Daten ausgegeben werden sollen, einem Computerpro gramm und einer externen Quelle, die zweite Steuereinrich tung (23) bei der ersten Steuereinrichtung (22) nachfragt, daß sie zumindest den ersten Datenbus (29) freigibt; und auch die Daten-Eingabe/Ausgabe-Operationen der Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweiten Datenbus (30) belegt, auf der Basis des Freigebens des ersten Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

6. Informationsverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine von der ersten Steuerein richtung (22) und der zweiten Steuereinrichtung (23) die andere von der ersten Steuereinrichtung (22) bzw. der zwei ten Steuereinrichtung (23) nachfragt, daß sie einen Ab schnitt von zumindest einem der ersten und zweiten Daten busse (29, 30) freigibt; und auch die Daten-Eingabe/Aus gabe-Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den Abschnitt von zumindest einem der ersten und zweiten Datenbusse (29, 30) belegt, auf der Basis der Freigabe des Abschnittes von zumindest einem von den ersten und zweiten Datenbussen (29, 30) durch die ande re von der ersten Steuereinrichtung (22) und der zweiten Steuereinrichtung (23) steuert.

7. Informationsverarbeitungsvorrichtung nach Anspruch 1, weiterhin gekennzeichnet durch eine Busverbindungseinrich tung (94, 95, 96, 97, 98), die zumindest mit dem ersten und zweiten Datenbus (29, 30) verbunden ist, wodurch die Viel zahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) über die Busverbindungseinrichtung (94, 95, 96, 97, 98) mit jedem von den ersten und zweiten Datenbussen (29, 30) unter der Steuerung der Busverbindungseinrichtung (94, 95, 96, 97, 98) durch eine von den ersten und zweiten Steuerein richtungen (22, 23) verbunden ist, um die Daten Eingeben bzw. Ausgeben zu können.

8. Informationsverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuereinrichtung (22) und die zweite Steuereinrichtung (23) durch eine CPU (zentrale Verarbeitungseinheit) bzw. einen DMAC (Di rektspeicherzugriffscontroller) ausgebildet sind.

9. Informationsverarbeitungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der DMAC (23) aufweist:
eine Kanalsteuereinheit (32), die mit der CPU (22) verbun den ist;
eine Datensteuereinheit (33), die mit den ersten und zwei ten Datenbussen (29, 30) verbunden ist;
eine Adreßsteuereinheit (34), die mit den ersten und zwei ten Datenbussen (29, 30) verbunden ist; und
ein DMA-Steuerregister (35), das mit der Kanalsteuereinheit (32) verbunden ist.

10. Informationsverarbeitungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) zumindest ei nen Zeitgeber (25), einen A/D-Wandler (26) und eine seriel le Schnittstelle (27, 28) umfassen.

11. Informationsverarbeitungsvorrichtung nach Anspruch 1, weiterhin gekennzeichnet durch einen internen Speicher (24), der mit den ersten und zweiten Datenbussen (29, 30) verbunden ist, zum Speichern der Daten unter der Steuerung der ersten und zweiten Steuereinrichtungen (22, 23).

12. Informationsverarbeitungsvorrichtung gekennzeichnet durch zumindest einen ersten Datenbus und einen zweiten Da tenbus (29, 30), die unabhängig voneinander vorgesehen sind;
eine Vielzahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die zumindest mit einem von den ersten und zweiten Bussen (29, 30) verbunden sind, zum Eingeben bzw. Ausgeben von Daten;
eine erste Steuereinrichtung (22) zum Steuern der Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtun gen (24, 25, 26, 27, 28), während sie zumindest den ersten Datenbus (29) belegt; und
eine zweite Steuereinrichtung (23) zum Nachfragen bei der ersten Steuereinrichtung (22), daß sie den belegten ersten Datenbus (29) freigibt, und auch zum Steuern der Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtun gen (24, 25, 26, 27, 28), während sie zumindest den zweiten Datenbus (30) belegt, in Antwort auf die Freigabe des er sten Datenbusses (29) durch die erste Steuereinrichtung (22); worin:
die erste Steuereinrichtung (22) den ersten Datenbus (29), der für die Freigabe nachgefragt wird, auf der Basis der Freigabenachfrage des ersten Datenbus (29), die von der zweiten Steuereinrichtung (23) ausgegeben wird, und auch auf der Basis eines Betriebszustands der ersten Steuerein richtung (22) selbst freigibt.

13. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die ersten und zweiten Daten busse (29, 30), die Vielzahl von Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28) und die ersten und zwei ten Steuereinrichtungen (22, 23) auf einem einzelnen Chip in der Form eines Einchip-Mikrocomputers hergestellt sind.

14. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß Prioritätsordnungen für die Da ten-Eingabe/Ausgabe-Operationen der vielzähligen Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) voreinge stellt sind; und
daß in Antwort auf die voreingestellten Prioritätsordnungen die zweite Steuereinrichtung (23) bei der ersten Steuerein richtung (22) nachfragt, daß sie zumindest den ersten Da tenbus (29) freigibt, der durch die erste Steuereinrichtung (22) belegt ist, und auch die Daten-Eingabe/Ausgabe- Operationen der vielzähligen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten Datenbus (30) belegt, in Antwort auf die Freigabe des ersten Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

15. Informationsverarbeitungsvorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß, wenn die erste Steuereinrich tung (22) die Daten-Eingabe/Ausgabe-Operationen der Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, wäh rend sie zumindest den ersten Datenbus (29) belegt, und auch verursacht, daß die zweite Steuereinrichtung (23) die Daten-Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zu mindest den zweiten Datenbus (30) belegt, die erste Steuer einrichtung (22) Informationen, die sich auf eine Daten- Eingabe/Ausgabe-Steuerung beziehen, die in der Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) ausgeführt werden sollen, der zweiten Steuereinrichtung (23) zuführt; und
daß die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) auf der Basis der zugeführten Informa tionen nachfragt, daß sie zumindest den ersten Datenbus (29) freigibt, und auch die Daten-Eingabe/Ausgabe- Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweiten Datenbus (30) belegt, auf der Basis der Freigabe des ersten Datenbusses (29) durch die erste Steuereinheit (22) steuert.

16. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß in Antwort auf eine der Nach fragen, die von den Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), in die Daten eingegeben bzw. von den Daten ausgegeben werden sollen, von einem Computerprogramm und einer externen Quelle ausgegeben werden, die zweite Steuer einrichtung (23) bei der ersten Steuereinrichtung (22) nachfragt, daß sie den ersten Datenbus (29) freigibt, und auch die Daten-Eingabe/Ausgabe-Operationen der Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweite Datenbus (30) belegt, auf der Basis der Freigabe des ersten Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

17. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß eine von der ersten Steuerein richtung (22) und der zweiten Steuereinrichtung (23) die andere von der ersten Steuereinrichtung (22) und der zwei ten Steuereinrichtung (23) nachfragt, daß sie einen Ab schnitt von zumindest einem der ersten und zweiten Daten busse (29, 30) freigibt, und auch die Daten-Eingabe/Ausga be-Operationen der Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den Abschnitt von zumindest einem der ersten und zweiten Datenbusse (29, 30) belegt, auf der Basis der Freigabe dieses Abschnitts von zumindest einem von den ersten und zweiten Datenbussen (29, 30) durch die andere von den ersten und zweiten Steuereinrichtungen (22, 23) steuert.

18. Informationsverarbeitungsvorrichtung gemäß Anspruch 12, weiterhin gekennzeichnet durch eine Busverbindungseinrich tung (94, 95, 96, 97, 98), die zumindest mit dem ersten und dem zweiten Datenbus (29, 30) verbunden ist, wodurch die Vielzahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) über die Busverbindungseinrichtung (94, 95, 96, 97, 98) mit jedem von den ersten und zweiten Datenbussen (29, 30) unter Steuerung der Busverbindungseinrichtung (94, 95, 96, 97, 98) durch eine von den ersten und zweiten Steuerein richtungen (22, 23) verbunden ist, um Daten eingeben bzw. ausgeben zu können.

19. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die erste Steuereinrichtung (22) und die zweite Steuereinrichtung (23) durch eine CPU (zentrale Verarbeitungseinheit) bzw. einen DMAC (Di rektspeicherzugriffscontroller) gebildet werden.

20. Informationsverarbeitungsvorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß der DMAC (23) aufweist:
eine Kanalsteuereinheit (32), die mit der CPU (22) verbun den ist;
eine Datensteuereinheit (33), die mit den ersten und zwei ten Datenbussen (29, 30) verbunden ist;
eine Adreßsteuereinheit (34), die mit den ersten und zwei ten Datenbussen (29, 30) verbunden ist; und
ein DMA-Steuerregister (35), das mit der Kanalsteuereinheit (32) verbunden ist.

21. Informationsverarbeitungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Vielzahl von Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) zumindest ei nen Zeitgeber (25), einen A/D-Wandler (26) und eine seriel le Schnittstelle (27, 28) aufweist.

22. Informationsverarbeitungsvorrichtung nach Anspruch 12, weiterhin gekennzeichnet durch einen internen Speicher (24), der mit den ersten und zweiten Datenbussen (29, 30) verbunden ist, zum Speichern der Daten unter der Steuerung der ersten und zweiten Steuereinrichtungen (22, 23).

23. Informationsverarbeitungsvorrichtung gekennzeichnet durch:
mindestens einen ersten internen Datenbus und einen zweiten internen Datenbus (29, 30), die unabhängig voneinander vor gesehen sind;
zumindest einen externen Datenbus (65);
eine Vielzahl von internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die zumindest mit einem von den er sten und zweiten Datenbussen (29, 30) verbunden sind, zum Eingeben und Ausgeben von Daten;
eine Vielzahl von externen Eingabe/Ausgabe-Einrichtungen (66, 67, 68, 69), die mit dem mindestens einen externen Da tenbus (65) verbunden sind, zum Eingeben und Ausgeben von Daten;
eine erste Steuereinrichtung (22) zum Steuern der Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den erste interne Datenbus (29) belegt; und
eine zweite Steuereinrichtung (23) zum Nachfragen bei der ersten Steuereinrichtung (22), die die Daten-Eingabe/Aus gabe-Operationen der internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zumindest den er sten interne Datenbus (29) belegt, daß sie den belegten er sten Datenbus (29) freigibt, und auch zum Steuern der Da ten-Eingabe/Ausgabe-Operationen der internen Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten interne Datenbus (30) belegt oder den ersten und den zweiten internen Datenbus (29, 30) belegt, in Ant wort auf die Freigabe des ersten internen Datenbusses (29) durch die erste Steuereinrichtung (22) und auf der Basis der Belegtzustände bzw. Besetztzustände des externen Daten busses (65).

24. Informationsverarbeitungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die ersten und zweiten internen Datenbusse (29, 30), die Vielzahl von internen Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die ersten und zweiten Steuereinrichtungen (22, 23) und zumindest ein externer Buscontroller (64) auf einem einzelnen Chip in der Form eines Einchip-Mikrocomputers hergestellt sind.

25. Informationsverarbeitungsvorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Prioritätsordnungen für die Daten-Eingabe/Ausgabe-Operationen der vielzähligen internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) vorein gestellt sind; und
daß in Antwort auf die voreingestellten Prioritätsordnungen die zweite Steuereinrichtung (23) bei der ersten Steuerein richtung (22) nachfragt, daß sie zumindest den ersten in ternen Datenbus (29), der von der ersten Steuereinrichtung (22) belegt ist, freigibt, und auch die Daten-Eingabe/Aus gabe-Operationen der vielzähligen internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten internen Datenbus (30) belegt, in Antwort auf die Freigabe des ersten internen Datenbusses (29) durch die erste Steu ereinrichtung (22) steuert.

26. Informationsverarbeitungsvorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß, wenn die erste Steuereinrich tung (22) die Daten-Eingabe/Ausgabe-Operationen der inter nen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zumindest den ersten internen Datenbus (29) belegt, und auch verursacht, daß die zweite Steuerein richtung (23) die Daten-Eingabe/Ausgabe-Operationen der in ternen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zumindest den zweiten internen Daten bus (30) belegt, die erste Steuereinrichtung (22) Informa tionen, die sich auf die Daten-Eingabe/Ausgabe-Steuerung beziehen, die in der internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) ausgeführt werden sollen, der zweiten Steuereinrichtung (23) zuführt; und
daß die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) auf der Basis der zugeführten Informa tionen nachfragt, daß sie zumindest den ersten internen Da tenbus (29) freigibt, und die Daten-Eingabe/Ausgabe- Operationen der internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweiten internen Datenbus (30) belegt, auf der Basis der Freigabe des ersten internen Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

27. Informationsverarbeitungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß in Antwort auf eine der Nach fragen, die von den internen und externen Eingabe/Ausgabe- Einrichtungen (66, 67, 68, 69), in die Daten eingegeben bzw. von den Daten ausgegeben werden sollen, von einem Com puterprogramm und von einer externen Quelle ausgegeben wer den, die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) nachfragt, daß sie zumindest den ersten internen Datenbus (29) freigibt, und auch die Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweite Datenbus (30) belegt, auf der Basis der Freigabe des ersten internen Datenbusses (29) durch die erste Steu ereinrichtung (22) steuert.

28. Informationsverarbeitungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß eine von der ersten Steuerein richtung (22) und der zweiten Steuereinrichtung (23) bei der anderen von der ersten Steuereinrichtung (22) bzw. der zweiten Steuereinrichtung (23) nachfragt, daß sie einen Ab schnitt von zumindest einem von den ersten und zweiten in ternen Datenbussen (29, 30) freigibt, und auch die Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie den Ab schnitt von zumindest einem von den ersten und zweiten in ternen Datenbussen (29, 30) belegt, auf der Basis der Frei gabe des Abschnitts von zumindest einem von den ersten und zweiten internen Datenbussen (29, 30) durch die andere von der ersten Steuereinrichtung (22) und der zweiten Steuer einrichtung (23) steuert.

29. Informationsverarbeitungsvorrichtung gemäß Anspruch 23, weiterhin gekennzeichnet durch eine Busverbindungseinrich tung (94, 95, 96, 97, 98), die zumindest mit den ersten und zweiten internen Datenbussen (29, 30) verbunden ist, wobei die Vielzahl von internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) über die Busverbindungseinrichtung (94, 95, 96, 97, 98) mit jedem von den ersten und zweiten internen Datenbussen (29, 30) unter Steuerung der Busver bindungseinrichtung (94, 95, 96, 97, 98) durch eine der er sten und zweiten Steuereinrichtungen (22, 23) verbunden ist, um Daten eingeben bzw. ausgeben zu können.

30. Informationsverarbeitungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die erste Steuereinrichtung (22) und die zweite Steuereinrichtung (23) durch eine CPU (zentrale Verarbeitungseinheit) bzw. einen DMAC (Di rektspeicherzugriffscontroller) ausgebildet sind.

31. Informationsverarbeitungsvorrichtung nach Anspruch 30, dadurch gekennzeichnet, daß der DMAC (23) aufweist:
eine Kanalsteuereinheit (32), die mit der CPU (22) verbun den ist;
eine Datensteuereinheit (33), die mit den ersten und zwei ten internen Datenbussen (29, 30) verbunden ist;
eine Adreßsteuereinheit (34), die mit den ersten und zwei ten internen Datenbussen (29, 30) verbunden ist; und
ein DMA-Steuerregister (35), das mit der Kanalsteuereinheit (32) verbunden ist.

32. Informationsverarbeitungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Vielzahl von internen Ein gabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) zumindest einen Zeitgeber (25), einen A/D-Wandler (26) und eine seri elle Schnittstelle (27, 28) aufweist.

33. Informationsverarbeitungsvorrichtung nach Anspruch 23, weiterhin gekennzeichnet durch einen internen Speicher (24), der mit den ersten und zweiten Datenbussen (29, 30) verbunden ist, zum Speichern der Daten unter der Steuerung der ersten und zweiten Steuereinrichtungen (22, 23).

34. Informationsverarbeitungsvorrichtung, gekennzeichnet durch:
zumindest einen ersten internen Datenbus und einen zweiten interne Datenbus (29, 30), die unabhängig voneinander vor gesehen sind;
zumindest einen externen Datenbus (65);
eine Vielzahl von internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die zumindest mit einem von den er sten und zweiten internen Datenbussen (29, 30) verbunden sind, zum Eingeben und Ausgeben von Daten;
eine Vielzahl von externen Eingabe/Ausgabe-Einrichtungen (66, 67, 68, 69), die mit zumindest dem externen Datenbus (65) verbunden sind, zum Eingeben bzw. Ausgeben von Daten;
eine erste Steuereinrichtung (22) zum Steuern der Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den ersten internen Datenbus (29) belegt;
eine zweite Steuereinrichtung (23) zum Nachfragen bei der ersten Steuereinrichtung (22), daß sie den belegten ersten Datenbus (29) freigibt, und auch zum Steuern der Daten- Eingabe/Ausgabe-Operationen der Eingabe/Ausgabe-Einrichtun gen (24, 25, 26, 27, 28), während sie den zweiten internen Datenbus (30) belegt, in Antwort auf die Freigabe des er sten internen Datenbusses (29) durch die erste Steuerein richtung (22) und auf der Basis der Belegtzustände des ex ternen Datenbusses (65); worin:
die erste Steuereinrichtung (22) den ersten internen Daten bus (29) auf die Nachfrage für die Freigabe auf der Basis der Freigabenachfrage von der zweiten Steuereinrichtung (23) und auch auf der Basis eines Betriebszustands der er sten Steuereinrichtung (22) selbst freigibt.

35. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß die Belegtzustände der ersten und zweiten internen Datenbusse (29, 30) und des externen Datenbusses (65) durch die erste Steuereinrichtung (22) aufweisen:
einen ersten Belegtzustand, bei dem weder die ersten und zweiten internen Datenbusse (29, 30) noch der externe Da tenbus (65) freigegeben sind;
einen zweiten Belegtzustand, bei dem einer der ersten und zweiten internen Datenbusse (29, 30) freigegeben ist;
einen dritten Belegtzustand, bei dem sowohl der erste als auch der zweite interne Datenbus (29, 30) freigegeben sind; einen vierten Belegtzustand, bei dem nur der externe Daten bus (65) freigegeben ist; und auch
einen fünften Besetztzustand, bei dem einer von dem exter nen Datenbus (65) und von den ersten und zweiten Datenbus sen (29, 30) freigegeben ist; und worin:
die zweite Steuereinrichtung (23) bei der ersten Steuerein richtung (22) nachfragt, einen vorliegenden Datenbusbe legtzustand durch die erste Steuereinrichtung (22) in einen anderen Datenbusbelegtzustand zu übertragen, der in den er sten bis fünften Belegtzuständen definiert ist, in Antwort auf den Daten-Eingabe/Ausgabe-Steuermodus durch die inter nen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), und auch die Daten-Eingabe/Ausgabe-Operationen der Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) unter dem übertragenen Datenbusbelegtzustand auf der Basis der Über tragung des vorliegenden Datenbusbelegtzustands steuert, der von der ersten Steuereinrichtung (22) nachgefragt wird.

36. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß die ersten und zweiten internen Datenbusse (29, 30), die Vielzahl von internen Einga be/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), die ersten und zweiten Steuereinrichtungen (22, 23) und zumindest ein externer Buscontroller (64) auf einem einzelnen Chip in der Form eines Einchip-Mikrocomputers hergestellt sind.

37. Informationsverarbeitungsvorrichtung gemäß Anspruch 34, dadurch gekennzeichnet, daß Prioritätsordnungen für die Da ten-Eingabe/Ausgabe-Operationen der vielzähligen internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) vorein gestellt sind, und
daß in Antwort auf die voreingestellten Prioritätsordnungen die zweite Steuereinrichtung (23) bei der ersten Steuerein richtung (22) nachfragt, daß sie zumindest den ersten in ternen Datenbus (29) freigibt, der von der ersten Steuer einrichtung (22) belegt ist, und auch die Daten- Eingabe/Ausgabe-Operationen der vielzähligen internen Ein gabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie den zweiten internen Datenbus (30) belegt, in Antwort auf die Freigabe des ersten internen Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

38. Informationsverarbeitungsvorrichtung nach Anspruch 37, dadurch gekennzeichnet,
daß, wenn die erste Steuereinrichtung (22) die Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28) steuert, während sie zu mindest den ersten internen Datenbus (29) belegt, und auch veranlaßt, daß die zweite Steuereinrichtung (23) die Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28) steuert, die erste Steu ereinrichtung (22) Informationen, die sich auf die Daten- Eingabe/Ausgabe-Steuerung beziehen, die in den internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) auszu führen sind, der zweiten Steuereinrichtung (23) zuführt, und
daß die zweite Steuereinrichtung (23) bei der ersten Steu ereinrichtung (22) auf der Basis der zugeführten Informa tionen nachfragt, daß sie zumindest den ersten internen Da tenbus (29) freigibt, und auch die Daten-Eingabe/Ausgabe- Operationen der internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweiten internen Datenbus (30) belegt, auf der Basis der Freigabe des ersten internen Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

39. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß in Antwort auf eine der Nach fragen, die von den internen und externen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28, 66, 67, 68, 69), denen Daten eingegeben bzw. von denen Daten ausgegeben werden sollen, von einem Computerprogramm und von einer externen Quelle ausgegeben werden, die zweite Steuereinrichtung (23) bei der ersten Steuereinrichtung (22) nachfragt, daß sie zumindest den ersten internen Datenbus (29) freigibt, und auch die Daten-Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28), während sie zumindest den zweite Datenbus (30) belegt, auf der Ba sis der Freigabe des ersten internen Datenbusses (29) durch die erste Steuereinrichtung (22) steuert.

40. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß eine von der ersten Steuerein richtung (22) und der zweiten Steuereinrichtung (23) die andere von der ersten Steuereinrichtung (22) bzw. der zwei ten Steuereinrichtung (23) nachfragt, daß sie einen Ab schnitt von zumindest einem von den ersten und zweiten in ternen Datenbussen (29, 30) freigibt, und auch die Daten- Eingabe/Ausgabe-Operationen der internen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28), während sie den Ab schnitt von zumindest einem von den ersten und zweiten in ternen Datenbussen (29, 30) belegt, auf der Basis der Frei gabe des Abschnittes von zumindest einem von den ersten und zweiten internen Datenbussen (29, 30) durch die andere von der ersten Steuereinrichtung (22) und der zweiten Steuer einrichtung (23) steuert.

41. Informationsverarbeitungsvorrichtung nach Anspruch 34, weiterhin gekennzeichnet durch eine Busverbindungseinrich tung (94, 95, 96, 97, 98), die mit zumindest den ersten und zweiten internen Datenbussen (29, 30) verbunden ist, wo durch die Vielzahl von internen Eingabe/Ausgabe-Einrichtun gen (24, 25, 26, 27, 28) über die Busverbindungseinrichtung (94, 95, 96, 97, 98) mit einem bzw. jedem der ersten und zweiten internen Datenbusse (29, 30) unter Steuerung der Busverbindungseinrichtung (94, 95, 96, 97, 98) durch eine von den ersten und zweiten Steuereinrichtungen (22, 23) verbunden ist, um Daten eingeben bzw. ausgeben zu können.

42. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß die erste Steuereinrichtung (22) und die zweite Steuereinrichtung (23) durch eine CPU (zentrale Verarbeitungseinheit) bzw. einen DMAC (Di rektspeicherzugriffscontroller) ausgebildet sind.

43. Informationsverarbeitungsvorrichtung nach Anspruch 42, dadurch gekennzeichnet, daß der DMAC (23) aufweist:
eine Kanalsteuereinheit (32), die mit der CPU (22) verbun den ist;
eine Datensteuereinheit (33), die mit den ersten und zwei ten internen Datenbussen (29, 30) verbunden ist;
eine Adreßsteuereinheit (34), die mit den ersten und zwei ten internen Datenbussen (29, 30) verbunden ist; und
ein DMA-Steuerregister (35), das mit der Kanalsteuereinheit (32) verbunden ist.

44. Informationsverarbeitungsvorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß die Vielzahl von internen Ein gabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) zumindest einen Zeitgeber (25), einen A/D-Wandler (26) und eine seri elle Schnittstelle (27, 28) aufweist.

45. Informationsverarbeitungsvorrichtung nach Anspruch 34, die weiterhin gekennzeichnet ist durch einen internen Spei cher (24), der mit den ersten und zweiten internen Daten bussen (29, 30) verbunden ist, zum Speichern der Daten un ter Steuerung der ersten und zweiten Steuereinrichtungen (22, 23).

46. Informationsverarbeitungsverfahren, gekennzeichnet durch:
einen ersten Steuerschritt zum Steuern der Daten- Eingabe/Ausgabe-Operationen, die von einer Vielzahl von Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) unter Steuerung einer ersten Steuereinrichtung (22) ausgeführt werden, die zumindest mit einem von einem ersten Datenbus und einem zweiten Datenbus (29, 30) verbunden sind, während sie zumindest den ersten Datenbus (29) belegt;
einen zweiten Steuerschritt zum Nachfragen bei der ersten Steuereinrichtung (22), daß sie den zweiten Datenbus (30) freigibt, unter der Steuerung der zweiten Steuereinrichtung (23), der in dem ersten Steuerschritt nicht belegt ist, wenn die Daten-Eingabe/Ausgabe-Operationen durch die vielzähligen Eingabe/Ausgabe-Einrichtungen (24, 25, 26, 27, 28) gesteuert werden, während sie den ersten Datenbus (29) belegt;
einen dritten Steuerschritt zum Beurteilen, ob die zweite Steuereinrichtung (23) den zweiten Datenbus (30) freigibt, der nicht von der zweiten Steuereinrichtung (23) selbst be legt ist, auf der Basis der Nachfrage und der Betriebszu stände der zweiten Steuereinrichtung (23) selbst, und da nach zum Benachrichtigen der ersten Steuereinrichtung (22) über das Beurteilungsergebnis; und
einen vierten Steuerschritt zum Steuern der Daten-Ein gabe/Ausgabe-Operationen der vielzähligen Eingabe/Ausgabe- Einrichtungen (24, 25, 26, 27, 28) unter Steuerung der er sten Steuereinrichtung (22) auf der Basis der Benachrichti gung, die von der zweiten Steuereinrichtung (23) ausgegeben wird, während sie den zweiten Datenbus (30) belegt, der nicht von der zweiten Steuereinrichtung (23) belegt ist.