TW406230B - Information processing method and information processing apparatus capable of increasing throughput by effectively using data bus - Google Patents

Description

406230 五、發明說明（1) 發明背景 發明之領域 本發明係關於資訊處理方法與資訊處理設備’特別是 關於資訊處理方法/設備可增大裝有cpu、記憶體、複數個 輸入/輸出（I/O)裝置、直接記憶體存取控制器（DMAC)與至 少兩匯流排的該資訊處理設備的總處理能力，此係藉由有 效利用這些匯流排加以達成。 相關技術之描述 習用上，已知在技術領域中的資訊處理設備。例如， 圖27中即顯示1993年特開平5-274250號公報中所公告的一 習用資訊處理設備。 此習用資訊處理設備主要由單一晶片微電腦1、直接 記憶體存取控制器（DMAC) 2、輪入/輸出（I/O)裝置3與外 部記憶體4所構成。這些構造元件係透過外部匯流排5而相 互連接。此單一晶片微電腦1的構造為：將中央處理器 (C P U) 6、内部記憶體7 '匯流排仲裁器8與内部（資料）匯 流排9形成在單一半導體晶片上。透過内部匯流排9將〇1>1] 6、内部記憶體7與匯流排仲裁器§相互連接。c p u 6包含匯 流排控制器1 0，用於控制内部匯流排9與(：{>11 6之間的 :切斷。來自匯流排仲裁器8的請求信號進入 i二其並：應認可信號到此匯流 器 ：？ ，出丄匯流排仲裁器8請求釋放内部匯流排 號 出：允許匯流排仲裁器8釋放内部匯流排9。 仏说才曰 將匯流排仲裁器8與内部匯流排9及外部匯流排5連

第6頁 五、發明說明（2) 接。從DMAC 2將用於請求釋放外部匯流排5與内部匯流排9 二者的外部請求輸入到該匯流排仲裁器8中。又，此匯流 排仲裁器8將用於允許釋放外部匯流排5與内部匯流排9二 者的外可信號供應到D M a C 2。匯流排仲裁器8可依模 式選擇位元1 1的狀態，對於DMAC 2，切斷内部匯流排9盥 外部匯流排5間之連接，只釋放外部匯流排5。又，在將外 部匯流排5連接到内部匯流排9的情況下，匯流排仲裁器8 可以釋放内邓匯流排9與外部匯流排5任一個。依照從c p ^ 6與DM AC 2所供應的程式，模式選擇位元丨丨的狀態是可重 寫的。匯流排仲裁器8將重試信號供應到cpu 6的匯流排控 制器1 0。在DMAC 2站帛外部匯流排5的同時，此重試信號工 被用來重試CPU 6的匯流排週期，且傳送到1/〇裝置3或外 部記憶體4的資料被設定為寫入狀熊。 在此構造下，在習用資訊處理設備中，即使當在執行 程式時，匯流排仲裁器仍促使⑽“ 2的操作狀態被模式^ 擇位兀11的重試$傳送，且也將外部請求信號從dmac 2供 應到匯流排仲裁器8。因此，cpu 6與⑽“ 2二者可以並^ 使用其資料匯流排，如此增大了 cpu 6的操作速率，且因 此增大工ί面的能總^處理能力。這些操作狀態包含第1到第3 狀態。ί ^ f ί I ’^卜部匯流排5與内部匯流排9無—被 釋放。在弟2狀態在外部匯流排5與内部匿流拼9連^ 的同時，這些資料匯^排均被釋放。在第3狀態+，只 外部® Ϊ釋Ϊ二f流排仲裁器8將第1狀態轉移到第2 狀態或第狀〜、。·抓仲裁器8將第2狀態或第3狀態轉移 4〇nn 五、發明說明（3) 到第1狀態。或者，匯流排仲裁器8將第2狀態轉移到第3狀 態。 在上述習用資訊處理設備中，在匯流排仲裁器8切斷 外部匯流排5與内部匯流排9間之連接的第3狀態下，在單 一晶片微電腦1内部與外部，CPU 6與DMAC 2可以分別使用 内部匯流排9與外部匯流排5。 然而，在匯流排仲裁器8將内部匯流排9與外部匯流排 5連接的第1狀態及第2狀態下，CPU 6或者DMAC 2同時佔用. 外部匯流排5與内部匯流排9二者。因此，無法實現下述之 同步處理操作。舉例來說，在CPU 6讀出儲存在外部記憶 體4之資料的同時，DM AC 2將儲存在内部記憶體7的資料傳 送到I / 0裝置3。 在此情況下，CPU 6或DMAC 2必需中斷上述處理操 作。 因此，習用資訊處理設備有其缺點。亦即，對於此 CPU 6之操作速率的增大，即整個習用資訊處理設備之總 處理能力的增進有限。即使當將圖2 7所顯示的所有構造元 件形成在上述公報中所揭露的單一晶片構造上時，仍無法 解決此缺點。 發明概要 本發明即欲解決上述缺點，且因此本發明的一目的為 提供一種資訊處理設備與資訊處理方法，其可以增大CPU 的操作速率，且其尚可增大整個資訊處理系統的總處理能

406230 五、發明說明（4) 力。 為達到上述目的，依照本發明之第1實施態樣，資訊 處理設備的特色為包含： 至少第1與第2資料匯流排，其相互獨立地設置； 複數個輸入/輸出裝置，其連接到至少其中一該第1與 第2匯流排，以輸入/輸出資料， 第1控制裝置，用於控制該輸入/輸出裝置的資料輸入 /輸出操作，同時佔用至少該第1資料匯流排；與 第2控制裝置，用於請求控制該輸入/輸出裝置之資料 輸入/輸出操作同時佔用至少該第1資料匯流排的該第1控 制裝置釋放該佔用的第1資料匯流排，與用於回應於藉由 該第1控制裝置對該第1資料匯流排的釋放而控制該輸入/ 輸出裝置的資料輸入/輸出操作，同時佔用該第2資料匯流 排或該第1與第2資料匯流排二者。 又，為達到上述目的，依照本發聃的第2實施態樣， 資訊處理設備的特色為包含： 至少第1與第2資料匯流排，其相互獨立地設置； 複數個輸入/輸出裝置，其連接到至少其中一該第1與 第2匯流排，用於輸入/輸出資料； 第1控制裝置，用於控制該輸入/輸出裝置的資料輸入 /輸出操作，同時佔用至少該第1資料匯流排；與 第2控制裝置，用於請求該第1控制裝置釋放該佔用的 第1資料匯流排，與用於回應於藉由該第1控制裝置對該第 1資料匯流排的釋放而控制該輸入/輸出裝置的資料輸入/

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五、發明說明（5) 輸出操作，同時佔用至少該第2資料匯流排；其中： 該第1控制裝置基於從該第2控制裝置所做的該第1資 料匯流排的釋放請求與第1控制裝置本身的操作狀X態而釋 放所請求被釋放的該第1資料匯流排。 在依照本發明的第1或第2實施態樣的資訊處理設備 中’將該第1與第2資料匯流排、該複數個輸入/輸出裝置 與該第1與第2控制裝置以單一晶片微電腦的形式形成在單 一晶片上。 再者，將優先順序預設到該複數個輸入/輸出裝置的 資料輪入/輸出操作；與 回應於預設的該優先順序，該第2控制裝釁請求該第1 控制装置釋放該第1控制裝置所佔用的至少該第1資料^ = 排’與回應於藉由該第丨控制裝置控制對該第1資巧^: 的釋放而控制該複數個輸入/輸出裝置的資料輸入1 、 作，同時佔用該第2資料匯流排。 营的資料輸 又’當該第1控制裝置控制該輸入/輸出裝= 該第 輸出操作同時佔用至少該第1資料匯流排’界 裝$置控制該輸入/輸出裝置的資料輸入//yv有關輸 用至少該第2資料匯流排時，該第1控制裝^ 應到 輪出裝置中欲執行之資料輸入/輸出控制的資* ’、’ :制裝置；與 J控制裝 置釋g 控制裝置基於供應的該資訊而請未ίΐ控制裝置 對ϊΐι/該第1資料匯流排’與基於藉由該^^置的資料 第貝料匯流排的釋放而控制該輸入/輸出々

406230 五、發明說明（6) 輸入/輸出操作，同時佔用至少該第2資料匯流排。 又，回應於從資料需被輸入/輸出的輸入/輸出裝置所 做的其中一請求、電腦程式與外部來源，該第2控制裝置 請求該第1控制裝置釋放至少該第1資料匯流排；與基於藉 由該第1控制裝置對該第1資料匯流排的釋放而控制該輸入 /輸出裝置的資料輸入/輸出操作，同時佔用至少該第2資 料匯流排。 又，其中一該第1控制裝置與該第2控制裝置請求另一 該第1控制裝置與該第2控制裝置釋放至少其中一該第1與 第2資料匯流排的一部分；與基於藉由另一該第1控制裝置 與該第2控制裝置對至少其中一該第1與第2資料匯流排的 該部分的釋放而控制該輸入/輸出裝置的資料輸入/輸出操 作，同時佔用至少其中一該第1與第2資料匯流排的該部 分。 依照本發明的第1或第2實施態樣，資訊處理設備尚包 含：匯流排連接裝置，其連接到至少該第1與第2資料匯流 排，藉以在藉由其中一該第1與第2控制裝置對該匯流排連 接裝置的控制下透過該匯流排連接裝置將該複數個輸入/ 輸出裝置連接到任一該第1與第2資料匯流排，以輸入/輸 出資料。 又，該第1控制裝置與該第2控制裝置係由CPU (中央 處理器）與DMAC (直接記憶體存取控制器）所構成。此外， DMAC包含： 通道控制器，其連接到該CPU ;

_406230_ 五、發明說明（7) 資料控制器，其連接到該第1與第2資料匯流排； 位址控制器，其連接到該第1與第2資料匯流排；與 DMA控制暫存器，其連接到該通道控制器。 又，該複數個輸入/輸出裝置包含至少一計時器、一 A/D轉換器與一串列界面。 依照本發明之第1或第2實施態樣，資訊處理設備尚包 含：内部記憶體，其連接到該第1與第2資料匯流排，用於 在該第1與第2控制裝置的控制下儲存資料。 為達到上述目的，依照本發明的第3實施態樣，資訊 處理設備的特色為包含： 至少第1與第2内部資料匯流排，其相互獨立地設置； 至少一外部資料匯流排； 複數個内部輸入/輸出裝置，其連接到至少其中一該 第1與第2内部匯流排，用於輸入/輸出資料； 複數個外部輸入/輸出裝置，其連接到該至少一外部 資料匯流排，用於輸入/輸出資料； 第1控制裝置，用於控制該内部輸入/輸出裝置的資料 輸入/輸出操作，同時佔用至少該第1資料匯流排；與 第2控制裝置，用於請求控制該内部輸入/輸出裝置之 資料輸入/輸出操作同時佔用至少該第1内部資料匯流排的 該第1控制裝置釋放該佔用的第1資料匯流排，與用於回應 於藉由該第1控制裝置對應於藉由該第1控制裝置對該第1 内部資料匯流排的釋放與基於該外部資料匯流排的佔用狀 態而控制該内部輸入/輸出裝置的資料輸入/輸出操作，同

第12頁 流排或該第1與第2資料匯流排 五、發明說明（8) 】佔用該第2内部資料匯 處理f j到上述目的，依照本發明的第4實施態樣，資訊 備的特色為包含： 至〉'第1與第2内部資料匯流排，其相獨立地設置’ 至少-外部資料匯流排； 複數個内部輸入/輸出裝置，其連接到至少其中一該 與第2内部匯流排，用於輸入/輸出資料； 複數個外部輸入/輸出裝置，其連接到該至少一外部 資料匯流排，用於輸入/輸出資料； 第1控制裝置，用於控制該内部輸入/輸出裝置的資料 輸入/輸出操作’同時佔用至少該第1内部資料匯流排；與 第2控制裝置，用於請求該第1控制裝置釋放該佔用的 第1内部資料匯流排，與用於回應於藉由該第1控制裝置對 該第1内部資料匯流排的釋放與基於該外部資料匯流排的 佔用狀態而控制該輸入/輸出裝置的資料輸入/輸出操作’ 同時佔用該第2内部資料匯流排；其中： 該第1控制裝置基於從該第2控制裝置所做的釋放請求 與第1控制裝置本身的操作狀態而釋放所請求被釋放的該 第1内部資料匯流排。 依照本發明的第3或第4實施態樣，在資訊處理設備 中’將該第1與第2内部資料匯流排、該複數個内部輸入/ 輸出裝置、該第1與第2控制裝置與至少一外部匯流排控制 器以單一晶片微電腦的形式形成在單一晶片上。 第13頁 406230 五、發明說明⑼ /鹼出裝置 又，將優先順序預設到該複數個内部輸入/ 的資料輸入/輸出操作；與 #密蜻求該第1 回應於預設的該優先順序’該第2控制内部資料 控制裝置釋放該第1控制裝置所佔用的至少該第镇丨内部資 匯流排，與回應於藉由該第1控制裝置控制對該跋置的資 料匯流排的釋放而控制該複數個内部輸入/輸出裝_。 料輸入/輸出操作，同時佔用該第2内部資料藤流裝置的資 又，當該第1控制裝置控制該内部輸入/輸出排，與 料輸入/輸出操作同時佔用至少該第1内部資料=^料輸又 促使該第2控制裝置控制該内部輸入/輸出裝置.，該第i /輸出操作同時佔用至少該第2内部資料匯流排資料輸入/ 控制裝置將有關内部輸入/輸出裝置中欲執行之 輸出控制的資訊供應到該第2控制裝置；與 ^镇丨控制裝 該第2控制裝置基於供應的該資訊而請求=蜂第丨控制 置釋放至少該第1内部資料匯流排，與基於，^輸入/輸 裝置對該第1内部資料藤流排的釋放而控制該;^ 2資料匯 ^置的資料輸入/輸出操作’同時佔用至少該第2 流排®廍於從資料需被輸入/輸出的内部與外部輸 二其中-請求、電腦程式與外部來源， 人2 2 f丨联署&求該第1控制裝置釋放至少該第1内部資 該第2控^裝置/ 該第α制裝置對該第以部資料匯 料匯流ΐ姑Ϊ二：3内部輸入/輸出裝置的資料輸入，輸出 流排的釋放而控：=第2資料匯流排。 操作，同時佔用至

第14頁 五、發明說明（10^ ---" 又，其中一該第1控制装置與該第2控制裝置請求另一 該第1控制裝置與該第2控制裝置釋放至少其中一該第1與 第2内部資料匯流排的一部分；與基於藉由另一該第1控制 裝置與該第2控制裝置對至少其中一該第丨與第2内部資料 匯流排的該部分的釋放而控制該内部輸入/輸出裝置的資 料輸入/輸出操作，同時佔用至少其中—該 與第2内部 資料匯流排的該部分。 人.依匯照明的第3或第4實施態樣，資訊處理設備尚包 3 .匯砬排連接裝置，其連接到至少該第丨與第2 a % # 料匯流排，藉以在藉由其中一該第i與第G U2内部資 流排連接裝置的控制下透過該匯流排連 ^ j j匯 内部輸入/輸出裝置連接到任一該第i與；f置將該複數個 以輸入/輸出資料。 兴笫2資科匯流排， 又，該第1控制裝置與該第2控制裝置俜 處理器）與DMAC (直接記憶體存取控制器）二lcpu (中央 再者，該DMAC包含： 战。 通道控制器’其連接到該CpU ; 與 資料控制器，其連接到該第】與第2内部 位址控制器，其連接到該第丨與第2内部資料匯=2 DMA控制暫存器，其連接到該通道控制器。 器 此外’該複數個内部輸入/輸出裝置包含至小一 一 A/D轉換器與一串列界面。 ^時 依照本發明的第3或第4實施態樣，資訊處理設備尚包

----406230----- 五、發明說明（11) 含：内部記憶體’其連接到該第1與第2内部資料匯流排， 用於在該第1與第2控制裝置的控制下儲存資料。 另外，依照本發明的第5實施態樣，資訊處理方法的 特色為包含： 第1控制步驟，用於在第1控制裝置的控制下控制複數 個輸入/輸出裝置所執行的資料輸入/輸出操作，其中第1 控制裝置連接到至少其中一第1與第2資料匯流排同時佔用 至少該第1資料匯流排； 第2控制步驟，用於在第2控制裝置的控制下請求該第 1控制裝置釋放該第2資料匯流排，其在控制該複數個^入 /輸出裝置的資料輸入/輸出操作同時佔用該第1資料匯流 排的該第1控制步驟中未被佔用； 第3控制步驟，用於判斷關於該第2控制裝置是否基於 該請求與第2控制裝置本身的操作狀態而釋放未被第2控制 裝置本身所佔用的該第2資料匯流排，與之後用於將判斷 結果通知到該第1控制裝置；與 第4控制步驟，用於在該第1控制裝置的控制下基於從 該第2控制裝置所做的該通知而控制該複數個輸入/輸出裝 置的資料輪入/輸出操作同時佔用未被第2控制裝置所佔用 的該第2資料匯流排。 圖式之_簡_^說嗯 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中：

第16頁 五 、發微2湖 圖1為顯示依照本發明之第1實施例的資訊處理設備之 内部構造的概要方塊圖； 圖2為顯示圖1所示之第1資訊處理設備中所使用之 DMAC (直接記憶體存取控制器）的内部構造的概要方塊 圖； 圖3為顯示第1資訊處理設備中所使用之通道控制器之 内部構造的概要方塊圖； 圖4顯示第1資訊處理設備中進入優先編碼器之匯流排 請求信號的個別位元BREQ。至BREQ3與構成DMA控制暫存器之 4個通道的數量之間的關係； 圖5為顯示第1資訊處理設備中所使用的資料控制器之 内部構造的概要方塊圖； 圖6為顯示DMA控制暫存器之内部構造的概要方塊圖； 圖7為顯示第1資訊處理設備中之第1通道的電路構造 的概要方塊圖； 圖8概要地說明第1資訊處理設備之記憶體映像的構 造； 圖9為顯示將認可信號ACK供應到DMAC之第1資訊處理 設備之操作的流程圖； 圖1 0顯示用於說明在DMA傳送操作期間第1通道中所執 行之操作的時序圖； 圖11為顯示第1資訊處理設備中之單一步驟傳送模式 中之DMA傳送操作期間其它信號與内部匯流排之提取狀態 間之關係一例的時序圖；

第17頁 --~~~~--4θθ230------- 五、發明說明（13) 圖12為顯示第1資訊處理設備中之單一傳送模式中之 D Μ Α傳送操作期間其它僅號與内部匯流排之提取狀態間之 關係一例的時序圖； 圖13為顯示第1資訊處理設備中匯流排請求信號BREQ 的個別位元BREQg至BREQ3、通道有效信號7(^^的個別位元 TCA〇至TCA3與通道清除信號CHC間之關係一例的時序圖； 圖14為顯示第1資訊處理設備中匯流排請求信號BREQ 之位元BREQ。與BREQ3被設定為致能狀態的情況下，在單一 傳送模式中之DMA傳送操作期間内部匯流排之其它信號與 提取狀態間之關係一例的時序圖； 圖15為顯示第1資訊處理設備中匯流排請求信號breQ 之位元BREQfl與BREQ3被設定為致能狀態的情況下，在單一 步驟傳送模式中之DMA傳送操作期間内部匯流排之其它信 號與提取狀態間之關係一例的時序圖； 圖16為顯示第1資訊處理設備中匯流排請求信號breq 之位元BREQq與31^〇3被設定為致能狀態的情況下:在資訊 塊傳送模式中之DMA傳送操作期間内部匯流排之其它信號 與提取狀態間之關係一例的時序圖； 圖1 7為顯示依照本發明第2實施例之資訊處理設備之 内部構造的概要方塊圖； 〇又 圖18顯示第2資訊處理設備中5狀態的轉變、内部請求 信號INREQ!的個別位元值INREQq及INREQ!與外部請求*信$號 的值之間的關係， 圖19為顯示圖16所示之第2資訊處理設備中所使用的

第18頁 40S^3(j 五、發明說明（14) DMAC (直接記憶體存取控制器）之内部構造的概要方塊 圖； 圖2 0為顯示第2資訊處理設備中所使用之通道控制器 之内部構造的概要方塊圖； 圖2 1為顯示第2資訊處理設備所使用之外部匯流排控 制器之内部構造的概要方塊圖； 圖2 2概要地顯示第2資訊處理設備中所使用之記憶體 映像之構造； 圖2 3為顯示第2資訊處理設備中個別匯流排狀態之個 別信號與轉變間之關係一例的時序圖； 圖2 4為顯示第2資訊處理設備中個別匯流排狀態之個 別信號與轉變間之關係一例的時序圖； 圖2 5為顯示第2資訊處理設備中個別匯流排狀態之個 別信號與轉變間之關係一例的時序圖； 圖2 6為顯示依照本發明第3實施例之資訊處理設備之 構造的概要方塊圖；與 圖27為顯示習用資訊處理設備之構造的概要方塊圖。 符號說明 卜單一晶片微電腦 2-DMAC 3〜I /0裝置 4 ~外部記憶體 5〜外部匯流排

第19頁

-4XI&23C 五、發明說明（15)

6 〜CPU 7〜内部記憶體 8〜匯流排仲裁器 9〜内部匯流排 1 0〜匯流排控制器

1 1〜模式選擇位元 2卜資訊處理設備 22〜CPU 23-DMAC 2 4〜内部記憶體 2 5〜計時器 2 6〜A / D轉換器 2 7 / 2 8〜串列界面 2 9 / 3 0〜内部匯流排 3 1〜匯流排控制器 3 2〜通道控制器 3 3〜資料控制器 3 4〜位址控制器 35〜DMA控制暫存器 3 6 ~ 0 R 閘 3 7〜優先編碼器 38〜DMA週期定序器 3 9〜資料匯流排控制器 4 0〜匯流排週期控制器

第20頁

40623C 五、發明說明（16) 4 1 ~資料閂鎖 4 2 ~資料匯流排 43至46〜第0至第3通道 4 7/48〜選擇器 4 9 ~加算/減算裝置 5 0 ~來源位址暫存器 5卜目標位址暫存器 5 2 ~位元組計數暫存器 5 3〜通道控制暫存器 54〜選擇器 6 1〜第2資訊處理設備

62 〜CPU

63 〜MAC 6 4〜外部匯流排控制器 6 5〜外部匯流排 6 6 / 6 7〜第1 /第2外部記憶體 6 8 / 6 9〜第1/第2平行界面 7 0 ~印表機 7 1〜串列界面 7 2〜列印模組 7 3〜匯流排控制器 7 4〜通道控制器 7 5 ~資料控制器 7 6〜位址控制器

第21頁

40623C 五、發明說明（17) 77〜DMA週期定序器 7 8〜匯流排週期控制器 79至82〜選擇器 9 1〜資訊處理設備 92〜DMAC 9 3〜内部匯流排 9 4至9 8〜匯流排橋接器 ABS〜位址匯流排 ACK〜認可信號 ACRS~位址計數器讀出選通脈衝 ADC~位址控制信號 BCC〜匯流排週期控制信號 BREQ〜匯流排請求信號 BST〜匯流排橋接器控制信號 CHC〜通道清除信號 COUT〜計算結果 DACK〜資料認可信號 DAC〜資料存取控制信號 DBS〜資料匯流排 DLE〜資料閃鎖致能信號 DMAD〜DMA位址信號 DMC〜DMA控制信號 DPL〜置換信號 DST〜資料選擇信號

第22頁 40623Γ __ 五、發明說明（18) D T C〜資料控制信號 EREQ〜外部請求信號 EXACK〜外部認可信號 EXREQ〜外部請求信號 I NACK〜内部認可信號 INREQ〜内部請求信號 IREQ〜4位元内部請求信號 REQ〜請求信號 SCK〜串列時鐘信號 SREQ〜軟體請求信號 TCA〜通道有效信號 較佳實施例之詳細說明 以下將參考圖式詳細說明本發明的多個較佳實施例。 第1資訊處理設備的整艚樣造 圖1為顯示依照本發明之第1實施例的資訊處理設備21 之整體構造的概要方塊圖。 如此圖所示，此第1資訊處理設備21係由CPU (中央處 理器）22、DMAC (直接記憶體存取控制器）23、内部記憶 體24、計時器25、A/D (類比至數位）轉換器26、第1與第2 串列界面27/28與兩内部匯流排29/30所構成。這些構造元 件被形成在一半導體晶片上，即單一晶片微電腦。透過可 以傳送32位元資料的内部匯流排2 9將CPU 22、DMAC 23與

第23頁 ------g 2 3 C__—__ 五、發明說明（19) 内部記憶體2 4相互連接’而透過可以傳送1 6位元資料的内 部匯流排30將CPU 22、DMAC 23、計時器25、A/D轉換器26 與第1/第2串列界面27/28相互連接。 CPU 22以這些内部匯流排29/30來控制電路的連接/切 斷’且其包含匯流排控制器3 1。到/從這些内部匯流排 29/30供應/得到用來提取/釋放内部匯流排29/30的信號。 此匯流排控制器3 1基於D M A C 2 3送來的2位元請求信號 「REQ」與CPU 22的操作狀態來判斷是否允許釋放内部匯 流排2 9 / 3 0其一或二者。此2位元請求信號指出請求釋放内 部匯流排2 9 / 3 0其一或二者。接著’匯流排控制器3丨將指 出此判斷結果的認可信號「ACK」供應到DMAC 23。 現在將說明欲釋放之内部匯流排29/30與請求信號REQ 的值之間的關係。 在此第1實施例中，當請求信號REQ的值變成「〇〇」 時’此請求信號請求内部匯流排2 9與3 0二者均不釋放。同 樣地，當請求信號REQ的值變成「〇1」時，此請求信號請 求只釋放内部匯流排2 9。當請求信號req的值變成「1 〇」 時’此請求信號請求只釋放内部匯流排3 〇。當請求信號 REQ的值變成「11」時，此請求信號請求内部匯流排29與 3 〇二者均釋放。 回應於4位元内部請求信號irEq與4位元外部請求信號 EREQ等等’DMAC 23產生上述請求信號REQ並接著將所產生 的此請求信號REQ供應到匯流排控制器3 1。4位元内部請求 信號IREQ是由内部請求信號IREQ。至IREQ3所構成，用於請

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40623C Μ—----- 五、發明說明（20) 求内部匯流排29與30的釋放，且從四1/〇襄置例如計時器 25供應這些内部請求信號。4位元外部請 j j 1求釋放内部匯流排29與3。，且其係從上:出 應。又’由於從匯流排控制器31將認可作 所、 DMAC 23，故此DMAC 23控制這坻1/0裝晋W &供應到 24與計時器25間之資料的DMA傳一送摔〇:置部記憶體 之個別位址間之資料的DMA傳送作，或内部記憶體Η 需注意的是，匯流排控制器係設置在 =憶體，計時器25中。匯流排控制器控 列如内 29或内部匯流排30與個別1/〇裝置之 2^ 求信號刚的值變成「〇〇」時，CPU 切斷^請 ^制器。當請求信號REQ的值變成「，排 時，DMAC 23控制所有的匯流排控制器，包括$任^ 使用的匯流排控制器3 1 ^ 中所 MAC的内部椹推 DMfC 23主要由通道控制器32、資料控制器33、位 1§ 34與DMA控制暫存器35所構成。 制 如圖3所示，通道控制器32主要由〇RPiJ!36、 器37與DMA週期定序器38所構成。 優先編碼 τρρη從YMA控制暫存器33所供應的4位元内部請求俨號

. ；! ^ ^ ^ <ί ^SREQ UK閘36對廷些輸入信號做0R運算以產生4 第25頁 _4〇62.^r _ 五、發明說明（21) 位兀匯流排請求信號BREQ，其將被供應到優先編碼器3 7。 ^基於從0 R閘3 6供應的匯流排請求信號B R E Q，優先編碼 器37產生4位元通道有效信號TCa並將此4位元通道有效信 號TCA供應到DMA控制暫存器35與DMA週期定序器38。由於 可以在匯流排請求信號BREQ的個別位元BREQfl 至BREQ3與構 成DMA控制暫存器35 (後述）之4個通道的數量之間建立如 圖4所示的該關係，故藉由在下列式子（^至“^中代入匯 流排請求信號BREQ的個別位元BREQo至BREQ3來產生此4位元 通道有效信號TCA的個別位元TCAQ至1^人3 : TCA0 = BREQ。…（1 ) TCA! = (/BREQ0) BREQ, --(2) TCA2=(/BREQD) (/BRED BREQ2 〜（3) TCA3=(/BREQG) (/BRED (/BREQ2) BREQ3 ...(4) 在上述式子（1)至（4)中，沒有加上「/」記號的位元 表示值為「1」，即意指在致能狀態之下，而加上r /」記 號的位元表示值為「〇」，即意指在非致能狀態之下。 可以藉由從DMA週期定序器38所供應的通道清除信號 CHC使通道有效信號TCa無效。需注意的是，專門名詞/優 先順序」意指第〇通道43至第3通道46之間的通道優先順 序。第0通道43有最高的優先順序，第1通道44與第2通道 45有低於最高的優先順序的優先順序，與第3通道46有最 低的優先順序。因此，内部請求信號I R E Q、外部請求作 EREQ與軟體傳送請求信號SREq之間沒有優先順序。換^ ' 之’第1信號有居首位的優先順序。此外，可以對應於各

40623(: 五、發明說明（22) 個這些通道在這些信號之間設定優先順序。 當將通道有效信號TCA輸入到DMA週期定序器38時，該 DMA週期定序器38將3位元位址計數器讀出選通脈衝““供 應到DMA控制暫存器35，以接受16位元DMA位址信號DMAD的 供應與16位元DMA控制信號DMC的供應，其係來自於藉由通 道有效信號TCA使之有效的DMA控制暫存器35的通道。回應 於個別DMA位址信號與DMA控制信號的内容，DMAC 23啟動 DMA週期以執行各種控制。使用3位元位址計數器讀出選通 脈衝ACRS將讀出/寫入時序信號施加到來源位址暫存器、 目，位址暫存器與位元組計數暫存器，其構成DMA控制暫 存器35 (後述）的個別通道。DMA位址信號DMAD係由來源位 址SAD、目標位址dAD、位元組計數值BC等等所構成。來源 位址SAD指出I /〇裝置（在下文中稱為r來源」）例如内部記 巧體2 4與計時器2 5的記憶體映像上的有關位址，其對應於 資料傳送來源。目標位址DAD指出I/O裝置（在下文中稱為 「目標」）例如内部記憶體2 4與計時器2 5的記憶體映像上 的有關位址’其對應於資料傳送目標。DMA控制' 從位元組計數值BC所減出的值「沒」與置換值「°α;」等^ 所構成。此置換值「〇：」指出每當進行DMA傳送操^ 一次 時來源位址SAD與目標位址DAD的多少位元組應被更 士 傳送8位元資料時，此置換值「α」變成1，而當傳送丨^ 元資料時’此置換值「α」變成2。當傳送32位元斜 時’此置換值「α」變成4。 ’、 DMA週期定序器38將DMA位址信號⑽…所指出的來源位

第27頁 40623( 五'發明說明（23) 址SAD與目標位址DAD均解碼以判斷將進行何])MA傳送操 作。之後，此DMA週期定序器38回應於此判斷而藉由DMA控 制信號DMC所指出的DM A週期（亦即，2週期傳送或飛越傳送 的其一）將此種請求信號REQ輸出到CPU 22的匯流排控制器 31 °接著，當從匯流排控制器31供應認可信號ACK時，DMA 週期定序器38產生資料控制信號DTC與位址控制信·ΑΙ)(；：。 資料控制信號DTC指示將資料輸入/輸出到内部匯流排2 9與 3 0 °位址控制信號指示將位址輸出到内部匯流排2 9與3 〇。 DMA週期定序器38將所產生的資料控制信號DTC與所產生的 位址控制信號A D C分別供應到資料控制器3 3與位址控制器 排、s ί 2 f中，專門名詞「2週期傳送」表示使2 11流 ή*次μ ^ a的資料傳送模式，亦即在1週期期間將欲傳送 直二:叫t源讀出，而在1週期期間將讀出資料目標中。 越值谈I種Ϊ越傳送」表示一般資料傳送模式，使用此飛 且/ 1兩4送内部記憶體2 4與外部1 / 0裝置之間的資料， 在匯流排週期之中完成DMA傳送。 數估^张^週期定序器^將置換丨厂^與從位元組計 暫存器3^出的值「A」作為置換信號飢供應到DMA控制 資料 39 ' 的内部構造 器 ’資料控制器33主要由資料匯流排控制 貝枓問鎖41與匯流排週期控制器4〇所構成。

第28頁 4〇623f 五、發明說明（24) 匯产=^ ^ ί控制信號DK，’料匯流排控制器39產生 信號似與資料問鎖致能信細且接著將 資料問鎖Μ月控制化號BCC供應到匯流排週期控制器40與 排過期揀別二^應於從資料匯流排控制器3 9所供應的匯流 排Μ斑内卹ΐ號豇0 ’匯流排週期控制器40對於内部匯流 透$ Ϊ # i、ΐ f排3〇的任一個或全部啟動匯流排週期，以 透f Ϊ ί流排42將從内部匯流排29與内部匯流排3〇的任 = !料供應到資料閃鎖41。再者，此匯流排週 ΐ 使藉由f料閃鎖41所㈣的資料經由資料®流 M 盘中且其接著將此進入的資料輸出到内部匯流 排29與内部匯流排3〇的任一個。資料問鎖41回應於來自資 料匯，，控制器3 9的資料閂鎖致能信號DLE將資料閂鎖， 其中★料為從匯流排週期控制器4 〇透過資料匯流排4 2所供 應。 " ，址控制器34回應於從通道控制器32所供應之位址控 制信號A D C將位址輸出到内部匯流排2 9與3 0。 MA捏_制暫存器的内部楫造 如圖6所示，上述DMA控制暫存器主要由4組通道，即 第0通道43至第3通道46 ;兩個選擇器47及48 ;與加算/減 算裝置4 9所構成^在c p U 2 2的控制之下可以透過内部醒流 排30經由第3通道46從/至第0通道43讀出/寫入各種資料例 如來源位址SAD。從第0通道43至第3通道46輸出的DMA位址 信號DMA Dfl至DM AD3進入選擇器47。在這些DM A位址信號之

第29頁 五、發明說明（25) f哭5 f 道有效信號TCA所選出的該位址信號從該選 : ΐ作為刪位址信號DMAD，且接著將該DMA位址信 fDMAD供應到通道控制器μ與加算/減算裝置U。加算/減 i3 加算/減算從選擇器47所供應的dma位址信號dmad 與從通道控制器32所供應的置換信號DPL，從而輸出 ΐ 位址計數器讀出選通脈衝ACR的下降緣處將 叶算、、，〇果⑶!^寫入對應的通道之對應的暫存器中。又，從 第〇通道43至第3通道46所輸出的MA控制信號DMC^DMC進 器48中。在這些DMA控制信號之中’將藉由通道有 效信號TCA所選出的該控制信號從該選擇器48輸出作為dma 控巧信號DMC，且接著將該DMA控制信號DMC供應到通道控 制器32。此外，從第〇通道43至第3通道46所輸出的軟體 送請求彳s號SREQG至SREQ3直接構成4位元軟體傳送請求信號

SREQ且接著將此4位元軟體傳送請求信號SREQ ^ J 控制器3 2。 心』m返 第0通道的内部楫j告 如圖7所示，第0通道43主要由來源位址暫存器5〇、 標位址暫存器5 1、位元組計數暫存器5 2、通道控制塹在 53與選擇器54所構成。 在CPU 22的控制下，可以透過内部匯流排3〇從/至 源位址暫存器50、目標位址暫存器51與位元組計數米 52的任一個讀出/寫入來源位址SAD、目標位址DAD與位-組計數值BC。在藉由通道有效信號TCa使第〇通道43有效^的 406230 五、發明說明（26) ' 情況下，選擇器54選出從暫存器50至52之中的暫存器（假 設在此情況下為來源位址暫存器5 〇 )所供應的該信號（即， 在此情況下為來源位址SAD)，且接著將該選出的信號輸出 作為DMA位址信號DMAD。。在位址計數器讀出選通脈衝ACRS 的致能狀態之下此暫存器對應於3位元。因此，此DMA位址 信號DMADo再次被選擇器47所選出，以將之輸出作為DMA位 址信號DMAD。之後，在加算/減算裝置49中，至/從通道控 制器32所供應的置換信號DPL加算/減算此DMA位址信號 DMAJ)二因此，在位址計數器讀出選通脈衝ACRS的下降緣處 =汁算結果C0UT寫入第〇通道43的來源位址暫存器5〇。於 -是，來源位址SAD與其它的值以此方式被更新。 同樣地，在CPU 22的控制下，可以透過内部匯流排3〇 ，出/寫入通道控制暫存器53所暫存的内容，即置換值 則^丄二從位兀組計數值BC所減出的值「冷」、DMA傳送 ϋίίΐ軟，傳送需求。所有這些所暫存的内容除了軟 r垆=夕均從通道控制暫存器53輸出作為控制 供應到選擇器48。在此情況下，在DMA傳 诸。 、= ，ΜΑ傳送型意指上述2週期傳送與飛越傳 驟傳送模式傳送模式，則有單一傳送模式、單一步 成一-欠DMA*僂、塊傳送模式。在單一傳送模式中，每完 DMA週期^序器3操=時，DMAC 23釋放所提取的匯流排，且 模式中，葚办士輪出通道清除信號CHC。在單一步驟傳送 二傳ϋ ^ ΐ 一次DMA傳送操作時，DMAC： 23以與上述單 、 5的方式釋放所提取的匯流排。再者，進行

406230 五、發明說明（27) 此通道的DMA傳送操作直到有效的通道的位元組計數值變 成〇為止。當位元組計數值變成〇時，DM A週期定序器38輸 出通道清除信號CHC。 在資訊塊傳送模式中，一旦DMAC 23接受DMA傳送請 求，DMAC 23便執行此通道的DMA傳送操作直到有效的通道 的位元組計數值變成〇為止，在此期間即使當產生對於具 有比現用通道之優先高的通道的DMA傳送需求時，仍不必 ，變現用通道’且不必切斷CPlJ的位元組週期。當位元組 計數值變成時，DMA週期定序器38輸出通道清除信號、 C H C ° 軟體傳送需求為由4位元軟體傳送請求信號SREq與從 ί m即第1通道44至第3通道46所供應的軟體傳送請求 2i 所構成，並作為軟體傳送請求信號 制1^3 2。接者，將此軟體傳送請求信號SREQq供應到通道控 的匕圖6與圖7所顯示的三選擇器47、48與54 ” -個輸出具有Μ的該種信號，，中所有的 二」"以上1擇信㉟即通道有效信號TCA與位址二ί 形下的誤差操作。 均在非致能狀態之下的情 又需注意的是，由於其餘第 實質上與第0通道43的上述構造相鬥通道至46的構造 适相冋’故省略其說明。 第1資訊處理設備的操作

第32頁 406230 五、發明說明（28) 接著，以下將說明具有上述構造的第1資訊處理設備 的各種操作β第1，現假設此第丨資訊處理設備的記憶體映 像的構造如圖8所示。在圖8中，將位址「PJ至「q—i」分 配到計時器；將位址「q」至「r 一 1 •.必1、1 / τχ ϋ --—i i」分配到構成A / D轉換 器2 6的取樣記憶體；與將位址「r」至「s — }」分配到構成 第1串列界面27的第1串列控制暫存器。又，將位址「s」 至「t- 1」分配到構成第2串列界面28的第2串列控制暫存 器；與將位址「u」至「FFFFFF」分配到内部記憶體24。

接著’在此實施例中做了以下的假設。即，藉由A/D ，換器2 6以預選的頻率取樣類比信號，以將之轉換成數位 信號。以2週期DMA傳送模式與單一步驟繼傳送模式，將 =得^^位元$資料傳送到由位址「χ」之後的位址所指定 „ 0,5 2 的-存储區。在此情況下，也假設A/D轉換 資料傳送操作有第2高的優先，且分配到 構成DMA控制暫存|§ 35的第i通道44。再者，在 又假設在CPU 22開始控制A丛 丹f隹此It况下， 22提取内部匯流排轉換器26情況下’藉由CM ^ ^RnF〇 - ± ^ 、内匯流排3 〇，且這些匯流排請求 號m任何-個進入致能狀態》

百先，當CPU Μ轉換器26使用此命在人執二程式”，提取命令碼且藉由 樣記憶體所構成之作十類比彳§號做A/D轉換時，將取 過内部匯流排30傳的A/D轉換器26的位址「q」透 源位址。又，同：23的謝控制暫存器35作為來 記憶體24的位。X德過内部匯流排30將作A S標的内部 入」傳送到DMAC 23的DMA控制暫存器35

406230 發明說明（29) =為目標位址D A D。又’同樣地透過内部匯流排3 〇將欲作 為位凡組計數值BC而傳送之資料的位元組數量「γ」傳送 fDMAC 23的DMA控制暫存器35。又，2週期傳送模式與單 步驟傳送模式（作為DMA傳送操作的型式與模式）依類似 方式經由内部匯流排3 〇傳送到DMAC 2 3的DAM控制暫存器 2。再者，同樣地將置換值「α」與從位元組計數值Bc所 減出的值「万」透過内部匯流排30傳送到DMAC 23的DMA控 ，暫存器35 ^另外，透過内部匯流排3〇產生取樣操作開始 命令到A/D轉換器26。 一因此，在第1通道44中，將位址「q」、位址「X」與 =兀巧數量「Y-」分別寫入來源位址暫存器5 〇、目標位址 暫存器51與位元組計數暫存器52中，而將置換值「 從位元組計數值BC所減出的值「石」、DMA傳送型（在^情 況下為2週期傳送型）與DMA傳送模式（在此情況下為單一 驟傳送模式）寫入通道控制暫存器53中。當A/D轉換器26 CPU 22透過内部匯流排3〇接受取樣操作開始命令時，此 換㈣在預選的取樣頻率下將所輸人的類比信號A/D 轉換成對應的數位信號，以得到γ位元組數位資料。一曰 將此Υ位元組資料儲存到内部取樣記憶體中之 ^ 部請求信號IREQ丨供應到DMAC 23。 丈所門 因此，由於透過圖3所示之〇R閘36將内部請求信 IREi^作為匯流排請求信號BRAQ供應到優先編碼器37，故 在此情況下此優先編碼器37基於上述式子（2)回 排請求信號MEQ *產生可以使第！通道44有效的通道=

406230 五、發明說明（30) t $1 H I先編’器37將所產▲的通道有效信號 供應到m控制暫存器35與艱週期定序器38。 馇dmaW使*Λ·1通道44有效的通道有效信號TCA輪入之 ί二η器38立即將30位元位址計數器讀出選通 ^ ν &楚ΜΑ控制暫存器35。因此，DMA控制暫存器 址f相同的方式將所選出的信號DMADl作為 Π Λ 輸到咖週期定序器38，選擇器54連續地選 出：Π巧址暫存器50所供應的來源位址SAD、從目標位 =所供應的目標位址_與從位 ：： 位址信號+DMAD!與從第！通道44所供應的MA控制^: DMA控’ 這些選出的信號作為DMA位址信號DMAD與 DMA控制信唬DMC供應到DMA週期定序器38。 ，此，由於DMA週期定序器38將D°MA位址 出的來源位址SAD與目標位址DAD解碼，w_UAD户y曰 器38可以判冑資料係以DMA傳送模式從A/D轉換^期 内部§己憶體24。於是，DMA週期定序器38以_控 號 DMC所指出的匯流排週期將對應的請求信細q輸 22的匯流排控制器3 1。在此情況下，DMA週 乃期傳送模式將具有值「"」的該請求信號J =

22的匯流排控制器31。使用具有值「u」的該請輸出到CPU REQ來請求内部匯流排29與30的釋放。 €藏 1匯流排控制器供鹿到DMAC的级可_號 一 406230 ___ 五、發明說明（31) 參考圖9所示的流程圖，以下將說明認可信號ack從匯 流排控制器3 1到DM AC 2 3的供應操作。 當從DMAC 23供應2位元請求信號REQ時，匯流排控制 器31於步驟SP1判斷關於請求信號REQ所供應的該值是否等 於「0 1」。換言之，匯流排控制器3 1判斷關於只有内部匯 流排29的釋放是否被請求。在此情況下，由於請求信號 REQ所供應的該值等於「11」，故於步驟spi的判斷結果變 成「N0」’而接著供應處理操作進行到下一步驟3?2。 相反的’在上述步驟SP1的判斷結果等於「YES」的情 況下，即只有内部匯流排2 9的釋放被請求時，處理操作則 進行到另一步驟SP4。 ' 另一方面，匯流排控制器3 1於步驟S P 2判斷關於請求 信號R E Q的值是否等於「1 〇」。換言之，匯流排控制器3 J 判斷關於只有内部匯流排3 0的釋放是否被請求。在此情況 下’由於請求信號REQ所供應的該值等於「11」，故於步 驟SP2判斷結果變成「㈣」，而接著供應處理操作進行到 下一步驟SP3。 相反的，在上述步驟SP2的判斷結果等於「yES」的情 況下，即只有内部匯流排3 0的釋放被請求時，則處理操作 進行到步驟S P 4。 於上述步驟SP3，匯流排控制器31螂斷關於請求信號 R E Q的值是否等於「1 1」^換言之，匯流排控制器3丨判斷 關於内部匯流排2 9與内部匯流排3 〇二者的釋放是否被請 求。在此情況下，由於請求信號REQ所供應的該值等於

第36頁 406230 五、發明說明（32) 而接著供應 「1 1」’故於步驟SP3判斷結果變成「YES」 處理操作進行到上述SP4。 相反的’在上述步驟SP3的判斷結果等於「N0」的情 況下’即沒有内部匯流排2 9或内部匯流排3 0的釋放被請求 時，處理操作進行到另一步驟SP6。 /於步驟SP4，匯流排控制器31檢査關於CPU 22是否正 執行匯流排週期。即，匯流排控制器3丨檢查關於内部匯流 排29與30是否正在使用中。在此判斷結果變成YES的此種 情況下，上述判斷被重複執行。接著，當c pi] 2 2完成本次 所執行的匯流排週期且匯流排控制器3丨確認其完成時，則 於步驟SP4判斷結果變成「N0」，而之後處理操作 步驟SP5。 另—方面’匯流排控制器31將認可信號ACK供應到 DMAC 23的同時將此認可信號ACK保持在致能狀態之下。 上述操作中，於步驟^4所定義的處理操作與其中一 明騸缺送系統有關’其㈣「⑽週期挪用」。然而，本發 明顯然並不限制在此CPU週期挪用系統。 本發 夕DM 卜，^舉例來說，本發明的資訊處理設備可以使用其 傳送系統，例如：記憶體週期挪用，、 Π己憶體24的空餘時間來傳送資 其中利用 其中藉由保持輸入來停止CPU 22的柽你^，傳送系統 的操作同時傳送資料 的操作，且在停止CPU 22 之後，當匯流排控制器3丨將認可 期定序器38睹，如—卢 ”5號ACK供應到DMA週 序H38時，此DMA週期定序器38可以識別内部匯流排

406230 五、發明說明（33) ===排3〇二者均為可自由存取的，於是其控制匯 ί ί Ϊ 切mCPU 22與個別内部匯流排29與30之間 * 1連接°再者’ DMA週期定序器38控制個別内 部記憶體24與A/D轉換器26的匯流排控制器（未詳細顯 二，以分別將内部記憶體2 4、A/ D轉換器2 6與内部匯流排 μ ^ j間電性連接。又，DMA週期定序器3 8產生資料控 t义=TC與位址控制信EADC，將其分別供應到資料控制 器33與位址控制器34。使用此資料控制信號DTC來指示從 内部匯流排2 9輸入資料，與將資料輸出到内部匯流排3 〇。 又’使用此位址控制信號ADC來指示將目標位址DAI)輸出到 内部匯流排29與又將來源位址SAD輸出到内部匯流排3〇。 在DMA傳送数作期問⑸砷增沾_作 參考圖6、圖7與圖10所示的時序圖，以下將說明在 D Μ A傳送操作期間之第丄通道4 4的操作。在此實施例中做了 以下的假設。即，如圖10 (5)到圖1〇 (7)所示，將位址 」作為來源位址SAD設定為第！通道44的來源位址暫存 ，50。將位址「X」作為目標位址j)AD設定為目標位址暫存 器5 1二將位元組數量「γ」作為位元組計數值BC設定為位 元組计數暫存器5 2。這些位址「q」、位址「χ」與位元組 數量「Υ」係透過内部匯流排3〇而從cpu22供應。 ^ ^ ’如圖1〇 (2)至圖1〇 (4)所示’由於將從dma週期 定序器38所供應的位址計數讀出選通脈衝ACRS的所有位元 ACRSfl至ACRSZ設定為如圖1〇 (8)所示的非致能狀態，故從

第38頁 406230 五、發明說明（34) 選擇器54輸出的DMA位址信號DMAh的所有位元等於 「〇」。另外，由於現在回應於A/D轉換器26的請求而進行 DMA傳送操作，故可使第1通道44有效的通道有效信號TCA 進入圖6所顯示的選擇器47中，且選擇器47也選出將輸出 的DMA位址信號DMADi。 當在此情況下將與時鐘信號CK (見圖10 (1))同步的 位址計數器讀出選通脈衝ACRS從DM A週期定序器38供應 時’選擇器54回應於圖10 (2)至圖10 (4)所示之位址計數 器讀出選通脈衝ACRS的個別位元ACRSe至ACRS2的上升緣而 連續地選出位址「q」、位址「X」與位元組數量「γ」。 接著’該選擇器54連續地輸出所選出的位址與位元組數量 作為DMA位址信號DMAD】（見圖10 (2))。 因此’透過選擇器54與47將DMA位址信號DMADi輸出作 為DMA位址信號DMAD，且之後在加算/減算裝置49至/從置 換信號DPL ’即從通道控制器32供應的置換值「α」與從 =元組計數值BC減出的值「召」，將之連續地加算/減 算▲。至於此計算的結果，在圖10 (2)至圖1〇 (4)所示之位 址計數器讀出選通脈衝““之個別位元ACRSq至ACRS2的上 升緣處，將计算結果即「q+邙」、「Χ+α」與「γ_冷」連 續地寫入來源位址暫存器5 0、目標位址暫存器5丨與位^ 計數暫存器52中，如圖10 (5)至圖1〇 (7)所示。 ，且 接著，回應於圖10 (2)至囷1〇 (4)所示之位址計數 讀出選通脈衝ACRS之個別位元acRSg至八〇[^2的下一上升" 緣’選擇器54連續地選出新位址rq+a」、「χ+α」與新

第39頁 406230 五、發明說明（35) 位元組計數值「Y-泠」以將這些所選出的值輸出作為⑽八 位址信號DMAD,(見圖10 (8))。 如前所述’來源位址SAD、目標位址DAD與位元組計數 值BC被連續地更新’與接著將所更新的位址與值作為DM a 位址信號DMAD供應到DMA週期定序器38。 因此’當將圖10 (8)所示之DMA位址信號DM AD供應到 DMA週期定序器38時，此DM A週期定序器38回應於連續地更 新的來源位址SAD、目標位址DAD與位元組計數值BC，而產 生資料控制信號DTC與位址控制信號ADC。DMA週期定序器 38將這些資料控制信號DTC與位址控制信號ADC供應到資料 控制器3 3與位址控制器3 4。 ‘ 因此’位址控制器3 4回應於從通道控制器3 2所連續地 供應的位址控制信號A D C而透過内部匯流排2 9與3 0將位址 輸出到内部記憶體24與A/D轉換器26。於是，資料控制器 33回應於從通道控制器32所連續地供應的資料控制信冑 DTC啟動對應於内部匯流排29與30的匯流排週期，以藉由 資料閂鎖41將透過内部匯流排30而從A/D轉換器26的有關 位址進入的資料閂鎖。之後，將此閂鎖的資料透過内部匯 流排29傳送到内部記憶體24的有關位址。 如前所述’透過内部匯流排30、DMAC 23與内部匯流 排29將儲存在A/D轉換器26的取樣記憶體中的Y位元組資料 挪用DMA以2週期傳送型與單一步驟傳送模式傳送到位址 「X」後之位址所定義的内部記憶體24的存儲區中。

第40頁 406230 五、發明說明（36) 單一步驟侓谈掇式中的DMA傳送犊作 圖11為顯示單一步驟傳送模式中在DM A傳送操作期間 其它信號與内部匯流排2 9與3 0之提取狀態MS間之關係二 例的時序圖。在圖1 1 (2)中，記號「CPU」與「DMA」指出 在有關的匯流排週期_，CPU 22或MAC 23提取内部匯^ 排29與30需被釋放的任一個’或内部匯流排29與30二者 將此意涵同樣地應用到圖12與圖14至圖16中所示的其它關 係中。從圖11可知，一旦以單一步驟傳送模式供應請求信 號（即’在此情況下為内部請求信號I R E )時（見圖1 1 (1 ))’ DMAC 23便釋放内部匯流排29與30，其到目前為止 在每完成一次DMA傳送操作時均被提取。通道有效信號TCA 的位元TCA,在有效的第1通道44的位元組計數值％變1成〇之 前係位在致能狀態（見圖11 (4))下。當第i通道44的心八傳 送操作持續，且於是位元组計數值BC變成〇時，DMA週期定 序器38輸出通道清除信號CHC (見圖11 (3))。因此，使通 道有效信號TCA無^效且將位元TCAq帶到非致能狀態（見圖i 1 (4))。需注意的是，當在請求信號的致能狀態期間cpu 22 並不使用内部匯流排29與30時，DMA傳送操作連續地進 行。同樣地將此操作應用到圖i 2與圖1 4至圓丨6者。 單一僂送模操作

圖12為一傳送模式中在DMA傳送操作期間其它 信號與内，，29與3〇之提取狀態E 時序圖。在此年一傳送模式中，-旦供應請求信號(即， 406230 五、發明說明（37) 在此情況下為内部請求信號IREQi)(見圖 c 2 3便釋放内部匯流排2 9與3 0，其到目前為次 DMA傳送操作時均被提取，且DMA週期定 ^ .t ^chc ^ ^ ^ ^ ,i /Λ Λ Λ Λ 請求信號再次被帶到致能狀態（見圖12 (1)/時，DMAC 23 便提取内部匯流排2 9與30以執行DMA傳送操作。 在前述操作中，從單一1/0裝置將内部請求信號輸入 DMAC 23中。接著，以下將說明在將複數個内部請求信號 I REQs、外部清求信號EREQ或軟體傳送請求信號SREq輸入 到DMA C 23之情況下的各種操作。 藉由構成DMAC 23的通道控制器32的〇R閘36對上述内 部清求仏號I REQ、外部請求信號ereQ與軟體傳送請求信號 SREQ做0R運算’以產生4位元匯流排請求信號BREq，接著 將其供應到優先編碼器37 (見圖3)。需注意的是，匯流排 請求信號81?£〇的個別位元81?£〇()至31^£〇3對應到第〇通道4 3至 第3通道46。第0通道43有最高的優先，第1通道44有第2高 的優先，而第2通道45有第3高的優先，且第3通道46有最 低的優先。因此，如圖13 (1)至圖13 (4)所示，當匯流排 請求信號BREQ的個別位元breQq至BREQ3改變時，優先編瑪 器37依照如圖13 (5)至圖13 (8)所述之上述優先順序改變 通道有效信號TCA的個別位元TCAfl至7(：、，且接著輸出具 改變的位元的通道有效信號TAC。 換言之’由於第〇通道43有最高或居首位的優先，匯 流排請求信號B R E Q之位元β r e Q〇的改變等於匯流排請求信

第42頁 406230

五、發明說明（38)

號BREQ之位元TCA0的改變《那就是說，對應於匯流排請求 信號BREQ的位元BREQG而輸出請求信號的丨/〇裝置與其&吸 備可以完全滿足請求而執行DMA傳送操作。 八 〇X 又，由於第1通道有第2高的優先，匯流排請求信號 BREQ之位元BREQ!的改變只有在位元BREQq不在致能狀°雜下 時等於通道有效的信號TCA之位元TCA!的改變。換言之"， 對應到匯流排請求信號BREQ之位元BREQi而輸出請^信號 的I/O裝置與其它設備可以以實質上滿意的請求來執&DUMA 傳送操作。之後’輸出具有較低優先順序之請求信號的 I/O裝置與其它設備依照其優先順序的低下而無法°以^ 的請求來執行DMA傳送操作。 “ 又需注意的是，以單一步驟傳送模式與資訊塊傳送模 式在有關通道中藉由DMA週期定序器38判斷位元組計數暫、 存器52之位元組計數值“的值來完成在有關的通道 DMA傳送操作後，緊接著將圖丨3 ( 9 )所顯 號CHC輸出。舉例來說，在位元組計數值Bc的：㈡除‘ 束、’當dma傳送操作在某一次匯流排週期結 以判斷在DMA傳 =、其匯流排週期的操作中DMA週期定序器38可 J A傳适期間之DMA傳送操作已完成。 在匯流排請 送操作 ' 圖1 4為顯示 均被設定為致能

匯流排請求信號BREQ之位元BREQfl與BREQ3 狀態的情況下’在單一傳送模式中之DM A

-106230 五、發明說明（39) 傳送操作期間内部匯流排2 9與3 〇之其它信號與提取狀態 EMS間之關係一例的時序圖。如該時序圖所示，由於在 「τι」時期中只有匯流排請求信號BREQ的位元BREQ3在致能 狀態下’故對應到此位元BREQ3的通道有效信號TCA的位元 TCA3在每進行一次DMA傳送操作時便被帶到致能狀態，而 供應了對應到位元BREQ3的請求信號的該設備可以執行DMA 傳送操作。然而，在時期τ2内的時期L中，其間位元BREq3 ，在致能狀態下，由於具有較高優先的位元BREQ。也在致 能狀態下，故每執行一次DMA傳送操作時，對應到位元 BfEQg之通道有效信號TCA的位元TCAQ便變成致能狀態。接 著’供應了對應到位元BREQq的請求信號的該設備具有居 首位的優先而執行DMA傳送操作。接蓍，由於在其餘期間 τ”只有位元81{£：(33在致能狀態下，故對應到位sBREq3的通 道有效信號TCA的位元TCAg在每執行一次dm A傳送操作時便 ，帶到致能狀態’且因此’供應了對應到位元BREq3之請 求信號的該設備可以執行DMA傳送操作。 信篮的致能狀.態下驟僂送模式中的 A 1 f I5為顯示匯流排請求信EBREQ之位元與^1^(33 二子'•又疋為致能狀態的情況下，在單一步驟 模式中之 Ϊ操作期間内部匯流排29與30之其它信號與提取狀 / 3之關係一例的時序圖。如該時序圖所示，在時期 Τ!中位tlBREQ3 —度被設定為致能狀態，且維持對應到位元

第44頁 ^06230 五、發明說明（40) BREQ3之通道有效信號TCA的位元TCA3的致能狀態。因此， 每完成一次DMA傳送操作DMAC 23便释放内部匯流排29與 30。然而，供應了對應到位元BREQ3之請求信號的該設備 可以連續地執rDMA傳送操作。 然而，在時期^中，由於具有高的優先的位元BREQG — 度被帶到致能狀態，故對應到位元BREQo的通道有效信號 TCA的位sTCAq保持其致能狀態直到第〇通道43的位元組計 數值BC變成〇為止，且又每完成一次DMA傳送操作時DMAC 23便釋放内部匯流排29與3〇。供應了對應到位元BREQG之 請求信號的該設備持續做DM A傳送操作。接著，當有關的 位元 清除 並將 尚未 到匯 流排 30 ° 有效 的位 於位 作。 組計數值BC變成〇時，由於t)M A週期疋斤w u u w w必崎 信號CHC (見圖15. (4))，故使通道有效信號TCA無效 位元TCA。帶到非致能狀態（見圖15 。 因此’由於在時期T3中第3通道46的位元組計數值BC ，成0 ’故DMA週期定序器38再次將請求信號REq供應 流排控制器31，使得此DMA週期定序器38接受來自匯 控制器31的認可信號ACK以再次提取内部匯流排29與 之後’ DMA週期定序器38促使對應到位元㈣㈣^之通道 信fmHCA3被設定為致能狀態直到第3通道46 7L組计數值BC變成〇為止。 因二A，供，J對應到位703 REQ3之請求信號的該設備 tcTCA3位在致牝狀態下的期間可以執行ΜΑ傳送操備

第45頁 406230 五、發明說明（41) 在請求信號DMA的致能狀態下資訊堍偯读模戎的僂 送操作 圖16為顯示匯流排請求信號BREQ之位元BREQ〇與BREQ3 被設定為致能狀態的情況下，在資訊塊傳送模式中之 傳送操作期間内部匯流排2 9與3 0之其它信號與提取狀態 EMS間之關係一例的時序圖。如該時序圖所示，在時期l 中，由於位元BREQ3已事先被設定為致能狀態，即使當具 有較上述位元BREQ3高的優先的位元BREQo被帶到致能狀態 時’對應到位元BREQ3的通道有效信號TCA保持其致能狀態 直到第3通道46的位元組計數值BC變成0為止。因此，DMAC 23並不釋放内部匯流排29與30，且供應了對應到位元 BREQa之請求信號的設備可以連續地執行])Ma傳送操作。接 著’當此位元組計數值BC變成0時，由於DMA週期定序器38 輸出通道清除信號CHC (見圖16(4))，故使通道有效信號 無效且將位元TC A3帶到非致能狀態（見圖1 6 ( 6 ))。 接著，在時期T2中，由於位元BREQe —度被帶到致能狀 態’故DMAC 23立刻在不釋放内部匯流排29與30的情況下 將對應到位元BREQe之通道有效信號TCA的位元TCAD設定為 致能狀態。接著，由於DMAC 2 3保持此致能狀態直到第0通 道43的位元組計數值BC變成0為止，故供應了對應到位元 BREQG之請求信號的設備可以連續地執行DMA傳送操作。 第！資訊處理設備的整體構造 圖1 7為顯示依照本發明第2實施例之資訊處理設備6 1

第46頁 406230 五、發明說明（42) 之整體構造的概要方塊圖。需注意的是，圖17中與圖1所 顯示之構造元件相同者將以相同的參考號數來表示。 如此圖所示，此第2資訊處理設備61係藉由CPU (中央 處理器）62、DMAC (直接記憶體存取控制器）63、内部記 憶體24、計時器25、A/D (類比至數位）轉換器26、第1與 第2串列界面2 7 / 2 8、兩内部匯流排2 9 / 3 0與外部匯流排控 制器64所構成。將這些構造元件形成在一半導體晶片上， 即單一晶片微電腦。透過内部匯流排29將CPU 62、DMAC 63與内部§己憶體24相互連接，而透過内部匯流排將cpu 62、DMAC 63、計時器25、A/D轉換器26與第1/第2串列界 面27/23相互連接。 透過第1位址匯流排ABS 1與第1資料E流排DBS J將 CPU 6 2連接到外部匯流排控制器64。將 信親C i從CPU 62供應到外部匯流=存：：： : I ΐ rrr,1"" ^#^11 ^ ^ ' 資料存取控制彳§號〇以1，外部匯流排扣也丨哭 透過第2 號DACK 1指出允許資料傳送操作。 MA"3連接到外2與第2資料流《BS 2將 信號DAC 2從DMAC (η/瓶$丨f器64。將第2資料存取控制 2資料認可信號DACK /從\夕部匯流排控制器64，而將第 63。基於第2^料Κ 2 = 匯流排控制器64供應到DMac “在外部匯流J丨2，“P匯流排控制器 (系統匯/瓜排）65上產生各種匯流排週

406830 五、發明說明（43) 期。第2資料認可信號D A C K 2指出允許資料傳送操作。 又’透過外部匯流排控制器6 4將外部匯流排2 5連接到 此第2資訊處理設備61。將第1與第2外部記憶體66與67， 與將第1與第2平行界面6 8與6 9連接到此外部匯流排6 5 ^此 外’透過第2串列界面28將印表機70連接到第2資訊處理設 備6 1 »印表機7 0包含串列界面7 1與列印模組7 2。透過第2 串列界面2 8與串列界面7 1將8位元串列資料與串列時鐘信 號「S C K」一起供應到此印表機7 〇 ^將此8位元串列資料暫 時儲存在串列界面7 1中所設置的串列控制暫存器（未詳細 顯示）中，且之後將之供應到列印模組72以將之列印出。 CPU 62以這些内部匯流排2 9/3 0來控制電路連接/切 斷，且其包含匯流排控制器73。至/從匯流排控制器73供 應/得到用來提取/釋放信號的内部匯流排2 9 / 3 〇與外部匯 流排65。此匯流排控制器73基於從DMAC 63送來的2位元内 部请求信號「INREQ」、外部請求信號「exreQ」與CPU 62 的操作狀態而判斷關於是否允許任一内部匯流排2 9 / 3 〇與 外部匯流排6 5被釋放。此2位元内部請求信號r丨n R E q」指 出請求釋放任一内部匯流排29/30或二者。1位元外部請求 信號「EXREQ」指出請求釋放外部匯流排65 ^接著，此匯 流排控制器7 3將指出此判斷結果的2位元内部認可信號 「INACK」與1位元外部認可信號「EXACK」供應到DMAC 63 ° 現假設在此第2實施例中’狀態「a」表示CPU 6 2既不 釋放内部匯流排2 9 / 3 0也不釋放外部匯流排6 5的狀態。狀

五、發明說明 態「B」表不CPU 6 2釋放内部匯流排2 9或内部匯流排3 〇其 一，狀二。狀態「c」表示CPU 62將内部匯流排29與内部 匯^排3均釋放的狀態。狀態「D」表示cpu 6 2只釋放外 2匯，排7的狀態。狀態「E」表示cpu 62釋放外部匯流 排6 5及内。P職流排2 9或内部匯流排3 〇兩者中之一的狀態。 應了 Ϊίίη.由於CPU 62的操作速率，故沒有CPU 62釋放 内部匯k排29/3兩者與外部匯流排65的狀態 轉變並沒被設定’此乃由於在一般狀態 夕^鏃你:從越，狀態轉變。此外，由於狀態Β與狀態Ε間 朴 ,鎖死」現象的發生，故禁止此種轉變。 「T N ^ _流《排控制器7 3判斷如何基於内部請求信號 「32」2 3元值1NREQq與^^與外部請求信號 EXREQ」的值來傳送上述5狀態之中的狀態。 現在，圖18顯示上述5狀態之轉變、2位元 號INREi^的個別位元值INREQc至丨^ / 4/ ϋ 的位值關係。在圖18中，沒*「〆」記號的位元 表：此位70的值等⑨厂1」，即致能狀態。加±「/」記號 ^：=則表不此位元的值等於「〇」，即非致能狀 L。s己號+」表示〇R ’而記號「·」表示ANE)。 又，匯流排控制器73將資料選擇信號「DST」供應到 外部匯流排控制器64。此資料選擇信號DST指出關於是否 從外部裝置傳送資料到CPU 62或DMAC 63。舉例來說，當 Μ 3擇信號DST的值等於「1」時，匯流排控制器指示 負料在DMAC 63與外部裝置之間傳送。當資料選擇信號dst

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五、發明說明（45)¾ v 6 2與 的值等於「〇 J時，匯流排控制器73指示資料在CPU 外部裝置之間傳送。 回應於4位元内部請求信號IREQ與4位元外部請求信 EREQ等等，DMAC 63產生上述内部請求信號丨^^與外;^ 求信號EXREQ，且接著將所產生這些的内部/外部請求信 供應到匯流排控制器7 3。以内部請求信號丨REQ(j至丨REq3構 成4位元内部請求信號IREQ，用於請求内部匯流排29與3〇 或外部匯流排65的釋放，且這些内部請求信號係從四1/〇 裝置例如計時器2 5所供應。4位元外部請求信號ereq指出 請求釋放内部匯流排2 9與3 0或外部匯流排6 5，且其係從外 部信號源所供應。又，由於内部認可信號丨NACK或外部認 可信號EXACK係從匯流排控制器73供應到DMAC 63，此DMAC 6 3控制這些I / 0裝置例如内部記憶體2 4與計時器2 5間之資 料的DM A傳送操作’或内部記憶體24之個別位址間或内部 I/O裝置與外部I/O裝置間之資料的DMA傳送操作。 需注意的是，匯流排控制器係設置在I / 〇裝置例如内 部記憶體2 4與計時器2 5中。匯流排控制器控制内部匯流排 29或内部匯流排30之間的連接/切斷。當内部請求信號 INREQ變成非致能狀態時，CPU 62控制所有的匯流排控制 器。當内部請求信號INREQ變成致能狀態時，DMAC 63控制 所有的匯流排控制器，包含C P U中所使用的匯流排控制器 73 〇 DMAC的内部楫诰

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五、發明說明（46) 注意ξ m=說明上述dmac 63的内部構造。又需 同^參老缺私A中與圖2所顯不之構造元件相同者將以相 DMAC 63俜藉示’而省略其說明°顯示在此圖中的 控制器通道控制器74、資料控制器75與位址 ΪΠ代圖2中的通道控制器32、資料控制器33、 位址控制器34與DMA控制暫存器35而構成。 器所示’通道控制器74主要由⑽閘36、優先編碼 =37與DMA週期定序器77所構成。由於此通道控制器^的 ==除了週期定序器7 7以外均與圖3所顯示的通道控 制器3 2相同’故在此省略其說明。 πμα、當將通道有效信號TCA輸入DMA週期定序器77時，此 Γ»ΑΙΑ ^期定序器77將位址計數器讀出選通脈衝ACRS供應到 制暫存器35，以接受來自DMA控制暫存器35之通道的 位址信號DMAD的供應與DMA控制信號DMC的供應，其中 藉由通道有效信號TCA使DMA控制暫存器35有效。接著， DMA週期定序器77將⑽人位址信EDMAD所指出的來源位址 SAD與目標位址DAD二者均解碼，以判斷進行何種"A傳送 操作二，著，此DMA週期定序器77回應於此判斷而經由DMA ，號DMC所指出的DMA週期將内部請求信號inREQ或外 部請求^號EXREQ的任一個輸出到CPU 62的匯流排控制器 73 °接著，當從匯流排控制器73供應内部認可信號INACK 或外部認可信號EXACK時，DMA週期定序器77產生資料控制 k號DTC與位址控制信號人])(：。資料輸入/輸出到内部匯流 排2 9與3 0或外部匯流排6 5 ^位址控制信號ADC指示將位址

五、發明說明（47) 輸出到内部匯流排29與30或外部匯流排65 ^ DMA 器77將所產生的資料控制信號DTC與所產生的位址g =

號ADC分別供應到資料控制器7 5與位址控制器7 6。工制L 當將外部認可信號EXACK供應到DMA週期定 此DMA週期定序器77在產生資料控制信號DTc與位=77 3二 之前將第2資料存取控制信號DAC 2供應到外部匯Y 巧控制器64，且其被帶到等待狀態直到從外部匯1 器64供應第2資料認可信號DACK 2為止。 机 ^ ’DMA週期定序器77將置換值「α」與從位 ===減出的*「沒」作為置換信號「D 到-

控制暫存器3 5。 」択您到L>M A A本I : ί ϊ Π f内部構造與位址控制器76的内部構造 Γ卜ΐ2資料膝器 設置在資料棘W Q BS 2與第2位址匯流排ABS 2分別為新 〇又置在資料控制|g 3 3與位如|_你备丨哭q J μ本

排DBS 2與ABS 2來將者。使用這些匯流 2/ABS 2 ϋ Α 這些控制器7 5 / 7 6透過這些匯流排DBS 2/ABS 2連接到外部匯流排控制器64。 部構造 控制::選：J弋流排控制器64主要由區流排週期 從透=:9至8%所構成。 選擇器79的第1輪入蛾址匯抓排ABS 1所供應的位址進入

2所供應的位址進^ ^，里=DMAC 63透過第2位址匯流排ABS 此選擇器79的第2輸入端，且這些所供

第52頁 406230 五、發明說明（48) 應的位址的任一者均依資料選擇信號])ST的值由此選擇器 79被供應。將選擇器80的第1輸入/輸出端連接到第1資料 匯流排DBS 1，將此選擇器8〇的第2輸入/輸出端連接到第2 資料匯流排DBS 2，與將其第3輸入/輸出端連接到豳流排 週期控制78 °回應於資料選擇信號DSt的值，將匯流排週 期控制器7 8連接到第i資料匯流排DBS i或第2資料匯流排 DBS 2 °回應於資料選擇信號DST的值，選擇器81將從匯流 排週期控制器78所得到的資料認可信號DACK輸出作為第i 資料認可信號DACK 1或第2資料認可信號DACK 2。接著， 將第1資料認可信號DACK 1或第2認可信號DACK 2供應到 CPU 62 或DMAC 63 〇 第2資訊處理設備的 接著’以下將說明具有上述構造之第2資訊處理設備 61的各種操作。首先’現假設此第2資訊處理設備61之記 憶體映像的構造如圖22所示。在圖22中，將位址「〇」至 「P-1」分配到第1外部記憶體66 ;將位址「p」至「q-1」 分配到第2外部記憶體67 ;將位址「s」至「t_i」分配到 第2串列控制暫存器’以構成第2串列界面2 8 ;與將位址 「u」至「FFFFFF」分配到内部記憶體24。 — 接著’在此實施例中做了以下假設。即，CPU 62執行 儲存在第1外部記憶體66中的印表機控制程式，且一度將 儲存在第2外部記憶體6 7中的輪廓字型DMa傳送到内部記憶 體24中。之後，此CPU 62將位元圖資料擴充到内部記憶體

第53頁 __40S230__ 五、發明說明（49) 24。最後，CPU 62透過第2串列界面28將位元圖資料DMA傳 送到印表機7 0的串列界面7 1 ’以使此印表機7 〇回應於此擴 充的位元圖資料而列印出位元圖資料的内容。在此情況 下，在CPU 62開始印表機控制的階段，内部s流排29/3〇 的狀態與外部匯流排6 5的狀態被識別成狀態「，且匯 流排請求信號BRAQ未被帶到致能狀態。 ~ 應了解的是，當第2實施例中個別構造的捶作輿第1實 施例者相同時，便省略其說明。 ' / 當CPU 62在解除系統重wt之後提取儲存在第1外部記 憶體66中之印表機控制程式的命令碼時，cpu 62開始印表 機控制。首先，CPU 62將儲存在第2外部記憶體67中11的輪 廓字型DMA傳送到内部記憶體24。在此情況f，cpu 62透 過内部匯流排3 0將等於來源的第2外部記憶體6 7的位址 「P」作為來源位址SAD傳送到DMAC 63。（^ Μ透過内部 匯流排3 0將等於目標的内部記憶體2 4的位址「α」作為目 標位址DAD傳送到DMAC 63。CPU 62對應到應以位」元組叶數 值BC來傳送之輪廓字型資料之尺寸而透過内部匯流排3〇將 傳送數量傳送到DMAC 63。CPU 62透過内部匯流排將其 它軟體傳送請求、DMA傳送操作的型/模式、置換值「α'」 與從位元組計數值BC減出的值「沒」傳送到DMK 63。」 因此’ DMAC 63將來源位址SAD與DMA位址信號DMAD所 指出的目標位址DAD解碼，以判斷從第2外部記憶體67 部記憶體24進行DMA傳送操作’接著，DMAC 63基於判斷結 果將外部請求信號EXREQ與内部請求信號inreq供應到cpu

6 2的匯流排控制器7 3 + , 在此情況下，由於DMAC63需要提 與外部匯流排65，故DMAC 63將内部請求 信f INREQ的位tcINreq。與外部請求信號exrEq設定為致能 狀匕：：圖18所示之狀態「A」轉換到狀態「E」，與將 内部請求信號INREQ的位元INREQi設定為非致能狀態。 > ΐι^ι^2ΜΑ(： 63所供應之内部請求信號1 NREQ、外部請 求仏號_ Q與CPU 62的操作狀態，匯流排控制器73做了 與圖9所不之流程圖相同的判，斷。之後，當釋放内部匯流 排2 9與外部匯流排6 5時，此匯流排控制器7 3將指出此匯流 排釋放的内部認可信號^“尺與外部認可信號^“尺供應到 DMAC 63 »又，匯流排控制器73將具有值「i」的資料選擇 信號DST，即DMAC 63與外部裝置之間所執行的資料傳送操 作，供應到外部匯流排控制器64。 、 接著’當從匯流排控制7 3供應内部認可信號I NACK與 外部認可信號EXACK時，DMAC 63便將第2資料存取控制信 號D A C 2供應到外部匯流排控制器6 4。 當從外部匯流排控制器64供應第2資料認可信號DACK 2時，由於可以使用内部匯流排29與外部匯流排65二者， 故D M A C 6 3透過外部匯流排控制器6 4與外部匯流排6 5將連 續地更新的讀出位址供應到第2外部記憶體6 7中，且透過 内部匯流排2 9將連續地更新的寫入位址供應到内部記憶體 24中。因此’ DMAC 63透過外部匯流排65與外部匯流排控 制器64讀出儲存在外部記憶體67的輪廊字型以透過内部匯 流排2 9執行DMA傳送操作到内部記憶體24直到位元組計數

% 55 I -4Μ^3Χί___ 五、發明說明（51) ' --------- 值BC變成「0」為止。 接著，CPU 62開啟儲存在内部記憶 以擴充内部記憶體24上的位元圈資料。24 =的輪廓字型 狀態假設成狀態A。 在此情況下’將此 由於CPU 62的上述操作對應到内部 址之間的資料傳送操作，故此資料傳 CPU 62做任何控制之下以DMA傳送模式進择二可：在不對此 !此=狀換到只有釋放内部匯流排2=?b。 在此If况下’可以再增大CPU 62的操作迷率。 ㈣ΐΛ，Λ内t記憶體24中所擴充的位元圖資_A傳 送到第2串列界面28。又，在此情況下，cpu 62經由内部 匯流排30將作為來源之内部記憶體24中儲存有位元圖資料 的位址傳送到DMAC 63作為來源位址。CPU 62透過内部匯 流排3。0將等於目標之第2串列界面28所構成之第2串列控制

暫存器的位址「s」作為目標位址DAD傳送到DMAC 63。CPU 62透過内部匯流排3〇而將傳送數量傳送到DMAC 63，其中 傳送數量對應到應作為位元組計數值B C來傳送的位元圖資 料的量。CPU 62透過内部匯流排30將其它軟體傳送請求、 DM A傳送操作的型/模式、置換值「與從位元組計數值 BC所減出的值「召」傳送到DMAC 63。 因此，DMAC 63將來源位址SAD與DMA位址信號DMAD所 指出的目標位址DAD解碼，以判斷從内部記憶體2 4到第2串 列界面28進行DMA傳送操作。接著，DMAC 63基於判斷結果 將内部請求信號INREQ供應到CPU 62的匯流排控制器73。

第56頁 _40623C__ 五、發明說明（52) 在此情況下，由於DMAC 63需要提取内部匯流排29與内部 匯流排30 ’故DMAC 63將内部請求信號INREQ的位元INREQ。 與INREQ!設定為致能狀態，以將圓18所示之狀態「B」或 狀態「A」轉換到狀態「C」，且將外部請求信號EXREQ設 定為非致能狀態。 基於從DMAC 63所供應的内部請求信號INREQ、外部請 求信號EXREQ與CPU 62的操作狀態，匯流排控制器73做了 與圖9所示之流程圖相同的判斷。之後，當釋放内部匯流 排29與内部匯流排30時’此匯流排控制器73將指出此匯流 排釋放的内部認可信號INACK與外部認可信號EXACK供應到 DMAC 63 。 接著，當從匯流排控制73供應内部認可信號INACK與 外部認可信號E X A C K時，由於可以使用内部匯流排2 9與内 部匯流排3 0二者’故D M A C 6 3透過内部匯流排2 9將連續地 更新的讀出位址供應到内部記憶體2 4中，與透過内部匯流 排3 0將連續地更新的寫入位址供應到第2串列界面2 8中。 因此，D M A C 6 3透過内部匯流排2 9讀出儲存在内部記憶艘 2 4中的位元圖資料，以透過内部匯流排3 〇執行DM a傳送操 作至第2串列界面28直到位元組計數值bc變成「〇」為止。 在上述第2實施例中，將一軟體傳送請求信號SREq輸 入到DMAC 63中。當複數個内部請求信號IREqs、複數個外 部請求信號EREQs或複數個軟體傳送請求信號SREqs進入 DMAC 63時’依照其優先順序的操作與第j實施例者相同。 因此’在此省略第2實施例之操作的詳細說明。雖然第2實

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40623C 五、發明說明（53) -- 施例並未具體說明DMA傳送操作的各種型及其各種模式的 操作，但由於這些操作與第丨實施例者相同，故省略^說 日月。 八 B流排狀態之轉變_^·居二種信^之間的各箱關後 以下將參考圖23至圓25β示之時序圖說明各種匯流排 狀態之轉變與各種信號例如内部請求信號丨NREQ之間的關 係。 圖23為顯示利用内部匯流排29與30做DMA傳送操作的 時序圖。換言之，如圖23 (8)所示，在DM AC 63執行在個 別位址處所定義之内部記憶體2 4的存儲區之間、内部記憶 體24與各内部I/O裝置之間或個別内部1/〇裝置之間的])}^ 傳送操作的情況下’則請求此DMAC 63釋放内部匯流排29 或内部匯流排3 0。如圖2 3 ( 7 )所示，内部匯流排的佔用狀 態被請求在狀態A、狀態B與狀態C之間轉換。 因此’為了在狀態A、狀態B與狀態c之間轉換此内部 匯流排的佔用狀態’此DMAC 63將外部請求信號EXREQ設定 為非致能狀態，與將内部請求信號I NREQ的個別位元 INREQ〇與INREQiS定為致能狀態或非致能狀態，與接著將 所設定的外部請求信號EXREQ與所設定的内部請求信號 INREQ供應到匯流排控制器73 (見圖23 (1)、圖23 (3)與 圖23 (5))。 因此，匯流排控制器73基於内部請求信號INREQ之個 別位元INREQa的狀態與外部請求信號EXREQ的狀態

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40623C 五、發明說明（54)

而判斷請求何内部匯流排被釋放。在DMAC 63允許釋放有 關内部匯流排的情況下，此匯流排控制器7 3將外部認可信 號EXACK設定為非致能狀態’與將内部認可信號INACK的個 別位元INACK0與INACKiS定為致能狀態或非致能狀態，以 才曰出此匯流排之釋放許可。接著，此匯流排控制器7 3將所 設定的外部認可信號EXACK與所設定的内部認可信號INACK 供應到 DMAC 63 (見圖 23 (2)、圖 23 (4)與圖 23 (6))。 又，此匯流排控制器73將資料選擇信號DST設定為非致能 狀態’且接著將所設定的資料選擇信號DST供應到外部匯 流排控制器64 (見圖23 ( 9 ))。圖24指出主要使用外部匯 流排65時的DM A傳送操作。換言之，如圖24 (8)所示，在 DMAC 63執行第1/第2外部記憶體6 6 / 6 7與外部1/〇裝置之 間、第1/第2外部記憶體6 6/ 6 7與内部記憶體24之間、第" 第2外部記憶體66/67與内部I/O裝置之間或第i外部記憶體 66與第2外部記憶體67之間的DMA傳送操作的情況不，此 DMAC 63需要釋放外部匯流排65，與内部匯流排29或内部 y排30。如圖24 (7)所示，有關匯流排的佔用狀態被請 求在狀態A、狀態D與狀態e之間轉送。 排沾f ί二ί 了在狀§Α、狀態D與狀態E之間轉換此匯流 ==j用狀態，此DMAC 63將外部請求信號肫閧設定為致 n態，與將内部請求信號INREQ的個別位元lNREQe與 j t致能狀態或非致能狀態，與接著將所設定的 匯二2 ί 2與所設定的内部請求信號1 NREQ供應到 '机排控制器73 .(見圖24 (1)、圖24 (3)與圖24 (5))。

第59頁 40624^ 五、發明說明（55) 因此，匯流排控制器73基於内部請求信號INREQ之個 別位元INREQg與1^£〇1的狀態與外部請求信號£：^印的狀熊 來判斷請求何匯流排被釋放。在DMAC 63允許釋放有關匯〜 流排的情況下，此匯流排控制器7 3將外部認可信號£)( ACK 設定為致能狀態，與.、將内部認可信號i NACK的個別位元 INACKG與INACK!設定為致能狀態或非致能狀態，以指出此 匯流排釋放許可《接著，此匯流排控制器7 3將所設定的外 部認可信號EXACK與所設定的内部認可信號INACK供應到 DMAC 63 (見圖24 (2)、圖24 (4)與圖24 (6))。又，此匯 流排控制器73將資料選擇信號DST設定為致能狀態，與接 著將所設定的資料選擇信號DST供應到外部匯流排控制器 64 (見圖24 (9))。 圖25顯示當使用内部匯流排29與3〇，與外部匯流排65 時的DMA傳送操作。那就是說，如圖25 (8)所示在dmac 63執行第1/第2外部記憶體6 6 / 6 7與内部記憶體24之間、在 個別位址處所定義的内部記憶體24的存儲區之間、内部記 憶體24與個別内部"Ο裝置之間、内部I/O裝置之間、第1/ 記憶體66/67與内部1/0裝置之間、第1/第2外部記 ί «^\與外部1/0裝置之間或第1外部記憶體66與第2外 ===體67之間的DMA傳送操作的情況下，此DMC 63需要 釋放外邻匯流排65，與内部匯流排29與3〇。如圖25 (7)所 :㈣匯的佔用狀態被請求在狀態A、狀態卜狀態C、 狀‘i D與狀態e之間轉換。 因此’為了在狀·態A至狀態E之間轉換這些匯流排的佔

40623C

用狀態，此DMAC 63將外部諳灰# 或非致能狀態，與將内部嗜戈§ ^EXREQ設定為致能狀態 所設定的外部請求，號Ϊχ;二；或非致能狀態，與接著將 IMPC) # ；® π β u°^EXREQ與所設定的内部請求信號 圖25 (1)1 制器73 (見圖25⑴、圖25 (3)與 -匯流排控制器73基於内部請求信號1 NREQ之個 別位7G > REQG與iNREQi的狀態與外部請求信號£〇別的狀態 來判斷请求何匯流排被釋放。在匯流排控制器7 3允許釋放 有關匯流排的情況下’此匯流排控制器7 3將外部認可信號 EXACK s免定為致能狀態或非致能狀態，與將内部認可信號 INACK之個別位元inACKg與1^^1設定為致能狀態或非致能 狀態，以指出此匯流排釋放許可。接著，此匯流排控制器 73將所設定的外部認可信號EXACK與所設定的内部認可信 號INACK供應到DMAC 63 (見圖25 (2)、圖25 (4)與圖25 (6))〇 又，此匯流排控制器73將資料選擇信號DST設定為致 能狀態或非致能狀態，與接著將設定資料選擇信號DST供 應到外部匯流排控制器6 4 (見圖2 5 ( 9 ))。 第3資訊處理設備的整體構造 圖26為顯示依照本發明第3實施例之資訊處理設備91 之整體構造的概要方塊圖。需注意的是’圖26中與圖1所 顯示之構造元件相同或相似者將以相同的參考號數來表

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40623C 五、發明說明（57) 不。在此圖所示之第3資訊處理設備91中，以DM AC(直接記 憶體存取控制器）9 2與内部匯流排9 3取代圖1所示之前述 DMAC 23與内部匯流排3〇。此内部匯流排93可以傳送32位 疋資料，且其具有與内部匯流排2 9相同的功能。又，透過 匯流排橋接器94至98將内部記憶體24的輸入/輸出端與1/() 裝置例如計時器25的輸入/輸出端連接到内部匯流排29與 93 ° DMAC 92具有與前述dmAC 23相同的功能與下述功能。 即’在開始DMA傳送操作之前，此DMAC 92輸出5位元匯流 排橋接器控制信號BST，以控制這些匯流排橋接器94至 98 ’以依照DMA傳送操作的來源與目標來將内部記憶體24 或I / 〇裝置如計時器2 5連接到内部匯流排2 9或内部匯流排 93 〇 依照第3資訊處理設備91，藉使用前述構造可以再增 大CPU 22的操作速率，且可以有效利用内部匯流排29與 93。顯然可將上述具體構造應用到圖17所示之第2資訊處 理設備6 1中。即，前述之兩組内部匯流排具有相同的功 能，且控制匯流排橋接器9 4至9 8以將内部記憶體2 4或I / 〇 裝置例如計時器2 5連接到内部匯流排2 9或内部匯流排 93 ° 在較佳實施例之詳細說明中所提出之具體的實施例僅 為了易於說明本發明之技術内容，而並非將本發明狹義地 限制於該實施例，在不超出本發明之精神及以下申請專利 範圍之情況，可作種種變化實施。 例如，本發明並不被限制在如前所述之實施例之内部

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40623C 五、發明說明（58) ' I/O裝置與外部I/O裝置的種類與組合。其它種類與組入 可同樣地被使用。又，本發明並不被限制在前述之；也 外部I / 0裝置與任一内部匯流排之間的連接。 ° / 又，第2實施例說明一例即外部匯流排6 5係透過 匯流排控制器64而連接到CPU 62與DMAC 63，以並行使* 内部匯流排2 9 / 3 0與外部匯流排6 5。顯然地，本發 ^ 被限制在此例。 ^月並不 此 方式將 再 IREQ > 流排請 3 7 〇因 本發明 將優先 號 EREQ 數個不 有較尚 任 的例子 複數個 這些複 匯流排 示之構 外， 内部 者， 外部 求信 此， 並不 順序 與軟 同種 優先 一個 。然 閘設 數個 的需 造的 舉例來說’可以使用外部匯流排控制器以串 匯流排2 9或内部匯流排3 〇連接到外部匯流排。 在上述實施例中，透過〇R閘36將内部請求信號 請求信號EREQ與軟體傳送請求信號SREQ作&匯 號BREQ供應到圖3與囷2〇所示之優先編碼器 優先編碼器7 3無法判斷何種請求信號被供應。 被限制在此電路構造。此外，舉例來說，可以 個別地設定為内部請求信號I REQ、外部請求信 體傳送請求信號SREQ。在預選的時期中供應複 請求信號的情況下，可以設置可選擇性輸出且 的請求信號的該種選擇裝置來取代〇R閘36。” 前述實施例均說明所有的資料匯流排均被提取 而，本發明並不被限制在此例。此外，可以將 置在個別資料匯流排，而CPU或DMAC可以控制 閘的ON/OFF γ因此，DMAC可以只提取有關資料 來，行DMA傳送操作。至於應用到圖1所 另一例，备在第1串列界面2 7與第2串列界面2 8

--妨6830 五、發明說明（59) 之間進行DM A傳送操作時，由於内部匯流排3 0中與内部記 憶體24、計時器25與A/D轉換器26連接的上述部分不使 用，故將閘設置在A/D轉換器26與第1串列界面27之間。接 著，DMAC 23關閉該閘以只提取該内部匯流排3〇中第1串列 界面27與第2串列界面28均連接至其上的部分，使得可以 執行DMA傳送操作，而CPU 22可以使用該内部匯流排3〇中 未被DMAC 23提取的其它部分。 再者，第3實施例說明一例即請求信號REQ與認可信號 ACK均在CPU 22與DMAC 92之間被傳送/接受。本發明並不 被限制在此例。舉例來說’首先，CPU 2 2將用於請求存取 到内部記憶鱧24與I /0裝置例如計時器25中的内部匯流排 存取資訊供應到DMAC 92 ’而非前述請求信號rEq與認可信 號ACK。因此，DMAC 92回應於CPU 22所請求之DMA傳送操 作的來源將内部匯流排存取資訊解碼到輸出匯流排橋接器 控制信號BST，使得匯流排橋接器9 4至9 8被動態地控制， 以切換内部記憶體2 4和I / 0裝置例如計時器2 5與内部匯流 排2 9 / 9 2之間的連接，而執行DMA傳送操作。 又’在前述實施例中’各資訊處理設備係由單一晶片 微電腦所構成。本發明並不被限制在此構造。另外， CPU、DMAC、記憶體與I/O裝置可以獨立型裝置來取代，而 資料匯流排可以藉由電纜加以構成，整個資訊設備可以藉 由L A N (局部區域網路）系統來構成。 另外，上述實施例中CPU與DMAC之間有主從關係。本 發明並不被限制在此主從關係。另外，DMAC可以CPU來取

第64頁 -406230- 五、發明說明（60) 代，如此可構成俗稱的「雙CPU構造」。又，DMAC可以數 位信號處理器（DSP)來取代，如此可達成並行資料處理。 此外，上述實施例使用兩組内部匯流排。然而，本發 明並不被限制在此匯流排構造。另外，至少可以設置2内 部匯流排以上。 如前所述，依照本發明，由於第1與第2控制裝置可以 有效使用資料匯流排，故可以增大第1與第2控制裝置的操 作速率，使得可以增進整個資訊處理設備的總處理能力。 依照此資訊處理設備的具體構造，資料匯流排的一部 分可被佔用。因此，在不增大這些資料匯流排的總數下可 再增大第1與第2控制裝置的操作速率。因此，可以增大整 個資訊處理設備的總處理能力。 由此可知，本發明顯然並不被限制在上述實施例，在 不超出本發明之精神及範圍的情況下，可作種種變化實 施。 最後，本發明包含1 9 9 7年1 2月2 2曰之曰本專利第 365909號申請案的内容，並主張優先權。

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Claims (1)

1. _406230_ 六、申請專利範圍 1. 一種資訊處理設備，包含： 至少第1與第2資料匯流排，其相互獨立地設置； 複數個輸入/輸出裝置，其連接到至少其中一該第1與 第2匯流排，以輸入/輸出資料， 第1控制裝置，用於控制該輸入/輸出裝置的資料輸入 /輸出操作，同時佔用至少該第1資料匯流排；與 第2控制裝置，用於請求控制該輸入/輸出裝置之資料 輸入/輸出操作同時佔用至少該第1資料匯流排的該第1控 制裝置釋放該佔用的第1資料匯流排，與用於回應於藉由 該第1控制裝置對該第1資料匯流排的釋放而控制該輸入/ 輸出裝置的資料輸入/輸出操作，同時佔用該第2資料匯流 排或該第1與第2資料匯流排二者。 2. 如申請專利範圍第1項所述之資訊處理設備，其中： 將該第1與第2資料匯流排、該複數個輸入/輸出裝置 與該第1與第2控制裝置以單一晶片微電腦的形式形成在單 一晶片上。 3. 如申請專利範圍第1項所述之資訊處理設備，其中： 將優先順序預設到該複數個輸入/輸出裝置的資料輸 入/輸出操作；與 回應於預設的該優先順序，該第2控制裝置請求該第1 控制裝置釋放該第1控制裝置所佔用的至少該第1資料匯流 排，與回應於藉由該第1控制裝置控制對該第1資料匯流排 的釋放而控制該複數個輸入/輸出裝置的資料輸入/輸出操 作，同時佔用該第2資料匯流排。

   第66頁 406230 六、申請專利範圍 4.如申請專利範圍第3項所述之資訊處理設備，其中： 當該第1控制裝置控制該輸入/輸出裝置的資料輸入/ 輸出操作同時佔用至少該第1資料匯流排，與促使該第2控 制裝置控制該輸入/輸出裝置的資料輪入/輸出操作同時佔 用至少該第2資料匯流排時，該第1控制裝置將有關輸入/ 輸出裝置中欲執行之資料輸入/輸出控制的資訊供應到該 第2控制裝置；與 該第2控制裝置基於供應的該資訊而請求該第1控制裝 置釋放至少該第1資料匯流排，與基於藉由該第丨控制裝置 對該第1資料匯流排的釋放而控制該輸入/輸出裝置的資料 輸入/輸出操作’同時佔用至少該第2資料匯流排。 5· 如申請專利範圍第1項所述之資訊處理設備，其中： 回應於從資料需被輸入/輸出的輸入/輸出裝置所做的 其中一請求、電腦程式與外部來源，該第2控制裝置請求 該第1控制裝置釋放至少該第1資料匯流排；與基於藉由該 第1控制裝置對該第1資料匯流排的釋放而控制該輸入/輸 出裝置的資料輸入/輸出操作，同時佔用至少該第2資料匯 流排。 6. 如申請專利範圍第1項所述之資訊處理設備，其中： 其中一該第1控制裝置與該第2控制裝置請求另一該第 1控制裝置與該第2控制裝置釋放至少其中一該第1與第2資 料匯流排的一部分；與基於藉由另一該第1控制裝置與， 第2控制裝置對至少其中一該第丨與第2資料匯流排的該部 分的釋放而控制該輸入/輸出裝置的資料輸入/輸出操作，

   第67頁

   _406230_ 六、申請專利範圍 同時佔用至少其中一該第1與第2資料匯流排的該部分。 7. 如申請專利範圍第1項所述之資訊處理設備，尚包 含： 匯流排連接裝置，其連接到至少該第1與第2資料匯流 排，藉以在藉由其中一該第1與第2控制裝置對該匯流排連 接裝置的控制下透過該匯流排連接裝置將該複數個輸入/ 輸出裝置連接到任一該第1與第2資料匯流排，以輸入/輸 出資料。 8. 如申請專利範圍第1項所述之資訊處理設備，其中： 該第1控制裝置與該第2控制裝置係由CPU (中央處理 器）與DMAC (直接記憶體存取控制器）所構成。 9. 如申請專利範圍第8項所述之資訊處理設備，其中： 該D M A C包含： 通道控制器，其連接到該CPU ; 資料控制器，其連接到該第1與第2資料匯流排； 位址控制器，其連接到該第1與第2資料匯流排；與 DMA控制暫存器，其連接到該通道控制器。 10. 如申請專利範圍第1項所述之資訊處理設備，其中·· 該複數個輸入/輸出裝置包含至少一計時器、一 A/D轉 換器與一串列界面。 11. 如申請專利範圍第1項所述之資訊處理設備，尚包 含_· 内部記憶體，其連接到該第1與第2資料匯流排，用於 在該第1與第2控制裝置的控制下儲存資料。

   第68頁 406230 六、申請專利範圍 12. 一種資訊處理設備，包含： 至少第1與第2資料匯流排，其相互獨立地設置； 複數個輸入/輸出裝置’其連接到至少其中一該第1與 第2匯流排，用於輸入/輸出資料； 第1控制裝置，用於控制該輸入/輸出裝置的資料輸入 /輸出操作，同時佔用至少該第1資料匯流排；與 第2控制裝置，用於請求該第1控制裝置釋放該佔用的 第1資料匯流排’與用於回應於藉由該第1控制裝置對該第 1資料匯流排的釋放而控制該輸入/輸出裝置的資料輸入/ 輸出操作，同時佔用至少該第2資料匯流排；其中： 該第1控制裝置基於從該第2控制裝置所做的該第1資 料匯流排的釋放請求與第1控制裝置本身的操作狀態而釋 放所請求被釋放的該第1資料匯流排。 > 13. 如申請專利範圍第12項所述之資訊處理設備，其中： 將該第1與第2資料匯流排、該複數個輸入/輸出裝置 與該第1與第2控制裝置以單一晶片微電腦的形式形成在單 14. 如申請專利範圍第12項所述之資訊處理設備’其中： 將優先順序預設到該複數個輸入/輸出裝置的資料輸 入/輸出操作；與 回應於預設的該優先順序，該第2控制裝置清求該第1 控制裝置釋放被該第1控制裝置所佔用的至少該第.1資料匯 流排，與回應於藉由該第1控制裝置對該第1資料^ =排的 釋放而控制該複數個輸入/輸出裝置的資料輸入/輸出操

   ----- 第69頁 406230 六、申請專利範圍 作，同時佔用該第2資料匯流排。 15. 如申請專利範圍第1 4項所述之資訊處理設備，其中： 當該第1控制裝置控制該輸入/輸出裝置的資料輸入/ 輸出操作同時佔用至少該第1資料匯流排，與促使該第2控 制裝置控制該輸入/輸出裝置的資料輸入/輸出操作同時佔 用至少該第2資料匯流排時，該第1控制裝置將有關輸入/ 輸出裝置中欲執行之資料輸入/輸出控制的資訊供應到該 第2控制裝置；與 該第2控制裝置基於供應的該資訊而請求該第1控制裝 置釋放至少該第1資料匯流排，與基於藉由該第1控制裝置 對該第1資料匯流排的釋放而控制該輸入/輸出裝置的資料 輸入/輸出操作，同時佔用至少該第2資料匯流排。 16. 如申請專利範圍第1 2項所述之資訊處理設備，其中： 回應於從資料需被輸入/輸出的輸入/輸出裝置所做的 其中一請求、電腦程式與外部來源，該第2控制裝置請求 該第1控制裝置釋放至少該第1資料匯流排；與基於藉由該 第1控制裝置對該第1資料匯流排的釋放而控制該輸入/輸 出裝置資料輸入/輸出操作，同時佔用至少該第2資料匯流 排。 17. 如申請專利範圍第12項所述之資訊處理設備，其中： 其中一該第1控制裝置與該第2控制裝置請求另一該第 1控制裝置與該第2控制裝置釋放至少其中一該第1與第2資 料匯流排的一部分；與基於藉由另一該第1控制裝置與該 第2控制裝置對至少其中一該第1與第2資料匯流排的該部

   第70頁 406230 六、申請專利範圍 分的釋放而控制該輸入/輸出裝置的資料輸入/輸出操作， 同時佔用至少其中一該第1與第2資料匯流排的該部分。 18. 如申請專利範圍第12項所述之資訊處理設備，尚包 含： 匯流排連接裝置，其連接到至少該第1與第2資料匯流 排，藉以在藉由其中一該第1與第2控制裝置對該匯流排連 接裝置的控制下透過該匯流排連接裝置將該複數個輸入/ 輸出裝置連接到任一該第1與第2資料匯流排，以輸入/輸 出資料。 19. 如申請專利範圍第1 2項所述之資訊處理設備，其中： 該第1控制裝置與該第2控制裝置係由CPU (中央處理 器）與DMAC (直接記憶體存取控制器）所構成。 20. 如申請專利範圍第19項所述之資訊處理設備，其中： 該D M A C包含： 通道控制器，其連接到該CPU ; 資料控制器，其連接到該第1與第2資料匯流排； 位址控制器，其連接到該第1與第2資料匯流排；與 DMA控制暫存器，其連接到該通道控制器。 21. 如申請專利範圍第12項所述之資訊處理設備，其中： 該複數個輸入/輸出裝置包含至少一計時器、一 A/D轉 換器與一串列界面。 22. 如申請專利範圍第12項所述之資訊處理設備，尚包 含： 内部記憶體，其連接到該第1與第2資料匯流排，用於

   第71頁 406230 六、申請專利範圍 在該第1與第2和|, > 9q 一鍤眘〜控制裝置的控制下儲存資料。 ϊι處理設備，包含： 至少一外與第2内部資料匯流排，其相互獨立地設置； 卜部資料匯流排； 第1斑第2内輸入/輸出裝置，其連接到至少其中一該 複數個;=排/，二於Λ入，資料； α M m Α挑部輪入/輸出裝置，其連接到該至少一外部 貝料匯μ排，用於輸入/輪出資料； 第1控制裝置，用於控制該内部輸 輸入/輸出操:作_—同時佔用至分該第i資料；：J置：貝料 流 第2控制裝置，用於請求控制該内部輸入/輸出裝置之 資料輸入/輸出操作同時佔用至少該第i内部資料匯流排的 該第1控制裝置釋放該佔用的第1資料匯流排，與用於回應 於藉由該第1控制裝置對該第1内部資料匯流排的釋放與基 於哕外部資料匯流排的佔用狀態而控制該内部輸入/輸出 裝；的；料輸入/輸出操作，同時佔用該第2内部資料匯 μ碎泫1與第2資料匯流排二者i„ 丄 排或該第I/、 一 述之資訊處理設備，其中： 將該笫1 π …’、’破睿與至少其中一外部 排 其中 以事0°^祕述之資訊處理設愤六. 25.如申請專利輸入/輸出裝置的資 將優先順序預設到該複數 料輸入/輸出操作；與

   六、申請專利範圍 回應於預設的該優先順序’該第2控制裝置請求該第1 控制裝置釋放該第1控制裝置所佔用的至少該第1内部資料 匯流排，與回應於藉由該第1控制裝置控制對該第1内部資 料匯流排的釋放而控制該複數個内部輸入7輸出裝置的資 料輸入/輸出操作，同時佔用該第2内部資料匯流排。 該第2控制裝置基於供應的該資訊而請求該第丨控制 置釋該第1内部資料匯流排，與基於藉由該第1控制 裝置ΐ ί Ϊ】内部資料匯流排的釋放而控制該内部輪入/ 26.如申請專利範圍第25項所述之資訊處理設備，其中： 當該第1控制裝置控制該内部輸入/輸出裝置的資料輪 入/輸出操作同時佔用至少該第1内部資料匯流排，與促使 該第2控制裝置控制該内部輸入/輪出裝置的資料輸入/輪 出操作同時佔用至少該第2内部資料匯流排時，該第丨控制 裝置將有關内部輪入/輸出裝置中欲執行之資料輸入/輪出 控制的資訊供應到該第2控制裝置；與 出裝置的資料輪入/輸出操作’同時佔用至少該第 輸 流排。 貝料匯 27.如:請專利範圍第23項所述之資訊處理設備，复 回應於從資料需被輸入/輸出的内部與部輸^ : 裝置所做的其中一請求、電腦程式與外部來源，該/輪出 制裝置：求該第i控制裝置釋放至少該第i内部資料^， 排；與J於藉由該第1控制裝置對該約内部資料匯 釋放而控制該内部輸入/輸出裝置的資料 2排的 同時佔用至少該第2資料匯流排。料輸入/輸出操作， _406230_ 六、申請專利範圍 28. 如申請專利範圍第23項所述之資訊處理設備，其中： 其中一該第1控制裝置與該第2控制裝置請求另一該第 1控制裝置與該第2控制裝置釋放至少其中一該第1與第2内 部資料匯流排的一部分；與基於藉由另一該第1控制裝置 與該第2控制裝置對至少其中一該第1與第2内部資料匯流 排的該部分的釋放而控制該内部輸入/輸出裝置的資料輸 入/輸出操作，同時佔用至少其中一該第1與第2内部資料 匯流排的該部分。 29. 如申請專利範圍第23項所述之資訊處理設備，尚包 含： 匯流排連接裝置，其連接到至少該第1與第2内部資料 匯流排，藉以在藉由其中一該第1與第2控制裝置對該匯流 排連接裝置的控制下透過該匯流排連接裝置將該複數個内 部輸入/輸出裝置連接到任一該第1與第2資料匯流排，以 輸入/輸出資料。 30. 如申請專利範圍第2 3項所述之資訊處理設備，其中： 該第1控制裝置與該第2控制裝置係由CPU (中央處理 器）與DMAC (直接記憶體存取控制器）所構成。 31. 如申請專利範圍第3 0項所述之資訊處理設備，其中： 該D M A C包含： 通道控制器，其連接到該CPU ; 資料控制器，其連接到該第1與第2内部資料匯流排； 位址控制器，其連接到該第1與第2内部資料匯流排； 與

   第74頁 —406230 六、申請專利範圍 DMA控制暫存器，其連接刻該通道控制器。 . 3 2'如申請專利範圍第23項所述之資訊處理設備，其中 該複數個内部輸入/輸出裝置包含至少一計時器、一 A/D轉換器與—串列界面。 , 33·如申請專利範圍第23項所述之資訊處理設備，尚包 含： 内部記憶體，其連接到該第1與第2内部資料匯流排， 用於在該第1與第2控制裝置的控制下儲存資料。 34· —種資訊處理設備，包含： . 至少第1與第2内部資料匯流排，其相互獨立地汉置， 至少一外部資料匯流排； 複數個内部輸入/輸出裝置’其連接到至少其中一該 第1與第2内部匯流排，用於輸入/輸出資料； 複數個外部輸入/輸出裝置’其連接到該至少一外部 資料匯流排，用於輸入/輸出資料； _ 第1控制裝置，用於控制該内部輸入/輸出裝置的資料 輸入/輸出操作，同時佔用至少該第1内部資料匯流排，= 第2控制裝置，用於請求該第1控制裝置釋放該=== 第1内部資料匯流排，與用於回應於藉由該第1控制Λ的 該第1内部資料匯流排的釋放與基於該外部資料匯你， 佔用狀態而控制該輸入/輸出裝置的資料輸入/輸 、 同時佔用該第2内部資料匯流排；其中： ,^ A 該第1控制裝置基於從該第2控制裝置/做、的°該 與第1控制裝置本身的操作狀態而釋放所請求被

   第75頁 六、申請專利範圍 第1内部資料匯流排。 35. 如申請專利範圍第34項所述之資訊處理設備，其中： 藉由該第1控制裝置對該第1 /第2内部資料匯流排與該 外部資料匯流排的佔用狀態係由下列狀態所構成： 第1佔用狀態，其中該第1 /第2内部資料匯流排，或該 外部資料匯流排均不被釋放； 第2佔用狀態，其中任一該第1 /第2内部資料匯流排被 釋放； 第3佔用狀態，其中該第1 /第2内部資料匯流排二者均 被釋放； 第4佔用狀態，其中只有該外部資料匯流排被釋放； 與 第5佔用狀態，其中任一該外部資料匯流排與任一該 第1 /第2資料匯流排被釋放；且其中： 該第2控制裝置請求該第1控制裝置回應於該内部輸入 /輸出裝置的資料輸入/輸出控制模式，將藉由該第1控制 裝置所請求的本次資料-匯流排-佔用狀態轉換到該第1至 第5佔用狀態中所定義的另一資料-匯流排-佔用狀態；並 基於由該第1控制裝置所請求之本次資料-匯流排-佔用狀 態的轉換，而在該轉換的資料-匯流排-佔用狀態下控制該 輸入/輸出裝置的資料輸入/輸出操作。 36. 如申請專利範圍第34項所述之資訊處理設備，其中： 將該第1與第2内部資料匯流排、該複數個内部輸入/ 輸出裝置、該第1與第2控制裝置與至少其中一外部匯流排

   第76頁 _406230_ 六、申請專利範圍 控制器以單一晶片微電腦的形式形成在單一晶片上。 37. 如申請專利範圍第34項所述之資訊處理設備，其中： 將優先順序預設到該複數個内部輸入/輸出裝置的資 料輸入/輸出操作；與 回應於預設的該優先順序，該第2控制裝置請求該第1 控制裝置釋放該第1控制裝置所佔用的至少該第1内部資料 匯流排，與回應於藉由該第1控制裝置對該第1内部資料匯 流排的釋放而控制該複數個内部輸入/輸出裝置的資料輸 入/輸出操作，同時佔用該第2内部資料匯流排。 38. 如申請專利範圍第3 7項所述之資訊處理設備，其中： 當該第1控制裝置控制該内部輸入/輸出裝置的資料輸 入/輸出操作同時佔用至少該第1内部資料匯流排，與促使 該第2控制裝置控制該内部輸入/輸出裝置的資料輸入/輸 出操作同時佔用至少該第2内部資料匯流排時，該第1控制 裝置將有關内部輸入/輸出裝置中欲執行之資料輸入/輸出 控制的資訊供應到該第2控制裝置；與 該第2控制裝置基於供應的該資訊而請求該第1控制裝 置釋放至少該第1内部資料匯流排，與基於藉由該第1控制 裝置對該第1内部資料匯流排的釋放而控制該内部輸入/輸 出裝置的資料輸入/輸出操作，同時佔用至少該第2内部資 料匯流排。 39. 如申請專利範圍第34項所述之資訊處理設備，其中： 回應於從資料需被輸入/輸出的内部與外部輸入/輸出 裝置所做的其中一請求、電腦程式與外部來源，該第2控

   第77頁 _____ 406230 ________ 六、 申請專利範圍 制裝置請求該第1控制裝置釋放至少該第1内部資料匯流 排；與基於藉由該第1控制裝置對該第1内部資料匯流排的 釋放而控制該内部輸入/輸出裝置的資料輪入/輸出操作， 同時佔用至少該第2資料匯流排。 40. 如申請專利範圍第34項所述之資訊處理設備，其中： 其中一該第1控制裝置與該第2控制裝置請求另一該第 1控制裝置與該第2控制裝置釋放至少其中一該第1與第2内 部資料匯流排的一部分；與基於藉由另一該第1控制裝置 與該第2控制襞置對至少其中一該第1與第2内部資料匯流 排的該部分的釋放而控制該内部輸入/輸出裝置的資料輸 入/輸出操作，同時佔用至少其中一該第1與第2資料匯流 排的該部分。 41. 如申請專利範圍第34項所述之資訊處理設備，尚包 含： 匯流排連接裝置，其連接到至少該第1與第2内部資料 匯流排，藉以在藉由其中一該第1與第2控制裝置對該藤流 排連接裝置的控制下透過該匯流排連接裝置將該複數個内 部輸入/輸出裝置連接到任一該第1與第2資料匯流排’以 輸入/輸出資料。 . 42. 如申請專利範圍第34項所述之資訊處理設備，其中. 該第1控制裝置與該第2控制裝置係由CPU (中央處理 器）與DMAC (直接記憶體存取控制器）所構成。 . 43·如申請專利範圍第42項所述之資訊處理設備’其中. 該DMAC包含：

   六、申請專利範圍 通道控制器 資料控制器 位址控制器 與 -4QB230- 其連接到該CPU ; 其連接到該第1與第2内部資料匯流排 其連接到該第1與第2内部資料匯流排 44. DMA控制暫存器，其連接到該通道控制器。 如申請專利範圍第34項所述之資訊處理設備，其中： 該複數個内部輸入/輸出裝置包含至少一計時器、一 A/D轉換器與一串列界面。 45.如申請專利範圍第34項所述之資訊處理設備，尚包 含： 内部記憶體，其連接到該第1與第2内部資料匯流排， 用於在該第1與第2控制裝置的控制下儲存資料。 46· 一種資訊處理方法，包含： 第1控制步驟，用於在第1控制裝置的控制下控制複數 個輸入/輸出裝置所執行的資料輸入/輸出操作，其中第1 控制裝置連接到至少其中一第1與第2資料匯流排同時佔用 至少該第1資料匯流排； 第2控制步驟，用於在第2控制裝置的控制下請求該第 $制裝置釋放該第2資料匯流排，其在控制該複數個輸入 /輸出裝置的資料輸入/輸出操作同時佔用該第1資料匯流 排的該第1控制步驟中未被佔用； 兮 第3控制步驟，用於判斷關於該第2控制裝置是否基於 ^ f求與第2控制裝置本身的操作狀態而釋放未被第2控制 本身所佔用的該第2資料匯流排，與之後用於將判斷

   第79頁 406230 六、申請專利範圍 結果通知到該第1控制裝置；與 第4控制步驟，用於在該第1控制裝置的控制下基於從 該第2控制裝置所做的該通知而控制該複數個輸入/輸出裝 置的資料輸入/輸出操作同時佔用未被第2控制裝置所佔用 的該第2資料匯流排。

   第80頁