JPH0784987A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 同一チップに敷き詰めゲート領域と共に実装
されたマクロセルの動作性能を充分に引き出すことであ
る。 【構成】 クロック信号ＣＬＫに同期動作する敷詰めゲ
ート領域４と、クロック信号ＣＬＫよりも周波数の高い
クロック信号ｃｋに同期動作するＲＡＭコア７（マクロ
セル）との間に速度変換回路領域８を設ける。これは、
クロック信号ＣＬＫの周波数を逓倍したクロック信号ｃ
ｋを形成し、敷き詰めゲート領域における所定単位動作
のアクセスサイクル期間にその複数動作サイクル分のア
クセス情報を敷き詰めゲート領域から並列的に受け、こ
れをクロック信号ｃｋに同期する複数動作サイクル期間
に直列的にＲＡＭコアに供給し、シングルポートのＲＡ
Ｍコアを見掛け上デュアルポートＲＡＭとしてアクセス
できるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ ＩＣ）などと称されるカスタム
若しくはセミカスタム化された半導体集積回路に適用し
てその性能向上に有効な技術に関する。

【０００２】

【従来の技術】最近の半導体集積回路における最近の微
細集積技術の進歩により、回路動作の高速化も実現され
ている。斯く事情の下では、種々の半導体集積回路の性
能をその応用システムレベルで、いかにバランス良く引
き出して有効に使い切るかが重要な技術課題である。こ
れを解決する一つの手法が特開平４−８７３６２号公報
に記載されている。この技術は、複数個の半導体集積回
路を回路基板に実装する、いわゆるマルチチップシステ
ムに係わるものである。半導体集積回路間の信号伝送速
度は当該集積回路が実装される回路基板の物理的条件、
例えば信号配線の配線抵抗や寄生容量などによって決ま
るためそれ程向上しないが、半導体集積回路それ自体の
動作速度は回路素子の微細化などによる半導体集積回路
技術の進歩につれて著しく向上する。個々の半導体集積
回路自体についてはそのような技術の進歩があっても、
システム全体の性能は、半導体集積回路間の信号伝送速
度に律則されて、充分に向上できなくなる。上記従来技
術は、マルチチップ構成のシステム全体の性能を向上さ
せるように、半導体集積回路間の信号伝送速度と半導体
集積回路内部の速度との整合を図るための手法を提供す
るものである。すなわち、半導体集積回路間の信号伝送
速度は相対的に遅いことを前提に、半導体集積回路内部
では高速動作できるように、第１の半導体集積回路の出
力とそれを受ける別の第２の半導体集積回路の対応入力
との間に当該出力信号毎に複数本の信号線を設け、第１
の半導体集積回路の出力動作サイクル毎に当該出力を順
次異なる信号線に切換え出力するデマルチプレクサと、
そのデマルチプレクサの出力を上記第１の半導体集積回
路の出力動作サイクルに同期する第２の半導体集積回路
の入力動作サイクル毎に順次切換え選択して第２の半導
体集積回路の入力端子に導くマルチプレクサとを設けた
ものである。マルチプレクサ及びデマルチプレクサによ
る時分割数、すなわち単一の入出力端子に対応して設け
られる信号線の本数は、外部信号線を介して伝達できる
信号周波数と半導体集積回路における入出力動作周波数
との関係に従って決定される。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
技術は実装基板上の信号線を介して伝達できる信号周波
数と半導体集積回路における入出力動作周波数との相違
を吸収する技術であり、高集積化の一途をたどる半導体
集積回路内部で将来起こるであろう回路ブロック間の動
作速度のギャップを解決しようとするものではない。本
発明者はそれについて以下のような検討を行った。

【０００４】ＡＳＩＣと称されるような半導体集積回路
などはユーザが要求する機能を実現するための回路領域
として敷き詰めゲート領域を有する。敷き詰めゲート領
域は例えば繰り返し的に多数配置された基本回路の接続
態様によって所要の機能が実現される領域である。した
がってその領域は、トランジスタサイズがほぼ一定にさ
れ、所要の配線領域が予め随所に設けられ、比較的集積
度が低く、動作速度の高速化にもある程度の限界があ
る。一方、そのような半導体集積回路においては高集積
化のために所要のマクロセルを用いることができる。マ
クロセルはＲＡＭやＣＰＵなどといった一定の機能が予
め決定されて回路配置若しくは動作速度などの点におい
て最適化が施された回路ブロックである。マクロセルは
ＲＡＭ等の機能ブロック単位で作られ、例えば人手を主
体とする設計によって敷き詰めゲート領域などの他の回
路部分より高密度に作られる。回路技術とプロセス技術
の進歩により、マクロセルのような部分は敷き詰めゲー
ト領域に形成されるような他の回路部分よりも動作の高
速化が得られる。

【０００５】上記のようなマクロセルと敷き詰めゲート
領域が併存する半導体集積回路全体の動作性能を最大限
に引き出すには、それぞれの領域で可能な限り高速動作
させればよいが、そのためには、マクロセルの動作速度
に見合った複数動作サイクル分の情報を敷詰めゲート領
域の動作サイクルに従って並列的に与えなければなら
ず、また、このようにして並列的に与えられた複数動作
サイクル分の情報をマクロセルの動作に最適なタイミン
グで与えることが必要になる。これに対処するには敷詰
めゲート領域とマクロセルとのインタフェース部分に上
記マルチプレクサやデマルチプレクサを単に挿入するだ
けでは済まない。

【０００６】さらに、半導体集積回路内部における回路
ブロック間の動作速度のギャップは、選択すべきマクロ
セルの機能によっても実質的に吸収することができる。
例えば、敷詰めゲート領域における一つのメモリアクセ
スサイクル期間にマクロセルとしてのＲＡＭを並列的に
リード及びライトするという仕様を満足させようとする
場合、当該ＲＡＭにデュアルポートＲＡＭを採用すれば
その仕様を満足させることはできる。このときデュアル
ポートＲＡＭは敷詰めゲート領域と同一速度で動作させ
れば充分である。しかしながら、上述のようにマクロセ
ルは高速動作可能であるから、このような利用形態は当
該マクロセルの機能を充分に発揮させてはいない。しか
も、複数ポート有するＲＡＭはその周辺回路がシングル
ポートＲＡＭの大凡２倍になってチップ占有面積が大き
くなる。このようなときに、高速動作可能なマクロセル
の動作速度を充分に発揮させようとする観点に立てば、
敷詰めゲート領域から並列的に発生されたリード及びラ
イトアクセスサイクルによってシングルポートのＲＡＭ
マクロセルが時系列的にリード及びライト動作できるよ
うにする付加回路が必要になる。

【０００７】本発明の目的は、相互に異なる周波数のク
ロック信号に同期動作される複数の回路領域相互間にお
いて一方の回路領域からの並列的なアクセス指示とこれ
を受ける他方の回路領域における直列的なアクセス動作
とを同期的に行うことができる半導体集積回路を提供す
ることにある。本発明の別の目的は、同一半導体基板に
敷き詰めゲート領域と共に実装されたマクロセルの動作
性能を充分に引き出すことができる半導体集積回路を提
供することにある。本発明の更に別の目的は、相対的に
高速動作可能なＲＡＭの一つのポートを相対的に動作速
度の遅い回路領域からはマルチポートとしてアクセスで
きる半導体集積回路を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、第１のクロック信号に同期動作
される敷詰めゲート領域のような第１の回路領域と、上
記第１のクロック信号よりも周波数の高いクロック信号
に同期動作可能とされるマクロセルのような第２の回路
領域とを備えた半導体集積回路において、これと同一の
半導体基板に、上記第１の回路領域と第２の回路領域と
の間で情報の受け渡しを行うための速度変換回路領域を
設け、当該速度変換回路領域を、上記第１のクロック信
号に基づいて当該第１のクロック信号の周波数に対して
逓倍された周波数の第２のクロック信号を形成して上記
第２の回路領域に供給する逓倍クロック発生回路と、第
１の回路領域における所定単位動作のサイクル期間にそ
の複数動作サイクル分の情報を第１の回路領域から並列
的に受け、斯る並列的な情報を第２のクロック信号に同
期する複数動作サイクル期間に直列的に第２の回路領域
に供給する並列・直列変換回路とによって構成するもの
である。第２の回路領域から第１の回路領域への情報伝
達を考慮したときの上記速度変換回路領域は、第２の回
路領域が上記第２のクロック信号に同期動作してその複
数動作サイクル期間によって得られる情報を第２の回路
領域から直列的に受け、斯る直列的な情報を、第１のク
ロック信号で規定される所定単位動作のサイクル期間に
並列的に上記第１の回路領域に供給する直列・並列変換
回路を備える。或は、第２の回路領域が上記第２のクロ
ック信号に同期する動作サイクル期間で得た情報を受
け、斯る情報を、当該第２のクロック信号に同期する動
作サイクル期間を越えて上記第１の回路領域に供給する
引延ばし回路を備える。

【００１１】上記マクロセルが、メモリアレイと、メモ
リアレイに対するデータの書込み及び読み出しを行うた
めに上記速度変換回路領域に結合されたアクセスポート
とを有するＲＡＭコアであるとき、このＲＡＭコアは、
上記速度変換回路を通すことによって上記第１の回路領
域からは見掛け上アクセスポートの数が上記第１のクロ
ック信号に対する第２のクロック信号の逓倍数倍にされ
る。例えば、第１のクロック信号に同期動作されるゲー
ト敷き詰め領域のような第１の回路領域と、上記第１の
クロック信号よりも周波数の高いクロック信号に同期動
作可能にされると共に、メモリアレイ及び当該メモリア
レイに対するデータの書込み及び読み出しを行うための
アクセスポートを有するＲＡＭコアのような第２の回路
領域とを備えた半導体集積回路において、これと同一の
半導体基板に、上記第１の回路領域と第２の回路領域と
の間で情報の受け渡しを行うための速度変換回路領域を
設け、当該速度変換回路領域を、上記第１のクロック信
号に基づいて当該第１のクロック信号の周波数に対して
逓倍された周波数の第２のクロック信号を形成し上記第
２の回路領域に供給する逓倍クロック発生回路と、第１
の回路領域におけるメモリアクセスの単位動作サイクル
期間に複数動作サイクル分の複数のメモリアクセス情報
を第１の回路領域から並列的に受け、斯る並列的な複数
のメモリアクセス情報を第２のクロック信号に同期する
複数のメモリ動作サイクル期間に直列的に第２の回路領
域の一つのアクセスポートに供給する並列・直列変換回
路とによって構成するものである。このとき上記ＲＡＭ
コアが、データの書込み及び読み出しに兼用されるアク
セスポートを有し、第１の回路領域にとってＲＡＭコア
に対するアクセス動作の大半がデータ読み出しと書き込
みとを交互に行う動作であるとき、そのようなアクセス
態様の効率化に向けて上記速度変換回路を構成する場
合、当該速度変換回路は、上記第１の回路領域から第２
の回路領域へのアクセス制御信号と第１のクロック信号
とを第１の回路領域から受け、上記アクセス制御信号に
よって読出し及び書込みが並列的に指示されたときに、
上記第１のクロック信号に基づいて当該第１のクロック
信号の周波数に対して逓倍された周波数の第２のクロッ
ク信号と、当該第２のクロック信号に同期する読出し動
作とこれに続く書込み動作を順次指示するリード・ライ
ト信号とを形成して、上記第２の回路領域に供給する逓
倍クロック発生回路と、第１の回路領域におけるメモリ
アクセスの単位動作サイクル期間に書込み及び読出しの
ためのメモリアクセス情報を第１の回路領域から並列的
に受け、斯る並列的な複数のメモリアクセス情報を第２
のクロック信号に同期する複数のメモリ動作サイクル期
間に直列的に第２の回路領域の一つのアクセスポートに
供給する並列・直列変換回路と、第２の回路領域が上記
第２のクロック信号に同期する読出し動作サイクル期間
に上記メモリアレイから読出した情報を受け、斯る情報
を、当該第２のクロック信号に同期する読出し動作サイ
クル期間を越えて上記第１の回路領域に供給する引延ば
し回路とによって構成する。

【００１２】上記マクロセル若しくはＲＡＭコアのよう
な第２の回路領域は、速度変換回路領域と共に複合マク
ロセルと称する領域を構成する。これは、ＲＡＭコアの
ようなコアとなるマクロセルと上記速度変換に必要な回
路を搭載するマクロセルを合体させたものである。双方
のマクロセルはデータライブラリのような形態を以って
予め数種類のものが用意されていて、半導体集積回路に
実現すべき機能に応じて選択されることになる。

【００１３】

【作用】上記した手段によれば、速度変換回路領域は、
半導体集積回路の一部の回路領域として高速動作可能な
マクロセルなどを採用する場合に、敷き詰めゲート領域
のような周辺論理部分が高速に動作できなくても、チッ
プ内部で信号速度の変換を行うので、マクロセルを限界
近くの高速動作で使い切ることを可能にする。マクロセ
ルがＲＡＭの場合には例えば敷き詰めゲート領域の動作
速度に対して２倍の高速化を図ることができれば、原理
的には２倍の面積分を以って当該ＲＡＭを一対採用し並
列動作させるのと同じ機能を果たしていることになるの
で、チップの高密度化に寄与する。

【００１４】

【実施例】図１には本発明に係る半導体集積回路の一実
施例がチップイメージで示される。この半導体集積回路
は、ＡＳＩＣ例えばゲートアレイの手法を部分的に採用
して構成されるものであり、チップ１の周辺部には多数
のボンディングパッド２と入出力バッファ３が配置さ
れ、その中央部分には敷き詰めゲート領域４と複合マク
ロセル５が配置される。

【００１５】上記敷き詰めゲート領域４は、繰り返し的
に多数配置された基本回路の接続態様によって所要の機
能が実現される。例えばゲートアレイの相補型ＭＯＳ基
本セルが多数配置されて構成される。６はクロックパル
スジェネレータ（ＣＰＧ）であり、例えば外部から供給
されるシステムクロック信号φを分周または単に整形し
て第１のクロック信号ＣＬＫを生成する。敷き詰めゲー
ト領域４の回路は当該第１のクロック信号ＣＬＫに同期
動作される。本実施例において第１のクロック信号ＣＬ
Ｋの周波数はｆとされる。

【００１６】上記複合マクロセル５は、ＲＡＭコア７と
速度変換回路領域８を含み、夫々はマクロセルとされ、
所要の機能を実現するために夫々選択されて合体された
複合的なマクロセルである。マクロセルは、上記敷詰め
ゲート領域４よりも回路素子の集積密度が高くされ、そ
の機能が予め決定されている機能ブロックである。また
複合マクロセルの構造にしておけば、コアと周辺部分と
の組合わせにより、多様な機能を持った複合マクロセル
を提供できることになり、マクロセル機能の充実化を図
ることができる。

【００１７】マクロセルとしてのＲＡＭコア７は、所定
の機能が予め決定されて回路配置若しくは動作速度など
の点において最適化が施されており、例えば人手を主体
とする設計によって敷き詰めゲート領域などの他の回路
部分より高密度に作られ、その結果として、敷き詰めゲ
ート領域４に形成される他の回路部分よりも動作の高速
化が得られる。このＲＡＭコア７は上記第１のクロック
信号ＣＬＫよりも周波数の高いクロック信号に同期動作
可能とされる。

【００１８】上記速度変換回路領域８は、ＲＡＭコア７
の同期クロック信号として第２のクロック信号ｃｋを第
１のクロック信号ＣＬＫに基づいて形成する。第２のク
ロック信号ｃｋは、第１のクロック信号ＣＬＫの周波数
に対して逓倍（例えばｎ倍）された周波数とされる。さ
らに速度変換回路領域８は、相互に異なる周波数のクロ
ック信号に同期動作される敷き詰めゲート領域４とＲＡ
Ｍコア７相互間において敷き詰めゲート領域４からの並
列的なアクセス指示とこれを受けるＲＡＭコア７におけ
る直列的なアクセス動作とを同期的に行うためのアクセ
ス情報の伝達速度変換を行う。速度変換回路領域８と敷
き詰めゲート領域４との回路的な接続は配線領域９を介
して行われる。

【００１９】上記半導体集積回路は、特に制限されない
が、通信制御用の半導体集積回路であり、ＲＡＭコア７
は通信用時間スイッチの主要構成要素として利用され
る。

【００２０】図２には上記ＲＡＭコア７の一例ブロック
図が示される。メモリアレイ１０は、リード・ライト可
能なメモリセルＭＣがマトリクス配置され、メモリセル
ＭＣの選択端子が対応する行のワード線ＷＬに結合さ
れ、そのデータ入出力端子が対応する列のデータ線ＤＬ
に結合される。メモリセルＭＣを選択するためのアドレ
ス信号はアドレス入力端子ａｉからアドレスバッファ１
１に供給され、これがデコーダ１２にて解読されること
により、ワード線選択信号とデータ線選択信号が形成さ
れる。ワード線選択信号はワードドライバ１３に供給さ
れ、選択されるべきワード線がそれによって選択レベル
に駆動される。データ線選択信号はカラムスイッチ回路
１４に供給され、それによって選択されるべきデータ線
をコモンデータ線１５に結合する。コモンデータ線１５
はリード・ライト制御回路１６に結合される。リード・
ライト制御回路１６は上記コモンデータ線１５に結合さ
れたメモリセルＭＣに対して読み出しを行うか書き込み
を行うかを選択する。その動作はリード・ライト信号ｒ
／ｗによって指示される。外部からの書き込みデータは
データ入力端子ｄｉｎｊからデータ入力バッファ１７に
供給され、所定のタイミングを以ってリード・ライト制
御回路１６に供給される。メモリセルＭＣからコモンデ
ータ線１５に読み出されたデータは所定のタイミングで
リード・ライト制御回路１６を介してセンスアンプ１８
に供給され、これによって増幅された読出しデータはそ
の後段のデータ出力バッファ１９から所定のタイミング
でデータ出力端子ｄｏｊに出力される。２０はＲＡＭコ
ア７のタイミング発生回路であり、クロック信号ｃｋに
同期して内部の各種動作タイミング信号を発生する。以
上より明らかなように上記ＲＡＭコア７は書き込み及び
読み出しが可能なシングルポートのＲＡＭとされ、クロ
ック信号ｃｋに同期してダイナミックに動作される。

【００２１】図３には上記速度変換回路領域８の一実施
例ブロック図が示される。同図に示される速度変換回路
領域８は、敷き詰めゲート領域４の回路がＲＡＭコア７
を見掛け上デュアルポートＲＡＭとしてアクセスできる
ようにするものである。特に、同図に示される構成は、
敷き詰めゲート領域４の回路がメモリアクセスの単位動
作サイクル期間に並列的な書き込みアクセス又は並列的
な読み出しアクセスをＲＡＭコア７に対して行えるよう
にする。そのアクセスを受けるＲＡＭコア７は実際には
直列的に動作し、高速処理される。

【００２２】すなわち、速度変換回路８は、敷き詰めゲ
ート領域４から並列的に供給される２種類のアドレス信
号Ａ(A)i、Ａ(B)iを直列に変換してＲＡＭコア７のアド
レス入力端子ａｉに供給するアドレス並列・直列変換回
路３０と、敷き詰めゲート領域４から並列的に供給され
る２種類の書き込みデータＤin(A)j、Ｄin(B)jを直列に
変換してＲＡＭコア７のデータ入力端子ｄinjに供給す
るライトデータ並列・直列変換回路３１と、ＲＡＭコア
７のデータ出力端子ｄｏｊから直列的に出力された読み
出しデータを並列に変換してデータＤo(A)j、Ｄo(B)jを
出力するリードデータ直列・並列変換回路３２と、上記
第１のクロック信号ＣＬＫに基づいて当該第１のクロッ
ク信号ＣＬＫの周波数（ｆ）に対して逓倍例えば２倍さ
れた周波数（２ｆ）の第２のクロック信号ｃｋを形成し
てＲＡＭコア７に供給する逓倍クロック発生回路３３と
を備える。上記ライトデータ並列・直列変換回路３１は
リード・ライト信号Ｒ／Ｗ（Ａ），Ｒ／Ｗ（Ｂ）によっ
てリード動作が指示されるときその出力は高インピーダ
ンス状態に制御される。上記リードデータ直列・並列変
換回路３２はリード・ライト信号Ｒ／Ｗ（Ａ），Ｒ／Ｗ
（Ｂ）によってライト動作が指示されるときその出力は
高インピーダンス状態に制御される。尚、同図において
３４はＲＡＭコア７のテスト回路であり、ＴＥＳＴＤin
はテストデータ入力、ＴＥＳＴＤoはテストデータ出力
である。

【００２３】アドレス並列・直列変換回路３０はクロッ
ク信号ＣＬＫに同期してアドレス信号Ａ(A)i、Ａ(B)iを
並列的に取り込む。クロック信号ＣＬＫのサイクルで規
定される敷き詰めゲート領域側４のメモリアクセスサイ
クルにおいてリード・ライト信号Ｒ／Ｗ（Ａ），Ｒ／Ｗ
（Ｂ）で示される動作モードがライト動作の時、ライト
データ並列・直列変換回路３１はクロック信号ＣＬＫに
同期して書き込みデータＤin(A)j、Ｄin(B)jを並列的に
取り込む。このようにして並列的に取り込まれたアドレ
ス信号及び書き込みデータは、クロック信号ｃｋに同期
して直列的にＲＡＭコア７に供給される。リード・ライ
ト信号Ｒ／Ｗ（Ａ），Ｒ／Ｗ（Ｂ）によって書き込み動
作が指示されたＲＡＭコア７において、クロック信号Ｃ
ＬＫの１サイクルに２サイクル変化されるクロック信号
ｃｋの最初のサイクルではＡ系のアドレス信号Ａ(A)iに
よって選択されたメモリセルにＡ系の書き込みデータＤ
in(A)jが書き込まれ、クロック信号ｃｋの次のサイクル
ではＢ系のアドレス信号Ａ(B)iによって選択されたメモ
リセルにＢ系の書き込みデータＤin(B)jが書き込まれ
る。一方、クロック信号ＣＬＫのサイクルで示されるメ
モリアクセスサイクルにおいてリード・ライト信号Ｒ／
Ｗ（Ａ），Ｒ／Ｗ（Ｂ）で示される動作モードがリード
動作の時は、クロック信号ｃｋの最初のサイクルではＡ
系のアドレス信号Ａ(A)iによって選択されたメモリセル
からの読み出しデータがＲＡＭコア７のデータ出力端子
ｄｏｊからリードデータ直列・並列変換回路３２に供給
されてラッチされ、これに続くクロック信号ｃｋの次の
サイクルではＢ系のアドレス信号Ａ(B)iによって選択さ
れたメモリセルからの読み出しデータがリードデータ直
列・並列変換回路３２にラッチされ、所定のタイミング
を以ってデータ直列・並列変換回路３２から双方の読み
出しデータＤo(A)j、Ｄo(Bj)が並列的に読み出される。

【００２４】したがって、図３に示される速度変換回路
領域８を採用することにより、敷き詰めゲート領域４の
回路はシングルポートのＲＡＭコア７を見掛け上デュア
ルポートＲＡＭとしてアクセスできるようになる。特
に、本実施例においては敷き詰めゲート領域４の回路に
よる並列アクセスは読み出し又は書き込みの一方に限ら
れているが、半導体集積回路全体としての利用形態がそ
れで充分であれば、デュアルポートを有するＲＡＭコア
を採用する場合に比べて当該ＲＡＭのチップ占有面積を
著しく低減でき、敷き詰めゲート領域４にとってはそれ
と同様のアクセス速度を得ることができる。

【００２５】図４には上記速度変換回路領域８の別の実
施例ブロック図が示される。同図に示される速度変換回
路領域８も上記実施例同様に、敷き詰めゲート領域４の
回路がＲＡＭコア７を見掛け上デュアルポートＲＡＭと
してアクセスできるようにするものであるが、敷き詰め
ゲート領域４からの並列アクセスは読み出しと書き込み
動作が並列される態様とされる点で上記実施例と相違す
る。すなわち、見掛け上のデュアルポートの一方のポー
トはリード専用ポートとみなされ、他方のポートはライ
ト専用ポートとみなされる。

【００２６】図４の速度変換回路８は、敷き詰めゲート
領域４から並列的に供給される読み出しアドレス信号Ａ
(Ｒ)i及び書き込みアドレス信号Ａ(Ｗ)iを直列に変換し
てＲＡＭコア７のアドレス入力端子ａｉに供給するアド
レス並列・直列変換回路４０と、敷き詰めゲート領域４
から供給される書き込みデータＤinjを所定のタイミン
グを以ってＲＡＭコア７のデータ入力端子ｄinjに供給
する書き込みデータ供給回路４１と、ＲＡＭコア７のデ
ータ出力端子ｄｏｊから出力されたデータをラッチして
読み出しデータＤojの出力期間を敷き詰めゲート領域の
４にとって望ましい期間引き延ばしする引き延ばし回路
４２と、逓倍クロック発生回路４３とを備える。

【００２７】上記逓倍クロック発生回路４３は、上記第
１のクロック信号ＣＬＫ、書き込み動作を指示するライ
トイネーブル信号ＷＥ、及び読み出し動作を指示するリ
ードイネーブル信号ＲＥが供給され、ライトイネーブル
信号ＷＥ及びリードイネーブル信号ＲＥによって書込み
及び読出しが並列的に指示されたとき、上記第１のクロ
ック信号ＣＬＫに基づいて当該第１のクロック信号ＣＬ
Ｋの周波数（ｆ）に対して逓倍（例えば２倍）された周
波数（２ｆ）の第２のクロック信号ｃｋを形成し、さら
に、当該第２のクロック信号ｃｋに同期する読出し動作
とこれに続く書込み動作とを順次指示するリード・ライ
ト信号ｒ／ｗとを形成してＲＡＭコア７に供給する。上
記リード・ライト信号ｒ／ｗは、ＲＡＭコア７のリード
サイクルとライトサイクルを切り換える切換えパルスと
して機能され、アドレス並列・直列変換回路４０、書き
込みデータ供給回路４１、及び引き延ばし回路４２にも
供給される。

【００２８】上記リード・ライト信号ｒ／ｗにてＲＡＭ
コア７にリードサイクルが指示されると、これに応じて
アドレス並列・直列変換回路４０はリードアドレスＡ
（Ｒ）ｉを読み込み、ライトサイクルが指示されるとラ
イトアドレスＡ（Ｗ）ｉを読み込む。特に制限されない
が、書き込みデータ供給回路４１はＲＡＭコア７のリー
ドサイクルの指示に呼応して予め書き込みデータＤinj
をデータ入力端子ｄinjに与える。この間にＲＡＭコア
７からデータ出力端子ｄojに読み出されたデータは引き
延ばし回路４２を介して次のライトサイクルに亘って出
力が維持される。このライトサイクルにおいては、予め
ＲＡＭコア７に供給されて保持されている書き込みデー
タＤinjが書き込みアドレスＡ(W)iに従ったメモリセル
に書き込まれる。

【００２９】特に制限されないが、逓倍クロック発生回
路４３に与えられるライトイネーブル信号ＷＥとリード
イネーブル信号ＲＥの何れかが非活性状態にされている
ときは、ＲＡＭコア７における一連のリードサイクルと
ライトサイクルの一方が無効にされる。換言すれば、敷
き詰めゲート領域４から読み出し及び書き込みの並列ア
クセスが指示されないとき、ＲＡＭコア７は第１のクロ
ック信号ＣＬＫのサイクル動作期間にシングルポートの
ＲＡＭとして機能される。

【００３０】図５には上記図４の詳細な一例論理回路図
が示され、図６にはその動作タイミングチャートの一例
が示される。

【００３１】図５の逓倍クロック発生回路４３において
第１のクロック信号ＣＬＫの入力段には２段のノンイン
バータ（論理反転を伴わない遅延成分若しくは波形整形
又は増幅機能を持った回路要素と理解されたい）ＮＩ
１、ＮＩ２とインバータＩＶ１との直列回路によって遅
延回路が形成される。一方の入力にクロック信号ＣＬＫ
を受けるアンドゲートＡＮ１はその遅延回路で得られる
遅延時間をパルス幅とするクロック信号を出力する。ア
ンドゲートＡＮ１の出力はアンドゲートＡＮ２を通して
リードクロックｒｃｋとされる。アンドゲートＡＮ２の
他方の入力には上記リードイネーブル信号ＲＥが供給さ
れ、リード動作を指示する時に“Ｈ”レベルにされる当
該信号ＲＥが“Ｌ”レベルにされると、リードクロック
ｒｃｋは消滅し、リードサイクルが禁止される。

【００３２】ライトクロックｗｃｋは、アンドゲートＡ
Ｎ１の出力をノンインバータＮＩ３、遅延要素ＤＬ、及
びノンインバータＮＩ４を介してリードクロックｒｃｋ
から遅延させ、アンドゲートＡＮ３を通して生成され
る。アンドゲートＡＮ３の他方の入力には上記ライトイ
ネーブル信号ＷＥが供給され、ライト動作を指示すると
きに”Ｈ”レベルにされる当該信号ＷＥが“Ｌ”レベル
にされると、ライトクロックｗｃｋは消滅し、ライトサ
イクルが禁止される。

【００３３】リードクロックｒｃｋとライトクロックｗ
ｃｋはオアゲートＯＲ１へ与えられ、このオアゲートＯ
Ｒ１から上記第２のクロック信号ｃｋが出力される。し
たがってこの第２のクロック信号ｃｋは、リードクロッ
クｒｃｋとライトクロックｗｃｋの双方が有効なとき、
換言すれば、ライトイネーブル信号ＷＥとリードイネー
ブル信号ＲＥにて並列的にリード及びライト動作が指示
されたとき、第１のクロック信号ＣＬＫの周波数の２倍
に逓倍された周波数を持つことになる。一方、リード又
ライトの何れか一方だけが指示されるときは、第２のク
ロック信号ｃｋは実質的にリードクロックｒｃｋ又はｗ
ｃｋに等しいクロック信号とされ、その周波数は第１の
クロック信号ＣＬＫに等しくされる。

【００３４】上記リードクロックｒｃｋとライトクロッ
クｗｃｋはインバータＩＶ２とＩＶ３を通して、ナンド
ゲートＮＡ１及びＮＡ２で構成されるスタティックラッ
チ回路へ入力され、切換えパルスが作られる。ノンイン
バータＮＩ５から出力される切換えパルスは、ＲＡＭコ
ア７のリードサイクルとライトサイクルを切り換えるた
めのパルスであり、リード・ライト信号ｒ／ｗとされ
る。このリード・ライト信号ｒ／ｗは“Ｈ”レベルの時
リード動作を指示し、“Ｌ”レベルの時ライト動作を指
示する。

【００３５】ノンインバータＮＩ５及びＮＩ６から出力
される切換えパルスは、アドレス並列・直列変換回路４
０のアンドゲートＡＮ４とＡＮ５に供給される。夫々の
アンドゲートＡＮ４，ＡＮ５の他方の入力には、リード
アドレスＡ(R)iとライトアドレスＡ(W)iが供給され、相
補的に変化される上記切換えパルスによりリードアドレ
スＡ(R)iとライトアドレスＡ(W)iを選択する。アンドゲ
ートＡＮ４とＡＮ５の出力はオアゲートＯＲ２で論理和
が採られて多重化され、ＲＡＭコア７のアドレス入力端
子ａｉに供給される。

【００３６】上記書き込みデータ供給回路４１は、ノン
インバータＮＩ５から出力される切換えパルスをアンド
ゲートＡＮ６に受ける。アンドゲートＡＮ６の他方の入
力端子には書き込みデータＤinｊが供給され、リード・
ライト信号ｒ／ｗの”Ｈ”レベルに同期して書き込みデ
ータＤｉｎｊをＲＡＭコア７のデータ入力端子ｄinｊに
供給する。

【００３７】上記データ引き延ばし回路４２はインバー
タＩＶ４及びＩＶ５からなるスタティックラッチ回路を
有し、インバータＩＶ５は、インバータＩＶ４より小さ
なトランジスタで構成されており、その出力インピーダ
ンスが高いため、ＮＭＯＳトランジスタＱ１で構成され
るトランスファゲートを介してのＲＡＭコアの読み出し
データｄｏｊのラッチが容易に行える。Ｑ１のゲートは
リード・ライト信号ｒ／ｗでコントロールされる。すな
わちｒ／ｗが“Ｈ”のときＱ１はオンし、ｒ／ｗが
“Ｌ”になる直前の読み出しデータｄｏｊの状態をラッ
チする。これにより、ＲＡＭコア７のデータ出力端子ｄ
oｊから出力されるデータがリードサイクルに続くライ
トサイクルに亘って出力期間が引き延ばされて複合マク
ロセルの出力信号Ｄｏｊが得られる。なお、図５におい
てアドレス並列・直列変換回路４０、書込みデータ供給
回路４１、及びデータ引き伸ばし回路４２は夫々１ビッ
ト分の構成が代表的に示されている。

【００３８】次に図５に示される実施例の動作を図６の
タイミングチャートを参照しながら説明する。図６には
シングルポートのＲＡＭコア７を見掛け上リード専用ポ
ートとライト専用ポートを有するデュアルポートＲＡＭ
として動作させるときの動作タイミングが示される。

【００３９】図６において時刻Ｔ０〜Ｔ２までの期間
（第１のクロック信号ＣＬＫの１周期）は敷き詰めゲー
ト領域４の回路におけるメモリアクセス動作の単位サイ
クル期間とされる。敷き詰めゲート領域４は第１のクロ
ック信号ＣＬＫに同期して時刻Ｔ０〜Ｔ２の期間にメモ
リリードアクセスサイクルとメモリライトアクセスサイ
クルを並列的に起動する。すなわち、ライトイネーブル
信号ＷＥ及びリードイネーブル信号ＲＥを”Ｈ”レベル
に活性化すると共に、リードアドレスＡ(R)iとライトア
ドレスＡ(W)iを出力し、且つ書き込みデータＤinｊを出
力する。これにより逓倍クロック発生回路４３は、ノン
インバータＮＩ、ＮＩ２、及びインバータＩＶ１によっ
て構成される遅延回路の遅延時間に相当する期間”Ｈ”
レベルとされるリードクロックｒｃｋを生成し、更にノ
ンインバータＮＩ３、遅延要素ＤＬ、及びノンインバー
タＮＩ４にて構成される遅延時間だけ遅れて”Ｈ”レベ
ルにされるライトクロックｗｃｋを生成する。このリー
ドクロックｒｃｋとライトクロックｗｃｋの論理和が第
２のクロック信号ｃｋとしてＲＡＭコア７に供給され
る。ＲＡＭコア７において当該クロック信号ｃｋの１周
期が基本的な単位動作サイクル期間とされ、最初のサイ
クル期間（時刻Ｔ０〜Ｔ１）にはリード・ライト信号ｒ
／ｗにてＲＡＭコア７にリード動作が指示され、次のサ
イクル期間（時刻Ｔ１〜Ｔ２）にはリード・ライト信号
ｒ／ｗにてＲＡＭコア７にライト動作が指示される。

【００４０】上記リードサイクルにおいてはリードアド
レスＡ(R)iがアドレス入力端子ａｉに供給されると共
に、書き込みデータＤinｊが予めデータ入力端子ｄｉｎ
jに供給される。これによってＲＡＭコア７は予め書き
込みデータをデータ入力バッファ１７に保持する。これ
に並行してＲＡＭコア７はリードアドレスに従ったメモ
リセルのデータ入出力端子をコモンデータ線１５に結合
し、リードライト信号ｒ／ｗにて制御されるリード・ラ
イト制御回路１６を通して当該読み出しデータをセンス
アンプ１８に供給し、出力端子ｄｏｊから読み出しデー
タを出力する。ＲＡＭコア７から読み出されたデータ
は、リードライト信号ｒ／ｗが”Ｌ”レベルにされるラ
イトサイクルに亘って引き延ばし回路４２から敷き詰め
ゲート領域４に供給される。これによって敷き詰めゲー
ト領域４の回路は時刻Ｔ１を越えたタイミングを以って
リードデータを取り込むことができる。換言すれば、ク
ロック信号ＣＬＫに同期したアクセスサイクル期間でリ
ードデータを取り込むことができる。

【００４１】時刻Ｔ１にＲＡＭコア７にライトサイクル
が指示されると、これに同期して書き込みアドレスＡ
(W)iがアドレス入力端子ａｉに供給され、これによって
ＲＡＭコア７は当該アドレスに従ったメモリセルのデー
タ入出力端子をコモンデータ線１５に結合する。そし
て、リードライト信号ｒ／ｗにてライトサイクルが指示
されるデータ入力バッファ１７は、予め取り込んだ書き
込みデータをリード・ライト制御回路１６を介してコモ
ンデータ線１５に供給することによって、上記選択され
たメモリセルにデータを書き込む。

【００４２】尚、図５の回路構成において、速度変換回
路領域８とＲＡＭコア７は、敷き詰めゲート領域４にお
けるメモリアクセス動作の単位サイクル期間にリードア
クセス又はライトアクセスだけを受け付けることができ
る。すなわち、リードイネーブル信号ＲＥが”Ｈ”レベ
ル、ライトイネーブル信号ＷＥが”Ｌ”レベルにされ、
更にリードアドレスＡ(R)iが供給されると、図６の時刻
Ｔ０〜Ｔ２の単位アクセスサイクル期間にリードクロッ
クｒｃｋだけが生成され、これに応じてクロック信号ｃ
ｋは１回だけクロック変化される。リード・ライト信号
ｒ／ｗはその間”Ｈ”レベルに維持され、これによって
ＲＡＭコア７に対してリードアクセスだけが行われる。
リードイネーブル信号ＲＥが”Ｌ”レベル、ライトイネ
ーブル信号ＷＥが”Ｈ”レベルにされ、更にライトアド
レスＡ(W)iが供給されると、リードクロックｒｃｋは変
化されず（換言すれば時刻Ｔ０においてクロック信号ｃ
ｋは変化されず）、図６の時刻Ｔ１のライトクロックｗ
ｃｋの変化に同期してクロック信号ｃｋが形成される。
これにより、時刻Ｔ１〜Ｔ２の期間にＲＡＭコア７はラ
イト動作を行う。尚、図５に従えば、書き込みデータ供
給回路４１はリード・ライト信号ｒ／ｗの”Ｈ”レベル
期間に書込みデータＤinｊをデータ入力端子ｄinｊに供
給するようになっているから、当該単独ライト動作は単
独リードアクセスの次に指示されなければならない。

【００４３】図５に示される実施例によれば以下の作用
効果がある。 （１）敷き詰めゲート領域４の回路は速度変換回路領域
８を介することにより、シングルポートのＲＡＭコア７
を見掛け上リード専用ポートとライト専用ポートの有る
デュアルポートＲＡＭとしてアクセスできる。 （２）換言すれば、速度変換回路領域８は、高速動作可
能なマクロセルとしてのＲＡＭコア７を採用する場合
に、敷き詰めゲート領域４で構成されるその周辺論理部
分が高速に動作できなくても、半導体集積回路チップ内
部で信号速度の変換を行うので、ＲＡＭコア７を限界近
くの高速動作で使い切ることができる。 （３）本実施例においてはシングルポートのＲＡＭコア
７を見掛け上リード専用ポートとライト専用ポートの有
るデュアルポートＲＡＭとしてアクセスできるに止み、
読み出しの並列化や書き込みの並列化を行うことはでき
ないが、半導体集積回路全体としての利用形態がそれで
充分であれば、完全独立な２個のポートを有するデュア
ルポートのＲＡＭコアを採用する場合に比べて当該ＲＡ
Ｍのチップ占有面積を著しく低減でき、敷き詰めゲート
領域４にとってはそれと同様のアクセス速度を得ること
ができる。 （４）ＲＡＭコア７におけるリードとライトの直列的な
アクセスにおいてリード動作を先行させるので、この点
においても全体としての動作の高速化を実現することが
できる。すなわち、データ読み出し動作時にはその動作
の高速化を図るためにデータ線のレベルは電源電圧に対
してフルスイングされることはない。例えば、メモリセ
ルがスタティック型メモリセルである場合、データが読
み出されるべき相補データ線はＶｃｃのような電源電圧
寄りで変化され、その電位差がセンスアンプで増幅され
てデータ出力バッファに伝達される。これに対して書き
込み動作では相補データ線はＶｃｃのような電源電圧と
Ｖｓｓのような電源電圧（接地電位）とに駆動される。
したがって、書き込み後に読み出しを行うと、書き込み
によってＶｓｓレベルにされたデータ線をＶｃｃのよう
な電源電圧にプリチャージするのに少なからず時間を要
し、即座に読み出し動作を開始できなくなるからであ
る。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、第２の回路領域としてのマクロセ
ルはＲＡＭコアに限定されず、レジスタのような記憶手
段を入出力ポートとして有する回路やその他の回路に変
更することができる。また、第１の回路領域はゲートア
レイの基本セルを適用した敷き詰めゲート領域に限定さ
れず、第２の回路領域に比べて動作の遅い回路領域であ
ればよい。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信用
時間スイッチとして利用されるＲＡＭをマクロセルとす
る半導体集積回路の適用した場合について説明したが本
発明はそれに限定されるものではなく、その他の通信制
御用半導体集積回路やシングルチップマイクロコンピュ
ータなどにも適用できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】（１）すなわち、プロセスの進歩と回路技
術の進歩によって第２の回路領域としてのマクロセルの
動作速度は今後更に向上でき、ＡＳＩＣにおける敷き詰
めゲート領域のような第１の回路領域の動作速度を充分
に上廻るようになる。このために、半導体集積回路内部
において第１の回路領域の動作クロック信号に対して逓
倍周波数のクロック信号を発生させ、速度変換回路領域
を介して第２の回路領域としてのマクロセルと第１の回
路領域に形成された回路との間で情報のやり取りを行う
ようにすることにより、マクロセルのような第２の回路
領域を限界近くの高速動作で使い切ることができる。 （２）例えば第２の回路領域のマクロセルがＲＡＭコア
であるとき、敷き詰めゲート領域の回路は速度変換回路
領域を介することにより、見掛け上マルチポートＲＡＭ
としてアクセスできる。 （３）上記により、実際にマルチポートを有するデュア
ルポートのＲＡＭコアを採用する場合に比べて当該ＲＡ
Ｍのチップ占有面積を著しく低減でき、敷き詰めゲート
領域にとってはそれと同様のアクセス速度を得ることが
できる。 （４）ＲＡＭコアにおけるリードとライトの直列的なア
クセスにおいてリード動作を先行させることにより、直
列的なリード及びライト動作の全体的な動作速度の高速
化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体集積回路のチッ
プイメージを示す平面図である。

【図２】ＲＡＭコアの一例ブロック図である。

【図３】速度変換回路領域の一実施例ブロック図であ
る。

【図４】速度変換回路領域の別の実施例ブロック図であ
る。

【図５】図４の速度変換回路領域の詳細を示す一例論理
回路図である。

【図６】図５の論理回路にリードとライト動作が並列的
に指示されたときの一例動作タイミングチャートであ
る。

【符号の説明】

１ チップ ４ 敷き詰めゲート領域 ５ 複合マクロセル ６ クロックパルスジェネレータ ７ ＲＡＭコア ８ 速度変換回路領域 ９ 配線領域 ＣＬＫ 第１のクロック信号 ｃｋ 第２のクロック信号 １０ メモリアレイ １１ アドレスバッファ １２ デコーダ １３ ワードドライバ １４ カラムスイッチ回路 １５ コモンデータ線 １６ リード・ライト制御回路 １７ データ入力バッファ １８ センスアンプ １９ データ出力バッファ ２０ タイミング発生回路 ａｉ アドレス入力端子 ｒ／ｗ リード・ライト信号 ｄinｊ データ入力端子 ｄoｊ データ出力端子 ３０ アドレス並列・直列変換回路 Ａ(A)i，Ａ(B)i アドレス信号 ３１ ライトデータ並列・直列変換回路 Ｄin(A)ｊ，Ｄin(B)ｊ 書き込みデータ Ｒ／Ｗ（Ａ），Ｒ／Ｗ（Ｂ） リード・ライト信号 ３２ リードデータ直列・並列変換回路 Ｄo(A)ｊ，Ｄo(B)ｊ 出力データ ３３ 逓倍クロック発生回路 ４０ アドレス並列・直列変換回路 Ａ(R)ｉ 読み出しアドレス Ａ(W)ｉ 書き込みアドレス ４１ 書き込みデータ供給回路 Ｄinｊ 書き込みデータ ４２ 引き延ばし回路 Ｄoｊ 読み出しデータ ４３ 逓倍クロック発生回路 ＷＥ ライトイネーブル信号 ＲＥ リードイネーブル信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小崎 尚彦 東京都国分寺市東恋ケ窪一丁目480番地 株式会社日立製作所中央研究所内 (72)発明者 品川 敏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１のクロック信号に同期動作される第
   １の回路領域と、 上記第１のクロック信号よりも周波数の高いクロック信
   号に同期動作可能とされる第２の回路領域と、 第１の回路領域と第２の回路領域との間で情報の受け渡
   しを行うための速度変換回路領域と、を一つの半導体基
   板に備え、 上記速度変換回路領域は、上記第１のクロック信号に基
   づいて当該第１のクロック信号の周波数に対して逓倍さ
   れた周波数の第２のクロック信号を形成し上記第２の回
   路領域に供給する逓倍クロック発生回路と、 第１の回路領域における所定単位動作のサイクル期間に
   その複数動作サイクル分の情報を第１の回路領域から並
   列的に受け、斯る並列的な情報を第２のクロック信号に
   同期する複数動作サイクル期間に直列的に第２の回路領
   域に供給する並列・直列変換回路とを備えて、成るもの
   であることを特徴とする半導体集積回路。
2. 【請求項２】 上記速度変換回路領域は更に、第２の回
   路領域が上記第２のクロック信号に同期動作してその複
   数動作サイクル期間によって得られる情報を第２の回路
   領域から直列的に受け、斯る直列的な情報を、第１のク
   ロック信号で規定される所定単位動作のサイクル期間に
   並列的に上記第１の回路領域に供給する直列・並列変換
   回路を備えて成るものであることを特徴とする請求項１
   記載の半導体集積回路。
3. 【請求項３】 上記速度変換回路領域は更に、第２の回
   路領域が上記第２のクロック信号に同期する動作サイク
   ル期間で得た情報を受け、斯る情報を、当該第２のクロ
   ック信号に同期する動作サイクル期間を越えて上記第１
   の回路領域に供給する引延ばし回路を備えて成るもので
   あることを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】 上記第１の回路領域は、繰返し的に多数
   配置された基本回路の接続態様によって所要の機能が実
   現された敷詰めゲート領域であり、 上記第２の回路領域は、上記敷詰めゲート領域よりも回
   路素子の集積密度が高くされて所要の機能が実現された
   マクロセルであることを特徴とする請求項２又は３記載
   の半導体集積回路。
5. 【請求項５】 上記マクロセルは、メモリアレイと、メ
   モリアレイに対するデータの書込み及び読み出しを行う
   ために上記速度変換回路領域に結合されたアクセスポー
   トとを有するＲＡＭコアであり、このＲＡＭコアは、上
   記速度変換回路を通すことによって上記第１の回路領域
   からは見掛け上アクセスポートの数が上記第１のクロッ
   ク信号に対する第２のクロック信号の逓倍数倍にされた
   ものであることを特徴とする請求項４記載の半導体集積
   回路。
6. 【請求項６】 第１のクロック信号に同期動作される第
   １の回路領域と、 上記第１のクロック信号よりも周波数の高いクロック信
   号に同期動作可能にされると共に、メモリアレイ及び当
   該メモリアレイに対するデータの書込み及び読み出しを
   行うためのアクセスポートを有する第２の回路領域と、 第１の回路領域から第２の回路領域をアクセス可能にす
   るための速度変換回路領域と、を一つの半導体基板に備
   え、 上記速度変換回路領域は、上記第１のクロック信号に基
   づいて当該第１のクロック信号の周波数に対して逓倍さ
   れた周波数の第２のクロック信号を形成し上記第２の回
   路領域に供給する逓倍クロック発生回路と、 第１の回路領域におけるメモリアクセスの単位動作サイ
   クル期間に複数動作サイクル分の複数のメモリアクセス
   情報を第１の回路領域から並列的に受け、斯る並列的な
   複数のメモリアクセス情報を第２のクロック信号に同期
   する複数のメモリ動作サイクル期間に直列的に第２の回
   路領域の一つのアクセスポートに供給する並列・直列変
   換回路とを備えて、成るものであることを特徴とする半
   導体集積回路。
7. 【請求項７】 上記速度変換回路領域は更に、第２の回
   路領域が上記第２のクロック信号に同期するメモリ動作
   サイクル期間に上記メモリアレイから読出した情報を受
   け、斯る情報を、当該第２のクロック信号に同期するメ
   モリ動作サイクル期間を越えて上記第１の回路領域に供
   給する引延ばし回路を備えて成るものであることを特徴
   とする請求項６記載の半導体集積回路。
8. 【請求項８】 第１のクロック信号に同期動作される第
   １の回路領域と、 上記第１のクロック信号よりも周波数の高いクロック信
   号に同期動作可能にされると共に、メモリアレイ及び当
   該メモリアレイに対するデータの書込み及び読み出しに
   兼用されるアクセスポートを有する第２の回路領域と、 第１の回路領域から第２の回路領域をアクセス可能にす
   るための速度変換回路領域と、を一つの半導体基板に備
   え、 上記第１の回路領域は、繰返し的に多数配置された基本
   回路の接続態様によって所要の機能が実現された敷詰め
   ゲート領域であり、 上記第２の回路領域は、上記敷詰めゲート領域よりも回
   路素子の集積密度が高くされて所要の機能が実現された
   マクロセルであり、 上記速度変換回路領域は、上記第１の回路領域から第２
   の回路領域へのアクセス制御信号と第１のクロック信号
   とを第１の回路領域から受け、上記アクセス制御信号に
   よって読出し及び書込みが並列的に指示されたときに、
   上記第１のクロック信号に基づいて当該第１のクロック
   信号の周波数に対して逓倍された周波数の第２のクロッ
   ク信号と、当該第２のクロック信号に同期する読出し動
   作とこれに続く書込み動作とを順次指示するリード・ラ
   イト信号とを形成して、上記第２の回路領域に供給する
   逓倍クロック発生回路と、 第１の回路領域におけるメモリアクセスの単位動作サイ
   クル期間に書込み及び読出しのためのメモリアクセス情
   報を第１の回路領域から並列的に受け、斯る並列的な複
   数のメモリアクセス情報を第２のクロック信号に同期す
   る複数のメモリ動作サイクル期間に直列的に第２の回路
   領域の一つのアクセスポートに供給する並列・直列変換
   回路と、 第２の回路領域が上記第２のクロック信号に同期する読
   出し動作サイクル期間に上記メモリアレイから読出した
   情報を受け、斯る情報を、当該第２のクロック信号に同
   期する読出し動作サイクル期間を越えて上記第１の回路
   領域に供給する引延ばし回路とを備えて、成るものであ
   ることを特徴とする半導体集積回路。