JP2008065734A - レジスタファイルの書き込み／読み出し方式 - Google Patents
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Abstract
【課題】ＦＰＧＡ等で構成するマイクロプロセッサのレジスタファイルを、単一アドレスポートのＲＡＭを使用して実現する。
【解決手段】レジスタファイルは、単一アドレスポートの非同期式ＲＡＭ１１と、パイプラインのステージ毎に、ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサ１２と、切り替えに同期してＲＡＭの出力データを一時ラッチするフリップフロップ回路１３とで構成する。
レジスタファイルを、単一アドレスポートの同期式ＲＡＭと、パイプラインのステージ毎にＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサとする構成も含む。
【選択図】図１
【解決手段】レジスタファイルは、単一アドレスポートの非同期式ＲＡＭ１１と、パイプラインのステージ毎に、ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサ１２と、切り替えに同期してＲＡＭの出力データを一時ラッチするフリップフロップ回路１３とで構成する。
レジスタファイルを、単一アドレスポートの同期式ＲＡＭと、パイプラインのステージ毎にＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサとする構成も含む。
【選択図】図１
Description
本発明は、ＦＰＧＡやＡＳＩＣで実現するマイクロプロセッサ（マイクロコントローラ）に係り、特に演算部の演算データを一時記憶するためのレジスタファイルの書き込み／読み出し方式に関する。
ＦＰＧＡやＡＳＩＣで実現するマイクロプロセッサやマイクロコントローラは、その演算部で演算の結果を一時記憶するために、ＦＰＧＡ等にはレジスタファイルが構成される。このレジスタファイルは、図４にブロック構成で示すように、ＲＡＭ３１で構成され、演算部が演算に使うデータを読み出し、演算部の演算結果データを書き込むのに利用される。
図４のＲＡＭ３１は２ポートＲＡＭ構成とされ、Ｄが書き込みポート、Ｑが読み出しポート、ＷＡが書き込みアドレス、ＲＡが読み出しアドレスとなっている。読み出し、書き込み動作は互いにセパレートしたポートを有している（例えば、特許文献１参照）。
図５は、書き込み／読み出しのタイムチャートを示し、ステージ１は、アドレス１にデータＡＡを書き込むと共に、アドレス２の内容ＢＢを読み出している。ステージ２は、アドレス２にＣＣを書き込み、アドレス１の内容ＡＡを読み出している。このようにレジスタファイルはパイプライン動作を行う。
特開２０００−２０７２７３号
マイクロプロセッサやマイクロコントローラをＡＳＩＣやＦＰＧＡで実現する場合、図４の構成はレジスタファイルにリード用とライト用の別々のアドレスポートを持つ２ポートＲＡＭ３１を用いているので、シンプルに構成できる。
反面、このタイプのＲＡＭは、単一アドレスポートのＲＡＭに比べ内部ゲートを多く必要とするため、チップのゲート規模や消費電力の面で不利になる。さらに、使用するＡＳＩＣやＦＰＧＡによっては、リード／ライト用の別々のアドレスポートを持つ２ポートＲＡＭが使えない場合もある。
本発明の目的は、上記の課題を解決したレジスタファイルの書き込み／読み出し方式を提供することにある。
本発明は、前記の課題を解決するため、単一アドレスポートのＲＡＭを使用し、パイプラインの各ステージでリードアドレスとライトアドレスをマルチプレクサで切り替えてデータ書き込み／読み出しを行うようにしたもので、以下の方式を特徴とする。
（１）ＦＰＧＡやＡＳＩＣでマイクロプロセッサまたはマイクロコントローラを構成し、マイクロプロセッサまたはマイクロコントローラの演算部の演算データを一時記憶するためのレジスタファイルの書き込み／読み出し方式であって、
前記レジスタファイルは、
単一アドレスポートの非同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
前記切り替えに同期して、前記ＲＡＭの出力データを一時ラッチするフリップフロップ回路と、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。
前記レジスタファイルは、
単一アドレスポートの非同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
前記切り替えに同期して、前記ＲＡＭの出力データを一時ラッチするフリップフロップ回路と、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。
（２）ＦＰＧＡやＡＳＩＣでマイクロプロセッサまたはマイクロコントローラを構成し、マイクロプロセッサまたはマイクロコントローラの演算部の演算データを一時記憶するためのレジスタファイルの書き込み／読み出し方式であって、
前記レジスタファイルは、
単一アドレスポートの同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。
前記レジスタファイルは、
単一アドレスポートの同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。
以上のとおり、本発明によれば、リード／ライト用の別々のアドレスポートを持つ２ポートＲＡＭを使うことなく、レジスタファイルを実現するため、マイクロプロセッサ等の構成にＡＳＩＣ／ＦＰＧＡを選択する上での制限が緩和できる。
また、リード／ライト用の別々のアドレスポートを持つ２ポートＲＡＭの代わりに、単一アドレスポートのＲＡＭを用いてレジスタファイルを実現するので、ゲート数削減と低消費電力化できる。
また、ＡＳＩＣ／ＦＰＧＡが内蔵するＲＡＭは非同期式と同期式の両方が使用できる。
図１は、本発明の実施形態を示すレジスタファイルの構成図であり、図２にデータ書き込み／読み出しのタイムチャートを示す。
本実施形態は、単一アドレスポートのＲＡＭ１１、リードアドレスＲＡとライトアドレスＷＡを切り替えるマルチプレクサ１２、ＲＡＭ１１の出力データを一時ラッチするフリップフロップ回路１３で構成する。なお、ＲＡＭ１１は非同期式のものを使用できる。
マルチプレクサ１２はＣＬＫ（クロック）が「Ｈ」のときリードアドレスＲＡを出力し、「Ｌ」のときライトアドレスＷＡを出力する。フリップフロップ回路１３はＣＬＫの立ち下がりエッジでラッチする。
この構成において、図２に示すように、１回のパイプラインステージで、前半は、ＲＡＭ１１にリードアドレスＲＡを与え、このアドレスに指し示されるデータをステージの中央になるＣＬＫの立ち下がりでラッチする。後半は、ＲＡＭ１１にライトアドレスＷＡを与え、このアドレスに指し示す番地に、データＤの内容をＣＬＫの立ち上がりで書き込む。
したがって、リード／ライト用の別々のアドレスポートを持つ２ポートＲＡＭの代わりに、単一アドレスポートのＲＡＭを用いてレジスタファイルを実現できる。
図３は、本発明の他の実施形態示すレジスタファイルの構成図であり、データ書き込み／読み出しのタイムチャートは図２と同様になる。
本実施形態は、単一アドレスポートのＲＡＭ２１、リードアドレスとライトアドレスを切り替えるマルチプレクサ２２で構成する。なお、ＲＡＭ２１は同期式のものとする。
マルチプレクサ２２はＣＬＫが「Ｈ」のときリードアドレスＲＡを出力し、「Ｌ」のときライトアドレスＷＡを出力する。ＲＡＭ２１はＣＬＫの立ち下がりエッジに同期して出力を変化させる。
この構成において、１回のパイプラインステージで、前半は、ＲＡＭ２１にリードアドレスＲＡを与え、このアドレスに指し示されるデータをステージの中央になるＣＬＫの立ち下がりでラッチする、後半は、ＲＡＭ２１にライトアドレスＷＡを与え、このアドレスに指し示す番地に、データＤの内容をＣＬＫの立ち上がりで書き込む。
したがって、リード／ライト用の別々のアドレスポートを持つ２ポートＲＡＭの代わりに、単一アドレスポートのＲＡＭを用いてレジスタファイルを実現できる。
１１ ＲＡＭ（非同期式）
１２ マルチプレクサ
１３ フリップフロップ
２１ ＲＡＭ（同期式）
２２ マルチプレクサ
１２ マルチプレクサ
１３ フリップフロップ
２１ ＲＡＭ（同期式）
２２ マルチプレクサ
Claims (2)
- ＦＰＧＡやＡＳＩＣでマイクロプロセッサまたはマイクロコントローラを構成し、マイクロプロセッサまたはマイクロコントローラの演算部の演算データを一時記憶するためのレジスタファイルの書き込み／読み出し方式であって、
前記レジスタファイルは、
単一アドレスポートの非同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
前記切り替えに同期して、前記ＲＡＭの出力データを一時ラッチするフリップフロップ回路と、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。 - ＦＰＧＡやＡＳＩＣでマイクロプロセッサまたはマイクロコントローラを構成し、マイクロプロセッサまたはマイクロコントローラの演算部の演算データを一時記憶するためのレジスタファイルの書き込み／読み出し方式であって、
前記レジスタファイルは、
単一アドレスポートの同期式ＲＡＭと、
パイプラインのステージ毎に、前記ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサと、
を備えたことを特徴とするレジスタファイルの書き込み／読み出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006245181A JP2008065734A (ja) | 2006-09-11 | 2006-09-11 | レジスタファイルの書き込み／読み出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006245181A JP2008065734A (ja) | 2006-09-11 | 2006-09-11 | レジスタファイルの書き込み／読み出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008065734A true JP2008065734A (ja) | 2008-03-21 |
Family
ID=39288380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006245181A Pending JP2008065734A (ja) | 2006-09-11 | 2006-09-11 | レジスタファイルの書き込み／読み出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008065734A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286128A (ja) * | 1986-05-16 | 1987-12-12 | インテル・コ−ポレ−シヨン | データプロセッサ |
| JPH0784987A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
-
2006
- 2006-09-11 JP JP2006245181A patent/JP2008065734A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286128A (ja) * | 1986-05-16 | 1987-12-12 | インテル・コ−ポレ−シヨン | データプロセッサ |
| JPH0784987A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
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