JPS62286128A - データプロセッサ - Google Patents

データプロセッサ

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JPS62286128A
JPS62286128A JP62118731A JP11873187A JPS62286128A JP S62286128 A JPS62286128 A JP S62286128A JP 62118731 A JP62118731 A JP 62118731A JP 11873187 A JP11873187 A JP 11873187A JP S62286128 A JPS62286128 A JP S62286128A
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マイケル・テイ・イメル
グレン・ヒントン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は処理装置に関するものでアシ、更に詳しくいえ
ば、呼出し命令／戻や命令の実行中に開始される主メモ
リの参照を最少にする装置に関するものである。
〔従来の技術およびその問題点〕
ＶＬＳ　Ｉ技術および設計技術の急速な進歩により、マ
イクロコンピュータがスーパーミニコンピユータの性能
に接近できるようになってきた。プロセッサが高速にな
るにつれて、プロセッサとオフチップ主メモリの間の交
信が増大して性能向上の障害となってきた。従来の装置
においては、頻繁に用いられるメモリデータを格納する
ために、ローカル・オンチップメモリ（キャッシュと呼
ば几ている）を用いることにより、その障害を軽減して
いる。プロセッサが必要とするデータがキャッシュにあ
る時は、データをキャッシュから直接フェッチできるか
ら、オフチップメモリからの読出しは避けられる。キャ
ッシュの構成が命令フェッチを含む壕でに拡張されるの
であるならば、メモリとの交信を一層減少できる。たと
えば、呼出し命令と戻し命令に関連する情報をチップ上
でローカルに得ることができるものとすると、呼出し命
令と戻し命令をオフチップメモリを参照することなしに
実行できる。それによって減少したメモリ・ぐストラフ
イックのために、ロード命令または格納命令がメモリバ
スの空きを待たねばならない確率が低くなる。
したがって、本発明の目的は、呼出し命令／戻し命令の
実行中に行われる主メモリの参照する回数をできるだけ
少くすることである。
〔問題点を解決するための手段〕
要約すれば、上記の目的は、マイクロプロセッサチップ
に複数のグローバルレジスタを設けることにより、本発
明に従って達成される。グローノくルレジスタの１つは
現在のフレームポインタを含むフレームポインタレジス
タであり、残りのグローバルレジスタは現在のプロセス
のために汎用レジスタとして利用できる。複数のレジス
タセットで作られたレジスタセットプールでスタックフ
レームキャッシュ機構が構成される。各レジスタセット
はチップ上のいくつかのローカルレジスタで構成される
。呼出し命令が復号されると、レジスタセットプールか
らのレジスタセットが呼出された手続きに割当てられ、
フレームポインタレジスタが初期化される。戻り命令が
復号されると、レジスタセットは、以後の呼出し命令に
より呼出される別の手続きに自由に割当てられる。レジ
スタセットプールが空にされると、以前の手続きに関連
するレジスタセットの内容が主メモリに格納され、その
レジスタセットは現在の手続きに割当てられる。
本発明の１つの面に従って、ある手続きに関連するレジ
スタセットのローカルレジスタカ、以前のフレームに対
するポインタおよび命令ポインタを含むリンケージ情報
を含んで、オフチップメモリを参照する必要なしにほと
んどの呼出し命令と戻り命令を実行することを可能にす
る。
本発明の利点は、サブルーチンの境界を交差する時に行
わねばならないレジスタの留保が大幅に減少することで
ある。
本発明の別の利点は、ローカルレジスタセットカ、ｔ、
タックフレーム内にマツプされるから、スタックフレー
ム中に通常現われるリンケージ情報（たとえば、以前の
フレームに対するポインタ、留保された命令ポインタ）
がローカルレジスタに含まれる。このことは、オフチッ
プメモリを参照させることなしに、はとんどの呼出し命
令と戻り命令を実行することを意味する。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
まず、第１図を参照して、マイクロプロセッサは、命令
フェッチユニット１０と、命令デコーダ１２と、マイク
ロ命令シーケンサ１４と、翻訳ルックアサイド・バッフ
７１８と、浮動小数点ユニット２２と、ローカルバスシ
ーケンサ２０と、整数実行ユニット２４との７つの主々
ユニットに論理的に分割される。
それら全てのユニットの間の通信路が３２ビツトデータ
バスと、２９ビツトマイクロ命令バス２６と、マイクロ
命令受車信号バス２８とを含む。マイクロ命令バスは独
立したユニットの動作を制御し、同期をとる。各ユニッ
トについて以下に簡単に説明する。
命令デコーダＩＤは命令（マクロ命令）を復号し、その
命令の実行を制御する。ＩＤは命令を実行し、オペラン
ドの７ドレツシングとフエツチングを実行し、分岐命令
（すなわち、命令ポインタのマニピユレーション）全取
扱い、実行マイクロ命令（簡単な命令のための）を発生
し、またはマイクロプログラム流（複雑な命令のための
）をスタートさせる。
命令フエツチュニツ）（ＩＦＵ）はＩＤが使用する命令
をメモリからフェッチし、予めフェッチし、そしてキャ
ッシュする。ＩＦＵは、ノくイブラインを通じて命令を
追従する６個の命令ポインタの維持も行う。１７０は最
近に使用した命令ブロックをキャッシュし、命令の流れ
を供給された命令デコーダを保持する。ＩＦＵはＩＯに
よシ制御される命令ポインタとオペランド減少ロジック
も含む。
マイクロ命令シーケンサ（ＭＩＳ）は、チップの初期設
定、複雑すぎて直接取扱うことができないマクロ命令、
除外条件および割込み条件を取扱うためにマイクロコー
ドの流れの順序づけを行う。
ＭＩＳは３ＫＸ４２ビツトのマイクロコードＲＯＭと、
マイクロコードの流れのためのシーケンシングロジック
を含む。ＭＩＳは、次のマイクロ命令を７エツチするこ
と、マイクロプログラムを分岐すること、例外条件を取
扱うこと、スコアボードをレジスタファイルに維持する
こと、よりとともにマイクロ命令境界およびトレース事
象を検出することを実行する。
整数実行二二ツ）（ＩＥＵ）はＩＤとＭＩＳによ多発生
されたほとんどのマイクロ命令を実行する。
ｒＥＵはプログラマに見えるレジスタと、マイクロコー
ドにより使用されるスクラッチレジスタと、ＡＬＵと、
バレルシフタと、それの命令を実行するために必要なロ
ジックとを含む。工Ｗは１１２個の３２ビツトレジスタ
と、３２ビツトＡＬＵと、３２ビツトバレルシツクとを
含む。ＩＥＵは、１サイクルに１回の速さでＡＬＵを動
作させるＡＬＵバイパス路を特徴とする。ＩＥＵは単一
ポートレジスタファイルも含む。以前のオペレーション
の結果を、現在のオペレーションのために７エツチされ
ている新しいオペランドと同じサイクルで格納できるよ
うに、１サイクルに２回アクセスできる単一ポートレジ
スタファイルも含む。
浮動小数点演算ツ）　（ＦＰＵ）は、浮動小数点演算と
、整数の乗除算を行うために必要なロジックを含む。Ｆ
ＰＵは４個の浮動小数点レジスタと、いくつかの一時的
レジスタと、両側へ１６ビツトｔで桁送りできる６８ビ
ツトシフタと、６９ビツト・マンテイツサ加算器と、上
位ビットファインダと、マンテイツサＲＯＭと、２個の
内部６９ビツトデータ路と、自身の１６ビツト加算器お
よびレジスタを含も別々の指数データ路とを含む。ＦＰ
Ｕは整数の乗除算と、超越命令（ｔｒａｎｓｃ＠ｎｄ＠
ｎｔａｌｉｎｓｔｒｕｃｔｉｏｎｓ）のだめのコープイ
ック・アルゴリズムを含む全ての浮動小数点演算とを実
行する。
翻訳ルックアサイドバッファ（ＴＬＢ）は、仮想メモリ
メカニズムを実現するために必要なアドレス翻訳を実行
する。ＴＬＢは、格納記述子の連想衣とページ表エント
リーを用いてアドレス翻訳およびメモリの保護を実行す
る。ＴＬＢは４８エントリー・キャッシュと、６ピツト
アドレス加算器と、メモリ保護点検ノ・−ドウエアとを
含む。アドレスキャッシュ内の各エントリーは２７ＣＡ
Ｍ　ビットと３８ＲＡＭビットを含む。ＴＬＢは、各種
の従来のメカニズム（哀−ジンクまたはセグメンテーシ
ョン）からその種類のメモリ保護をユーザーが選択でき
るようにするために、いくつかのアドレス翻訳メカニズ
ムをサポートする。
ローカルバス・ジ−ケンサバ外部バスアクセスをパイプ
ラインし、順序をつける。ローカルバス・シーケンサは
外部ローカルバスに対するインターフェイス・ハードウ
ニアラ含ミ、ハスプロトコルを管理し、外部事象（たと
えば割込み、初期化）を認識スる。ローカルバスシーケ
ンサは出てゆく３３ビツト幅のアドレスおよびデータＦ
ＩＦＯと、入来スる３３ビツトのデータＦＩＦＯと、シ
ーケンサとを含む。出力されるＦＩＦＯにより３個まで
の要求をローカルバス・シーケンサ内で並べることがで
きるようにして、残りのプロセッサが、潜在メモリアク
セスとは独立に実行を続けることができるようにする。
入来するためのＦＩＦＯバッファは、データをそれの宛
先へ転送するために自由なサイクルを利用できるように
なるまで、外部メモリから戻るデータを読取る。
複数のグローバルレジスタ２１が設けられる。
グローバルレジスタの１つは現在のフレームポインタを
含むフレームレジスタ・ポインタであり、残すのグロー
バルレジスタは現在のプロセスが汎用レジスタとして利
用できる。レジスタ（スタックフレーム）キャッシュ２
３が設けられる。このレジスタ・キャッシュは、複数の
レジスタセットで作られたレジスタセットプールで構成
される。
各レジスタセットはいくつかのローカルレジスタで構成
される。呼出し命令が復号されると、レジスタセットプ
ールからのレジスタセットが呼出された手続きに割当て
られ、フレームポインタ・レジスタが初期設定される。
戻夛命令が復号されると、以後の呼出し命令によシ呼出
された別の手続きにレジスタが自由に割当てられる。レ
ジスタセットプールが空にされると、以前の手続きに関
連するレジスタセットの内容が現在の手続きに割当てら
れる。ある手続きに関連するレジスタセットのローカル
レジスタが、以前のフレームに対するポインタと命令ポ
インタを含むリンケージ情報を含み、それにより、オフ
チップメモリを参照することなしにほとんどの呼出し命
令と戻り命令を実行できる。
〔命令セット〕
プロセスは３２ビツトの序数でアドレスされた平らで、
リニヤなアドレススペースを見る。それからそのプロセ
スはデータ、命令およびスタックスペースを割当てる。
呼出し命令が、逐欠割轟てられるスタック上に新しいス
タックフレーム（起動レコード）を作成する。
マイクロプロセッサの命令セットは構造がＲＩＳＣ（命
令セットが減少されたコンピュータ）マシンの構造に類
似する。全ての命令の長さは３２ビツトで、語境界上に
整列せねばならず、命令を参照メモリ（他の全ての参照
レジスタ）にロードし、格納し、分岐させるだけである
。
次に、実行時の環境を示す第２図を参照する。
実行環境は２ｘｘ３２バイト・リニヤアドレススペース
３０と、３６個のレジスタとで構成される。
３６個のレジスタのうち１６個が３２ビツトのグローバ
ルレジスタ３２であシ、また１６個が３２ビツトのロー
カルレジスタ３４であり、残ジの４個が８０ビット浮動
小数点レジスタ３６である。
ローカルレジスタにはスタックフレーム・キャッシュと
して知られているメカニズムが組合わされる。手続きが
呼出されると、新しいローカルレジスタセットがオンチ
ップレジスタのプールから割当てられ、戻り手続きによ
り自由にされる。本発明のこの実施例により４組（６４
）のオンチップレジスタが与えられるが、その数はプロ
グラマにとつて明らかである。
レジスタモデルは１６個のグローバルレジスタと、手続
き境界にまたがって留保される４個の浮動小数点レジス
タと、各スタックフレーム内に関連してマツプされる１
６８のローカル（またはフレーム）レジスタの多重セッ
トとで構成される。
任意の時刻に、下記のようにして命令は３６個のそれら
のレジスタをアドレスできる。
レジスタの種類　　　　　　レジスタ名グローバルレジ
スタ　　　　　Ｇｏ・・・０１５浮動小数点レジスタ　
　　　　ＦＰＯ・・・ＦＰ１３（浮動小数点オペランド
） ローカルレジスタ　　　　　　ＬＯ・・・Ｌ１５任意の
時点に、３２個の３２ビツトレジスタと、４個の８０ビ
ット浮動小数点レジスタ（３２個のレジスタを浮動小数
点値を保持するために用いることもできる）とをアドレ
スできる。３２個のレジスタのうち１６個はグローバル
レジスタ、残）はローカルレジスタである。その違いは
、手続き境界を横切る時に１６個のグローバルレジスタ
が影響を受けないことである（すなわち、それらのレジ
スタは、呼出し命令と戻り命令により影響される他のプ
ロセッサ・ローカルレジスタ内の「正常な」レジスタの
ように挙動する）。
呼出し命令が実行されると、プロセッサは、４個のレジ
スタセットのオンチップブールからの１６個のローカル
レジスタの新しいセットを、呼出された手続きに割当て
る。プロセッサの４組のプールが空になると、プロセッ
サは、早い手続きに関連する１個のレジスタをとり、そ
のレジスタセットの内容をメモリに格納することによシ
、レジスタを自励的に割当てる。早期の手続きのレジス
タセットの内容が、メモリ内のその手続きのスタックフ
レームの初めの１６語内に格納される。そのために、こ
のメカニズムはスタックフレーム・キャッシュと呼ぶ。
戻り命令は現在のローカルレジスタセットを自由にする
（以後の呼出しで使用するために）。
プロセスには１６個のグローバルレジスタ３２が組合わ
される。そのプロセスが実行されない時は、それらのレ
ジスタはプロセス制御ブロックに保持される。グローバ
ルレジスタはプロセス制御ブロック内に関連してマツプ
されない。
１６個の３２ビツトレジスタのうち、Ｇ１５は現在のフ
レームポインタ（ＦＰ）を含み、ＧＯ・・・Ｇ１４が汎
用レジスタである。ＦＰは、現在の（１番上の）スタッ
クフレームに対する現在の実行環境内にリニヤアドレス
（ポインタ）を含む。スタックフレームは６４バイト境
界に整列させらｎているから、ＦＰの下位６ビツトは無
視され、常に零であると解釈される。このレジスタは呼
出しで初期設定され、戻りで復帰させられる。
３２ビツトよ）大きいオペランドとしてレジスタの参照
が、引き続くより高いレジスタ番号のレジスタを用いる
。
〔浮動小数点レジスタ〕
プロセスには４個の浮動小数点レジスタ（３４）が組合
わされる。プロセスが実行されない時は、それらのレジ
スタはプロセス制御ブロックに格納される。浮動小数点
レジスタはプロセス制御ブロック内に関連してマツプさ
れない。
浮動小数点数が浮動小数点レジスタに拡張された実数フ
ォーマットで格納される。浮動小数点レジスタは浮動小
数点命令のオペランドとしてのみアクセスされる（しか
し、それらの命令は３２ビツトのローカルレジスタとグ
ローバルレジスタも使用できる）。
〔算術制御器〕
算術制御器３６は数値命令の算術および故障特性を制御
するため、および条件コードを格納するために用いられ
る。プロセスが中断されると、算術制御情報がプロセス
制御ブロックに格納される。
〔命令ポインタ〕
命令ポインタ３８は、現在の命令の第１のバイトに対す
る現在のリニヤアドレス・スペース内のりニヤアドレス
（ポインタ）である。命令は語（４バイト）境界で開始
せねばならないから、ＩＰの下位２ビツトが無視されて
、零であると見なされる。
〔ローカル（ｔたはフレーム）レジスタ３次に第３図を
参照する。ローカルレジスタＬＯ・・・Ｌｉ２は通常の
レジスタを示すものではない。
それらのレジスタは現在のフレームの初めの１６語を示
す。したがって、レジスタＬＯはリニヤアドレスＦＰ＋
Ｏ〜ＦＰ＋３にマツプされ、レジスタＬｌはリニヤアド
レスＦＰ＋４１−ＦＰ＋４　ｉ＋３　ｉＣマツプされる
、等である。
多重スタックフレームのキャッシュが設けられる。高速
レジスタの多数のバンクがある。１つのパンクが１つの
手続き起動に割当てられる。プログラムはレジスタをは
つｆｊ！、り保管および復帰する必要はない。
〔スタックフレーム〕
第３図に示されているスタックフレームは、データをス
タック状に含む現在のリニヤアドレス・スペースの隣接
する部分である。起動された１つの手続きごとに１つの
スタックフレームがある。
そのスタックフレームはローカル変数、パラメータおよ
びリンケージ情報を含む。呼出しオペレージョンは新し
いスタックフレームを得、戻りオペレーションがそのス
タックフレームを解放ｆる。
新しいフレームが得られたら、それは６４バイト境界上
に整列させられる。
第３図のスタックフレーム内のフィールドは下記のよう
に定められる。
パディング領域。この領域４２はＦＰを次の６４バイト
境界に整列させるために用いられる。この領域の寸法は
Ｏから６３パイ）１で変化する。呼出しオペレーション
が行われると、呼出した方のＳＰを次の６４バイト境界
へ循環させて、このフレームのためのＦ’Ｐを形成する
ためにパディング領域が付加される。
フレーム状態（ＬＯ）。フレーム状態（４２）は、フレ
ームからの戻りに使用することに関連する情報を、呼出
しの後で記録する。フレーム状態のフィールドは下記の
ようにして定められる。
トレース・イネイブル、Ｔ（ビット０）。スーパーバイ
ザ呼出しにおいては、このビットは、呼出し時に、トレ
ースイネイブルビットを記録する。
戻りの時には、このビットは、戻りフレームの実行モー
ドがスーパーバイザであれば、プロセス中の呼出す側の
トレースイネイブルビットを復帰させるために用いられ
る。
戻り状態、ＲＲＲ（ビット１〜３）。この３ビツトフイ
ールドは、このフレームの作成に用いられる呼出しメカ
ニズムを記録し、かつ戻りで用いる戻υメカニズムを選
択するために用いられる。このフィールドの符号化は次
の通りである。
０００　ローカル ００１　スーパーバイザ ０１０　割込み ０１１　非サブシステム障害 １００　サブシステム １０１　留保 １１０　アイドル／停止された割込み １１１　留保 予復帰トレース、Ｒ（ビット４）ｃ予復帰トレースビッ
トが１の時にフレームから戻ると、復帰オペレーション
に関連する動作が実行される前に、予復帰トレース事象
（イネイブルされたなら）が生ずる。このビットは呼出
の時に零に初期設定される。
以前のフレームポインタ、ＰＰＰ（ピント６〜３１）。
以前のフレームの第１のバイトに対するリニヤアドレス
４２゜フレームは６４バイト境界に整列させられるから
、ＦＰの上位２６ビツトのみが保持される。戻り状態が
サブシステムの転送を示したとすると、このフレームは
、呼出し前のこの呼出しスタック内のフレームの１番上
（最後）のフレームのリニヤアドレスの上位２６ビツト
を含む。
他の時は、１番上のフレームは吃出しフレームである。
呼出し中は、フレーム状態の下位５ビツトは下記のよう
に初期設定される。
ｏ　ｏｏｏ−・−ローカル呼出Ｌ、ｔたはスーパーバイ
ザ状態からのスーパーバイザ 呼出し ０００１Ｔ・−ユーザーモードからのスーパーバイザ呼
出し ００１０−−一割込み呼出し ００１１−−一非サブシステム障害呼出し０１００−−
−サブシステム呼出し ０１１０−−−アイドル状態すなわち停止されている状
態からの割込み呼出し Ｔは上記で定義したトレースビットの値である。
「−」は留保されているピントを示し、［刈は気にしな
い（ｄｏ　１ｏｔ　ｃａｒｅ）ビットを示すＣ全ての戻
りにおいて、ビットは下記のように解釈される。
１　ｘｘｘｘ　−予復帰トレース発生 ｏ　ｏｏｏｘ−一ローカル戻り実行 ０００１Ｔ−−スーパーバイザモードにおいては、スー
パーバイザ戻夛を実行。Ｔビ ットがプロセス制御中のトレース イネイブルビットに割当てられ、 実行モードビットがユーザーにセ ットされる。他の場合には、ロー カル戻りを実行する。
００１０Ｘ　−一割込み戻りを実行 ００１１Ｘ−障害戻り実行 ０１００Ｘ　−−サブシステム戻り実行０１０１Ｘ　−
−０ＰＥＲＡＴＩＯＮ、ＲＥＴＵＲＮ障害０１１０Ｘ−
−アイドル／停止された一割込み戻り実行 ０１１１Ｘ　−−０ＰＥＲＡＴＩＯＮ、ＲＦＸＴＵＲＮ
障害スタックポインタ、５Ｐ（Ｌｌ）。スタックの第１
のフリーバイトに対するリニヤアドレス（４４）、すな
わち、スタック中の最後のアドレスプラス１゜ＳＰハ呼
出しオペレーションによｐ、ＦＰプラス６４に対するポ
インタに初期設定される。
戻り命令ポインタ、ＲＩＰ（Ｌ２）。新しいフレームに
対して呼出しオペレーションが実行された時に、戻Ｄ　
ＩＰ（４６）がここに格納される。プロセスが中断され
た時は、次の命令の命令ポインタがここに格納される。
それは３２ビツトのリニヤアドレスを含む。そのアドレ
スに対して、このフレームへ戻った後で制御は戻される
。
手続き呼出しが現在のフレームのレジスタＫＩＰを格納
する。（障害および割込みのために）暗黙の手続き呼出
しが起ることがあるから、プログラムは他の目的にはこ
のレジスタを用いない。
スタックは低いアドレスから高いアドレスへ成長する（
第４図）。
第５図は、メモリ内のプログラムスタックへのマイクロ
プロセッサのレジスタセットのマツピングを示す。
フレームの最初の６４バイトがマツプされるページ、ま
たは簡単なオブジェクトはローカル寿命でなければなら
ない。ページまたは簡単なオブジェクトの寿命は呼出し
中に調べられる。この制約は、ローカルレジスタ内での
ＡＤ、の効率の良い取扱いのために必要である。
第２図に示すように、各実行環境は３２ビツトのリニヤ
アドレス・スペースを定める。そのリニヤアドレス・ス
ペースは４つの領域に区画される。
実行環境内の初めの３つの領域は現在のプロセスに特有
のものである（す々わち、プロセス制御ブロックによシ
定められる）。プロセスに特有の領域の組成はサブシス
テム呼出し／戻りにより変更できる。実行環境の第４の
領域は全てのプロセスによシ共用される（すなわち、プ
ロセッサ制御ブロックによシ定められる）。命令、スタ
ックフレームまたはデータがリニヤアドレス・スペース
に配置される場所には制約はない。
〔ローカル手続きメカニズム〕
手続きはリニヤアドレス・スペース内の任意の語アドレ
スで始まる。呼出しおよび戻カ手続きはリニヤアドレス
・スペース内のスタックを用いる。
命令 ＣＡＬＬ ＣＡＬＬ−ＥＸＴＥＮＤＥＤ ＣＡＬＬとＣＡＬＬ−ＥＸＴＥＮＤＥＤは指定されたア
ドレスにおいて手続きを呼出す。ＣＡＬＬは手続きをＩ
Ｐプラス２４ビット符号付き変位として指定する。ＣＡ
ＬＬ−ＥＸＴＥＮＤＥＤは全体的なメモリ実効アドレス
を用いて手続きを指定する。ＣＡＬＩ、−ＥＸＴＥＮＤ
ＥＤは、新しいフレームにおいてＡＰ　となるオペラン
呼出しオペレーション中に新しいスタックフレームが割
当てられ、制御の流れが指定された手続きへ転送される
。実行環境は不変のままである。
ＥＴＵＲＮ ＲＥＴＵＲＮ命令は制御を呼出し手続きのアドレッシン
グ環境へ戻し、呼出された手続きのスタックフレームを
放す。呼出し手続きのフレーム内のＲＩＰによυ指定さ
れた命令において命令実行が継続される。
ＭＯＤ　Ｉ　ＦＹ−ＡＣ ＣＯＮＶＥＲＴ−ＡＤＤＲＥＳＳ 現在の算術制御を読出し、または修正するためにＭＯＤ
ＩＦＹ−ＡＣが用いらｎる。領域ＡＤは直接に７クセ、
’、で！＆いかう、Ｃ０ＮＶＥＲＴ−ＡＤＤＲＥＳＳ命
令を用いてリニヤアドレスを仮想アドレスに変換できる
。
〔プロセス管理〕
ソフトウェアプロセスすなわちタスクはプロセス制御ブ
ロックにより表される。ブロセススイツ手段は２つの命
令（５ａｖｅ、−ｐｒｏｃｅｓｓおよびｒｅｓｕｍｅ、
−ｐｒｏｃｅｓａ）を介して行うもので、オペレーティ
ングシステムがプロセスを明らかに切換えることを許す
。別の手段は優先をペースとするプロセス・スケジュー
リングおよびディスパッチング機能であって、プロセッ
サに組込まれる後者のメカニズムを用いると、プロセッ
サはメモリ内の行列からプロセスを自動的に発生する。
プロセッサは各プロセスの累積実行時間を保持し、かつ
希望によっては時間スライス管理も行う。
その時間スライス管理のために、プロセスが指定された
時間より長い時間実行した時は、プロセッサは障害を常
に指示し、または利用できるプロセスの行列にプロセス
を常に並べ、別のプロセスを生ずる。
自動プロセス発生が用いられる時は、１組のプロセス間
通信命令が与えられる。それらの命令はソフトウェア・
オペレーティングシステム・カーネルで通常与えられる
サービスに類似する。それらの命令はプロセス間のメツ
セージの通信をサポートする。
〔トレーシングおよびＩＣＥサポート〕ソフトウェアの
デバッキングおよびトレーシングがトレース制御レジス
タにより行われる。そのソフトウェアのデバッキングお
よびトレーシングはプロセスの一部である。トレース制
御により下記の事象の任意の組合わせを検出できる。
命令実行（すなわち、単一ステップ）、行われた分岐命
令の実行、 呼出し命令の実行、 戻り命令の実行、 次の命令が戻り命令であることの検出、スーパーバイザ
呼出しまたはサブシステム呼出しの実行、 ブレークポイント（ハードウェア・ブレークポイントま
たはブレークポイント命令の実行）トレース事象が検出
されると、プロセッサはトレース障害を発生して、ソフ
トウェア・デバッガまたはソフトウェアモニタに制御を
与える。プロセッサは２つの命令ブレークポイントを含
み、デバッガはそれらのレジスタに２つの命令のアドレ
スを置くことができる。
〔外部バス〕
マイクロプロセッサのバスは、バースト転送性能を有す
る３２ビツトの多重化バスである。バースト転送メカニ
ズム（これにより引き続くサイクルで多くの語を転送で
きる）によりバスを多重化バスと定めることができる。
バースト転送は１゜２．３または４語に対して行うこと
ができる。アドレスサイクル中に、下位の２アドレスビ
ツトで要求中の語の数を示す。たとえば、プロセッサが
４語を読出すことを望んだとすると、４個めＲＥＡＤＹ
を受けるまではバスのオペレーションは終了されない。
命令キャッシュを充すため、スタック＝フレーム＝キャ
ッシュ格納および復旧のため、多語ロードおよび格納の
ため、ストリングオペレーションのため等にバースト転
送オペレーションはプロセッサによシしばしば用いられ
る。
このマイクロプロセッサは高度にパイプライン化される
。任意の時刻において、パイプライン中の命令の種々の
段階には通常５個の命令がある。
与えられた任意のサイクルにおいては、命令ｎ＋４に対
する命令ポインタが計算され、命令ｎ＋３が命令キャッ
シュから読出され、命令Ｈ＋２が復号されてマイクロ命
令バスへ出され、命令ｎ＋ｌが実行され、命令ｎの結果
がレジスタファイルに格納される。
【図面の簡単な説明】
第１図は本発明が実施されるマイクロプロセッサの主な
各部品の機能ブロック図、第２図は第１図に示す装置で
命令を実行している時の実行環境のブロック図、第３図
は第２図に示す実行環境の現在のリニヤアドレス・スペ
ース内のスタックフレームの構造を示す線図、第４図は
第２図に示す実行環境の現在のリニヤアドレス・スペー
ス内の呼出しスタックの構造を示す線図、第５図はメモ
リ内のプログラムスタック中へのマイクロプロセッサの
レジスタセットのマツピングを示す線図である。 １０・・・・命令フェッチユニット、１２・・・・命令
デコーダ、１４・・・・マイクロ命令シーケンサ、１８
・・・・翻訳ルックアサイド・バッファ、２０・・・・
ローカルバス・シーケンサ、２２・・・・浮動小数点ユ
ニット、２４・・・・整数実行ユニット。 特許出願人　　インテル・コーポレーション代理人　山
川政樹（ｔビ為２名） ＦＩＧ、　１ ＦＩＧ、５ ズ７・ｙ７り ／赤ニ

Claims (11)

    【特許請求の範囲】
  1. （１）主メモリに接続できるデータプロセッサに使用す
    るための前記データプロセッサ内のスタックフレームキ
    ャッシュおよびそれに用いる制御機構において、 複数のグローバルレジスタであつて、そのうちの１つが
    現在のフレームを指す現在のフレームポインタを含み、
    残りのグローバルレジスタが現在のプロセスに対する汎
    用レジスタとして利用できるような前記複数のグローバ
    ルレジスタと、おのおのがいくつかのローカルレジスタ
    で構成されている複数のレジスタセットで構成されたレ
    ジスタセットプールと、 呼出し命令の復号により起動され、前記レジスタセット
    プールからのローカルレジスタのレジスタセットを呼出
    された手続きに割当て、かつ前記フレームポインタレジ
    スタの１つを初期設定して現在のフレームを作る第１の
    制御手段と、 戻り命令が復号された時に起動されて、引き続く呼出し
    命令により呼出された別の手続きに前記レジスタセット
    を自由に割当てる第２の制御手段と、 を備えることを特徴とするスタックフレームキャッシュ
    およびそれに用いる制御機構。
  2. （２）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、前記制
    御手段は、以前の手続きに関連するレジスタセットの内
    容を前記主メモリに格納するために前記レジスタセット
    が空にされた時に動作して、前記レジスタセットを前記
    現在の手続きに割当てる手段を含むことを特徴とするス
    タックフレームキャッシュおよびそれに用いる制御機構
    。
  3. （３）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、前記第
    １の制御手段は、前記フレームの作成に用いられる呼出
    し機構を記録し、戻りに使用する戻り機構を選択する戻
    り状態ビットを含むことを特徴とするスタックフレーム
    キャッシュおよびそれに用いる制御機構。
  4. （４）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、以前のフレームに対するポインタと命令ポインタ
    を含むリンケージ情報を含むことを特徴とするスタック
    フレームキャッシュおよびそれに用いる制御機構。
  5. （５）特許請求の範囲第２項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、以前のフレームに対するポインタと命令ポインタ
    を含むリンケージ情報を含むことを特徴とするスタック
    フレームキャッシュおよびそれに用いる制御機構。
  6. （６）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、フレームから戻つた時に使用すべき、呼出し後の
    フレームに関連する情報を記録するためにフレーム状態
    ビットを含むスタックフレームを含み、前記情報は、前
    記フレームの作成に用いられた呼出し機構を記録し、戻
    りに使用する戻り機構を選択するために戻り状態ビット
    を含むスタックフレームを含むことを特徴とするスタッ
    クフレームキャッシュおよびそれに用いる制御機構。
  7. （７）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、以前のフレームの第１のバイトに対するリニヤア
    ドレスで構成された以前のフレームポインタビットを含
    むスタックフレームを含むことを特徴とするスタックフ
    レームキャッシュおよびそれに用いる制御機構。
  8. （８）特許請求の範囲第１項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、呼出し動作が新しいフレームに対して行われると
    いう条件で戻り命令ポインタを格納するため、およびプ
    ロセスが中断されている時に次の命令の命令ポインタを
    格納するために戻り命令ポインタフィールドを含むスタ
    ックフレームを含み、前記フィールドは、このフレーム
    へ戻つた後で制御が戻されるリニヤアドレスであること
    を特徴とするスタックフレームキャッシュおよびそれに
    用いる制御機構。
  9. （９）特許請求の範囲第２項記載のスタックフレームキ
    ャッシュおよびそれに用いる制御機構であつて、手続き
    に関連する前記レジスタセット中の前記ローカルレジス
    タは、フレームから戻つた時に使用すべき、呼出し後の
    フレームに関連する情報を記録するためにフレーム状態
    ビットを含むスタックフレームを含み、前記情報は、前
    記フレームの作成に用いられた呼出し機構を記録し、戻
    りに使用する戻り機構を選択するために戻り状態ビット
    を含むスタックフレームを含むことを特徴とするスタッ
    クフレームキャッシュおよびそれに用いる制御機構。
  10. （１０）特許請求の範囲第２項記載のスタックフレーム
    キャッシュおよびそれに用いる制御機構であつて、手続
    きに関連する前記レジスタセット中の前記ローカルレジ
    スタは、以前のフレームの第１のバイトに対するリニヤ
    アドレスで構成された以前のフレームポインタビットを
    含むスタックフレームを含むことを特徴とするスタック
    フレームキャッシュおよびそれに用いる制御機構。
  11. （１１）特許請求の範囲第２項記載のスタックフレーム
    キャッシュおよびそれに用いる制御機構であつて、手続
    きに関連する前記レジスタセット中の前記ローカルレジ
    スタは、呼出し動作が新しいフレームに対して行われる
    という条件で戻り命令ポインタを格納するため、および
    プロセスが中断されている時に次の命令の命令ポインタ
    を格納するために戻り命令ポインタフィールドを含むス
    タックフレームを含み、前記フィールドは、このフレー
    ムへ戻つた後で制御が戻されるリニヤアドレスであるこ
    とを特徴とするスタックフレームキャッシュおよびそれ
    に用いる制御機構。
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SG (1) SG34990G (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007025022A (ja) * 2005-07-13 2007-02-01 Hitachi Via Mechanics Ltd 描画装置及びそれを搭載した露光装置
JP2008065734A (ja) * 2006-09-11 2008-03-21 Meidensha Corp レジスタファイルの書き込み／読み出し方式

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043870A (en) * 1982-02-24 1991-08-27 At&T Bell Laboratories Computer with automatic mapping of memory contents into machine registers during program execution
JP2545789B2 (ja) * 1986-04-14 1996-10-23 株式会社日立製作所 情報処理装置
JPS63259727A (ja) * 1987-04-17 1988-10-26 Hitachi Ltd コプロセツサのインタ−フエイス方式
JP2982875B2 (ja) * 1987-12-28 1999-11-29 株式会社日立製作所 スレーブ制御装置
ATE109910T1 (de) * 1988-01-20 1994-08-15 Advanced Micro Devices Inc Organisation eines integrierten cachespeichers zur flexiblen anwendung zur unterstützung von multiprozessor-operationen.
US5136691A (en) * 1988-01-20 1992-08-04 Advanced Micro Devices, Inc. Methods and apparatus for caching interlock variables in an integrated cache memory
US5025366A (en) * 1988-01-20 1991-06-18 Advanced Micro Devices, Inc. Organization of an integrated cache unit for flexible usage in cache system design
US5101344A (en) * 1988-01-28 1992-03-31 Motorola, Inc. Data processor having split level control store
US5220669A (en) * 1988-02-10 1993-06-15 International Business Machines Corporation Linkage mechanism for program isolation
US4905188A (en) * 1988-02-22 1990-02-27 International Business Machines Corporation Functional cache memory chip architecture for improved cache access
GB2254714B (en) * 1988-03-22 1992-12-23 Digital Equipment Corp Cross-domain call system in a capability based digital data processing system
US5210874A (en) * 1988-03-22 1993-05-11 Digital Equipment Corporation Cross-domain call system in a capability based digital data processing system
US5101341A (en) * 1988-08-25 1992-03-31 Edgcore Technology, Inc. Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO
US5226166A (en) * 1989-02-10 1993-07-06 Mitsubishi Denki K.K. Parallel operation processor with second command unit
US5293500A (en) * 1989-02-10 1994-03-08 Mitsubishi Denki K.K. Parallel processing method and apparatus
US5155820A (en) * 1989-02-21 1992-10-13 Gibson Glenn A Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits
US5093908A (en) * 1989-04-17 1992-03-03 International Business Machines Corporation Method and apparatus for executing instructions in a single sequential instruction stream in a main processor and a coprocessor
US5185694A (en) * 1989-06-26 1993-02-09 Motorola, Inc. Data processing system utilizes block move instruction for burst transferring blocks of data entries where width of data blocks varies
JP2655191B2 (ja) * 1989-07-05 1997-09-17 三菱電機株式会社 演算処理装置
JPH0353328A (ja) * 1989-07-20 1991-03-07 Hitachi Ltd レジスタ退避回復方法ならびに処理装置
US5179681A (en) * 1989-11-16 1993-01-12 Sun Microsystems, Inc. Method and apparatus for current window cache with switchable address and out cache registers
US5075842A (en) * 1989-12-22 1991-12-24 Intel Corporation Disabling tag bit recognition and allowing privileged operations to occur in an object-oriented memory protection mechanism
US5075848A (en) * 1989-12-22 1991-12-24 Intel Corporation Object lifetime control in an object-oriented memory protection mechanism
GB2239334B (en) * 1989-12-22 1994-07-06 Intel Corp Synchronous communication between execution environments in a data processing system employing an object-oriented memory protection mechanism
US5157777A (en) * 1989-12-22 1992-10-20 Intel Corporation Synchronous communication between execution environments in a data processing system employing an object-oriented memory protection mechanism
US5093917A (en) * 1990-01-17 1992-03-03 Ag Communication Systems Corporation Method for passing data parameters between a calling program and a called subroutine in a command analysis table of a computer stored data base system
EP0592404B1 (en) * 1990-03-15 1998-09-16 Sun Microsystems, Inc. Apparatus and method for providing a stall cache
US5179682A (en) * 1990-05-15 1993-01-12 Sun Microsystems, Inc. Method and apparatus for improved current window cache with switchable address in, out, and local cache registers
US5493687A (en) * 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
EP1526446A3 (en) * 1991-07-08 2007-04-04 Seiko Epson Corporation Extensible RISC microprocessor architecture
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
JPH0831041B2 (ja) * 1991-09-06 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション プログラム条件処理方法およびコンピュータ・システム
US5448707A (en) * 1991-10-29 1995-09-05 Intel Corporation Mechanism to protect data saved on a local register cache during inter-subsystem calls and returns
EP0636256B1 (en) * 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
DE69308548T2 (de) * 1992-05-01 1997-06-12 Seiko Epson Corp Vorrichtung und verfahren zum befehlsabschluss in einem superskalaren prozessor.
US5491793A (en) * 1992-07-31 1996-02-13 Fujitsu Limited Debug support in a processor chip
US5628021A (en) * 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
DE69330889T2 (de) * 1992-12-31 2002-03-28 Seiko Epson Corp System und Verfahren zur Änderung der Namen von Registern
US6151661A (en) * 1994-03-03 2000-11-21 International Business Machines Corporation Cache memory storage space management system and method
US5893148A (en) * 1994-03-03 1999-04-06 International Business Machines Corporation System and method for allocating cache memory storage space
EP0676691A3 (en) * 1994-04-06 1996-12-11 Hewlett Packard Co Device for saving and restoring registers in a digital computer.
US5636362A (en) * 1994-09-28 1997-06-03 Intel Corporation Programmable high watermark in stack frame cache using second region as a storage if first region is full and an event having a predetermined minimum priority
US5564111A (en) * 1994-09-30 1996-10-08 Intel Corporation Method and apparatus for implementing a non-blocking translation lookaside buffer
US5532947A (en) * 1995-01-25 1996-07-02 International Business Machines Corporation Combined decoder/adder circuit which provides improved access speed to a cache
DE69628326D1 (de) * 1995-10-06 2003-06-26 Patriot Scient Corp Architektur für einen risc-mikroprozessor
US6532531B1 (en) 1996-01-24 2003-03-11 Sun Microsystems, Inc. Method frame storage using multiple memory circuits
KR100529416B1 (ko) * 1996-01-24 2006-01-27 선 마이크로시스템즈 인코퍼레이티드 스택기반컴퓨터를위한명령폴딩방법및장치
US6038643A (en) * 1996-01-24 2000-03-14 Sun Microsystems, Inc. Stack management unit and method for a processor having a stack
US6167488A (en) * 1997-03-31 2000-12-26 Sun Microsystems, Inc. Stack caching circuit with overflow/underflow unit
US6289418B1 (en) 1997-03-31 2001-09-11 Sun Microsystems, Inc. Address pipelined stack caching method
US6131144A (en) * 1997-04-01 2000-10-10 Sun Microsystems, Inc. Stack caching method with overflow/underflow control using pointers
US6067602A (en) * 1997-06-23 2000-05-23 Sun Microsystems, Inc. Multi-stack-caching memory architecture
US6138210A (en) * 1997-06-23 2000-10-24 Sun Microsystems, Inc. Multi-stack memory architecture
US6092152A (en) * 1997-06-23 2000-07-18 Sun Microsystems, Inc. Method for stack-caching method frames
US6058457A (en) * 1997-06-23 2000-05-02 Sun Microsystems, Inc. Method for storing method frames in multiple stacks
US5930158A (en) * 1997-07-02 1999-07-27 Creative Technology, Ltd Processor with instruction set for audio effects
US6170050B1 (en) 1998-04-22 2001-01-02 Sun Microsystems, Inc. Length decoder for variable length data
US6237086B1 (en) 1998-04-22 2001-05-22 Sun Microsystems, Inc. 1 Method to prevent pipeline stalls in superscalar stack based computing systems
US6108768A (en) * 1998-04-22 2000-08-22 Sun Microsystems, Inc. Reissue logic for individually reissuing instructions trapped in a multiissue stack based computing system
US6275903B1 (en) 1998-04-22 2001-08-14 Sun Microsystems, Inc. Stack cache miss handling
US6145123A (en) * 1998-07-01 2000-11-07 Advanced Micro Devices, Inc. Trace on/off with breakpoint register
US20050149939A1 (en) * 2001-12-21 2005-07-07 Carsten Noeske Method and device for managing resources in a computer system
JP4837247B2 (ja) * 2003-09-24 2011-12-14 パナソニック株式会社 プロセッサ
US9323571B2 (en) * 2004-02-06 2016-04-26 Intel Corporation Methods for reducing energy consumption of buffered applications using simultaneous multi-threading processor
US20060112226A1 (en) 2004-11-19 2006-05-25 Hady Frank T Heterogeneous processors sharing a common cache
US7840845B2 (en) * 2005-02-18 2010-11-23 Intel Corporation Method and system for setting a breakpoint
US7237149B2 (en) * 2005-02-25 2007-06-26 Freescale Semiconductor, Inc. Method and apparatus for qualifying debug operation using source information
US8429634B2 (en) * 2006-07-26 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory circuit, and machine language program generation device, and method for operating semiconductor device and memory circuit
CN101216756B (zh) * 2007-12-28 2011-03-23 中国科学院计算技术研究所 一种risc处理器装置及其模拟浮点栈操作的方法
US9501285B2 (en) * 2010-05-27 2016-11-22 International Business Machines Corporation Register allocation to threads
KR20200077287A (ko) * 2018-12-20 2020-06-30 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5474651A (en) * 1977-11-28 1979-06-14 Toshiba Corp Stack control system
JPS5576448A (en) * 1978-12-05 1980-06-09 Nippon Telegr & Teleph Corp <Ntt> Multi-group register control system
JPS57143643A (en) * 1981-03-03 1982-09-04 Toshiba Corp Data processing device
JPS57162031A (en) * 1981-03-31 1982-10-05 Fujitsu Ltd Address stack control system
JPS5814253A (ja) * 1981-07-17 1983-01-27 Nec Corp 中央処理装置の割込方式
JPS5843043A (ja) * 1981-09-08 1983-03-12 Oki Electric Ind Co Ltd デ−タ処理装置の呼び出し命令方式
JPS5875250A (ja) * 1981-10-29 1983-05-06 Toshiba Corp デジタル情報処理装置
JPS616747A (ja) * 1984-06-21 1986-01-13 Matsushita Electric Ind Co Ltd メモリ装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1426273A (en) * 1973-04-13 1976-02-25 Int Computers Ltd Data processing
US4435780A (en) * 1981-06-16 1984-03-06 International Business Machines Corporation Separate stack areas for plural processes
US4445173A (en) * 1981-09-11 1984-04-24 Data General Corporation Improved system for saving and restoring state in call and return operations
US4516203A (en) * 1981-09-11 1985-05-07 Data General Corporation Improved apparatus for encaching data whose value does not change during execution of an instruction sequence
EP0075633B1 (en) * 1981-09-30 1987-09-09 Unisys Corporation Register allocation apparatus
WO1983001318A1 (en) * 1981-09-30 1983-04-14 Burroughs Corp Microprogrammed digital data processing system employing tasking at a microinstruction level
US4530049A (en) * 1982-02-11 1985-07-16 At&T Bell Laboratories Stack cache with fixed size stack frames
CA1187200A (en) * 1982-02-24 1985-05-14 David R. Ditzel Computer with automatic mapping of memory contents into machine registers
US4652996A (en) * 1982-09-27 1987-03-24 Data General Corporation Encachment apparatus using multiple frames and responding to a key to obtain data therefrom

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5474651A (en) * 1977-11-28 1979-06-14 Toshiba Corp Stack control system
JPS5576448A (en) * 1978-12-05 1980-06-09 Nippon Telegr & Teleph Corp <Ntt> Multi-group register control system
JPS57143643A (en) * 1981-03-03 1982-09-04 Toshiba Corp Data processing device
JPS57162031A (en) * 1981-03-31 1982-10-05 Fujitsu Ltd Address stack control system
JPS5814253A (ja) * 1981-07-17 1983-01-27 Nec Corp 中央処理装置の割込方式
JPS5843043A (ja) * 1981-09-08 1983-03-12 Oki Electric Ind Co Ltd デ−タ処理装置の呼び出し命令方式
JPS5875250A (ja) * 1981-10-29 1983-05-06 Toshiba Corp デジタル情報処理装置
JPS616747A (ja) * 1984-06-21 1986-01-13 Matsushita Electric Ind Co Ltd メモリ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007025022A (ja) * 2005-07-13 2007-02-01 Hitachi Via Mechanics Ltd 描画装置及びそれを搭載した露光装置
JP4617210B2 (ja) * 2005-07-13 2011-01-19 日立ビアメカニクス株式会社 描画装置及びそれを搭載した露光装置
JP2008065734A (ja) * 2006-09-11 2008-03-21 Meidensha Corp レジスタファイルの書き込み／読み出し方式

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