JPS63259727A

JPS63259727A - コプロセツサのインタ−フエイス方式

Info

Publication number: JPS63259727A
Application number: JP62093098A
Authority: JP
Inventors: Shigeki Morinaga; 茂樹森永; Norio Nakagawa; 中川　典夫; Mitsuru Watabe; 満渡部; Mamoru Oba; 衛大場; Hiroyuki Kida; 博之木田; Hisashi Kajiwara; 久志梶原; Takeshi Asai; 剛浅井; Jiyunichi Tatezaki; 舘崎　順一
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1987-04-17
Filing date: 1987-04-17
Publication date: 1988-10-26
Also published as: KR950012117B1; EP0287115B1; EP0287115A3; DE3852056T2; DE3852056D1; KR880013062A; US5504912A; EP0287115A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、パイプライン方式に係り、特に、プロセッサ
のコプロセッサである浮動小数点演算プロセッサの高速
処理に好適なコプロセッサのインターフェイス方式に関
する。

〔従来の技術〕

従来のコプロセッサ・インターフェイスは、１つの命令
が終了し、次の命令が送られたときに、前の命令の演算
実行におけるステータスを戻す方式となっていた。その
ため、命令が１つずつ、断続的にコプロセッサに送られ
、そのインターフェイスのオーバー・ヘッドが太きいも
のであった。

〔発明が解決しようとする問題点〕

上記従来の技術は、演算のスループット向」二の点につ
いて配慮がされておらず、演算時間が長いという問題が
あった。

本発明の目的は、コプロセッサにおける命令の受付けを
パイプ・ライン化することにより演算速度を高速化する
ことにある。

〔問題点を解決するための手段〕

上記目的は、コプロセッサ、特に浮動小数点演算プロセ
ッサの機能を分割することにより、達成されるものであ
る。

つまり、コプロセッサのインターフェイス部にＦ　Ｉ　
Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）を設
け、命令を次々と受付ける手段を設けた。また、そのこ
とにより、命令のパイプ・ライン制御が可能となり、マ
イクロプロセッサとのプロトコル手段をも設けた。

〔作用〕

コプロセッサのインターフェイス部にＦＩＦＯを設ける
ことにより、マイクロプロセッサは、ＦＩＦＯが満配と
なるまで、データを送ることができ、更に、コプロセッ
サは、機能をパイプ・ライン制御できるように分割され
ているため、データは次々と高速に処理される。

それによって、本発明は、演算を高速に処理することが
できる。

〔実施例〕

以下、本発明の一実施例を第１図によりと説明する。第
１図に、浮動小数点演算を可能にするマイクロコンピュ
ータ・システムを示す。このシステムは、浮動小数点演
算を行なうために、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃ
ｅｓｓｉｎｇ　Ｕｎｉｔ）　１００とＦＰＵ（Ｆｌｏａ
ｔｉｎｇ−ｐｏｉｎｔ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉ
ｔ）　１０１の２つの演算回路を持つものである。ＣＰ
　ｔＪ　１００は本来、整数型タイプのデータのみを演
算するもので、浮動小数点型タイプのデータを演算する
ことができない。一方、ＦＰＵＩＯＩは、浮動小数点型
タイプのデータを演算することができる。ＲＯＭ（Ｒｅ
ａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　１０２は、前記ＣＰ
Ｕ１００とＦＰＵＩＯＩの２つの演算回路への命令が混
在するプログラムを格納している。しかし、命令を解読
できるのはＣＰＵｌ０○である。そのため、ＦＰＵＩ　
Ｏ１はＣＰＵ１００とのプロトコルにより高速にインタ
ーフェイスされる。ここで、このようなＦＰＵＩＯＩを
コプロセッサと呼ぶことにする。

ＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ
）　１０３は、整数型や４数小数点型のデータを保持す
るものである。１０４は、ＣＰＵ１００から出力される
アドレス・バスである。１０５は、データ・バスで、１
０６は、インターフェイスに関するための制御を行なう
コントロール・バスである。

次に、浮動小数点演算コプロセッサ（ＦＰＵ）１０１を
例にしてそのコプロセッサ・インターフェイスの詳細に
ついて説明する。

第２図は、浮動小数点演算コプロセッサ１０１のブロッ
ク図を示す。

２００は、高速のコプロセッサ・インターフェイスを実
行するバス・コントロール・ユニット（ＢＣＵ）である
。該ＢＣＵ２００に接続されてＡＳ、ＤＳ、Ｒ／Ｗ、Ｄ
Ｃ，ＣＩ）Ｅ、ＣＰＳＴ２〜ＣＰＳＴＯ，ＡＴ３〜ＡＴ
Ｏ，Ａ２〜ＡＯである。ＣＬ　Ｋは、外部かつ供給され
るクロック信号で、浮動小数点演算コプロセッサの内部
動作の基準となる信号である。Ｄ３１〜Ｄｏはデータ信
号（図ではＣ８は、ＦＰＵＩＯＩを選ぶためのチップ・
セレクト信号である。ＡＳはアドレス・バス１０４上に
アドレス信号が存在することを示すアドレス・ストロー
ブ入力信号である。ＤＳはデータ・バス１０５上にデー
タ信号が存在することを示すデータ・ストローブ入力信
号である。Ｒ／Ｗはデータ転送の方向を示す入力信号で
あり、ＣＰＵが外部メモリをリードする場合は１”とな
り、ライトの場合では“Ｏ”となる。ＤＣはデータ・バ
ス１０５上のデータ転送が終了したことを示す。

ＣＰＵ　１００とＦＰＵＩＯＩ間でデータを転送する場
合、ＤＣはＦＰＵＩＯＩからＣＰＵ１０ｏへ出力される
。また、ＦＰＵＩＯＩと外部メモリ間でデータを転送す
る場合は、外部メモリよりＦＰＵｌｏｌに入力される。

ＣＤＥは、コプロセッサ・データ・イネーブル信号であ
り、この信号がアサートされて、１クロツク・サイクル
経過の後、ＦＰＵＩＯＩは、デスティネーションオペラ
ンドをデータ・バス１０５上に出力する。この信号は出
力タイミング認識信号として、ＣＰＵ１００より与えら
れる。ＣＰＳＴ２〜ＣＰＳＴＯは、ＦＰｔｌｌｏｌの内
部動作状態を示す信号である。また、ＡＴ２〜ＡＴＯは
、ＣＰＵ１００より出力されるアクセスの種類を示す信
号である。ＦＰＵＩＯＩはＣＰＵ１００より転送される
制御情報のタイプを、これらの信号により認識して動作
する。つまり、ＦＰＵＩＯＩは、ＣＰＵ１００からＡＴ
２〜ＡＴＯを受けて動作し、動作状態としてＣＰＳＴ２
〜ＣＰＳＴＯをＣＰＵ１００に返すことで、コプロセッ
サ・プロトコルを実行する。

第１表、第２表は、それぞれＣＰＳＴ２〜ＣＰＳＴＯ。

ＡＴ２〜ＡＴＯのデコード表である。

Ａ２〜ＡＯは、ＣＰＵｌ００から出力されたアドレス・
データ信号である。

以上のように、コマンドの解読により、ＣＰＵ１００と
Ｆ　Ｐ’Ｕ　１０１の間のプロトコルの制御と管理を行
なう。

第１表　ＣＰＳＴ２〜ＣＰＳＴＯのデコード表第２表　
ＡＴ２〜ＡＴＯのデコード表２０１は、外部型式で記述されている単精度データ、倍
精度データおよび拡張倍精度データを内部型式（拡張倍
精度型式）のデータに変換するフォーマット変換ユニッ
ト（ＦＣＵ）である。

ＦＣＵ２０’ｌへの入出力データは、ＢＣＵ２００と、
変換データ・バス２０６を介して、受渡しが行なわれる
。その動作の一例を第３図に示す。例えば、ＢＣＵ２０
０に格納された外部データが単精度データ（符号１ビツ
ト、指数８ピッ１−５仮数２３ビツト）の場合、そのデ
ータは、変換データ・バス２０６を介して、ＦＣＵ２０
１へ入力される。ＦＣＵ２０１へ入力された単精度デー
タは、第３図に示すように、指数部は、ＩＥＥＥの規格
によってバスアス値の除去を行ない。指数１５ビツトと
する。また、仮数部は２３ビットを」１位ビット側につ
めて設定し、その残りのビットは、すべて′Ｏ″′とす
る。一方、ＦＣＵ２０１からＢＣＵ２００へデータを転
送する場合、ＦＣＵ２０１は内部型式（拡張倍精度）か
ら指定された外部型式の第３図とは逆の変換する。

２０２は、浮動小数点演算を行なう演算装置（ＥＵ）で
ある。Ｅｕ２Ｏ３は、ＦＣＵ２０１から変換された内部
型式（拡張倍精度）のデータを、演算データ・バス２０
７を介して受取り、所望の演算を実行し、ＡＬＵ、レジ
スタ・ファイル、バレル・シフタなどで構成されている
。

２０３は、浮動小数点演算命令を実行するため、のマイ
クロプログラム（ＭＡＣ）であり、そのＭＡＣ２０３か
ら出力された命令実行コード２０９は命令デコーダ２０
４を介して、各ユニットＦＣＵ２０１とＥ　Ｕ’　２０
２はそれぞれＦＣＵ制御信号群２１１とＥＵ制御信号群
２１０によって制御される。

２０５は、ＭＡＣ２０３を制御するための命令シーケン
サ（ＩＳＣ）である。また、ｌ５Ｃ２０５へのコマンド
は命令バス２０８を介して、ＢＣＵ２００から出力され
たものである。

以上の説明は、データの流れについてである。

その他に、ＢＣＵ２００はＣＰＵ１００より出力された
コマンドを受けて、ｌ５Ｃ２０５へ出力する。入力され
たコマンドは、ｌ５Ｏ２０５にて、解読される。

第４図は、ＦＰＵＩＯＩのパイプライン制御方式を説明
するタイミング図である。この図では、ｋ番目のコマン
ドＣＭ　Ｄ　ｈ〜（ｋ＋３）番目のコマンドＣＭ　Ｄ　
ｋ＋　ｓの実行の流れを示している。また、第５図は、
バス・コントロール・ユニットＢＣＵ２００の内部構成
を示す。

５００は、データ・バス１０５のコマンドやオペランド
に関するＤＡＴＡをフェッチするためのＦＩＦ○（Ｆｉ
ｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）である。その動作
は、第４図に示すように、図中の■状態では、ｋ番目の
コマンドＣＭ　Ｄ　ｋがＦＩＦＯ５００にフェッチされ
、■状態では、ｋ番目のソース・オペランドＯＰ　Ｓ　
ｈがＦＩＦ○５００にフェッチされ、■状態では、ｋ番
目の命令アドレスＩ　Ａ　ＲｈがＦＩＦＯ５００にフェ
ッチされる。■、■、■の状態で、（ｋ＋１）番目ノコ
マントＣＭ　Ｄ　ｋ＋　ｔ、ソース・オペランド○ｐｓ
ｋ＋１．命令アドレスＩＡＲｉ＋”１を、■、■、■の
状態で、　（ｋ＋２）番目のコマンドＣＭ’　Ｄ　ｋ＋
２、ソース・オペランドｏｐｓｋ＋２、命令アドレスＩ
ＡＲｋ＋２を、０゜■、Ｏの状態で、（ｋ＋３）番目の
コマンドＣＭ　Ｄ　ｈ＋　ａソース・オペランド○ＰＳ
ｋ＋３、命令アトＬ／　スＩ　Ａ　Ｒｈ＋　ｓを、順次
、ＰＩＦＯ５０］：フェッチする。ＦＩＦＯ５００にフ
ェッチされたコマンド、オペランドと命令アドレスは、
ＢＣＵ内部バス５０２に出力される。

ＢＣＵ内部バス５０２に出力されたデータのうち、コマ
ンドはプロトコル実行部（ＰＴＥ）５０１へ入力され、
ＰＴＥ　５０１は、プロトコルの制御と管理を行ない、
内部動作状態を示す信号ＣＰＳＴ２−ＣＰＳＴＯをＣＰ
Ｕ１０ｏへ出力する。

また、コマンドは、命令バス２０８を介して、命令シー
ケンサ２０５へ入力される。

また、オペランドは、ＢＣＵ内部バス５０２゜変換デー
タ・バス２０６を介して、フォーマット変換ユニット（
ＦＣＵ）２０１へ入力される。

（例えば、■状態で、ｋ番目のオペランド○ＰＳｋがＦ
ＣＵ２０１に入力され、フォーマット変換が実行される
。）次に、ＦＣＵ２０１にてフォーマット変換されデータは
、浮動小数点演算装置ＥＵ２０２へ送られ、ｋ番目のコ
マンドＣＭＤｋの実行を開始する。

その実行が開始されると同時に、次の（ｋ＋１）番目の
コマンドＣＭ　Ｄ　ｋ＋、のフェッチを開始する。

（■状態）このように、ＢＣＵ２００．ＦＣＵ２０１とＥｕ２Ｏ３
の実行をパイプライン制御することにより、■の終りで
、（ｋ−１）番目のコマンドＣＭ　Ｄ　ｋ−ｓ　、■の
終りで、ｋ番目のコマンドＣＭＤｋ。

■の終りで、（ｋ＋１）番目のコマンドＣ，Ｍ　Ｄ　ｋ
＋　ｔ　。

０の終りで、（ｋ　＋　２）番目のコマンドＣＭ　Ｄ　
ｋ＋２の演算結果を得ることができる。第４図では、ソ
ース・オペランドはメモリから、ディスティネーション
・オペランドはレジスタからの場合を示している。

次に、第６図〜第１１図は、プロトコルの実行を説明し
た図である。

基本のプロトコルは、大きく分けると、次のように分け
ることができる。

（１）オペランド・アウト転送がある場合、つまり、次
のコマンドは出力と同期して受付けるもの。

（２）ｎ項命令などバースト転送が不可能なもの。

（３）条件分岐など、前コマンドの実行が終了するまで
、コマンドを受付けないもの。

（４）特権命令など、いつでも、そのコマンドを受付け
るもの。

（５）上記（１）〜（４）以外のもので、オペランド・
アウト転送のないもの。

これら（１）〜（５）の場合によって、ＦＰＵＩＯＩは
コマンド転送の次のＦＰＵＩＯＩに関するバス・サイク
ル時（コマンド転送プロトコル）やオペランドのイン・
アウト転送の開始許可、保留及び各種の例外の発生をＣ
ＰＵ１００に知らせる時（オペランド転送プロトコル）
にＣＰＳＴ２〜ＣＰＳＴＯを出力し、プロトコルを実行
するものである。

コマンド転送プロトコルは以下の場合に分けられる。

（１）オペランド・アウト転送がない場合（２）オペラ
ンド・アウト転送のある場合（３）条件分岐の場合（４）ＦＲＥＳＴの場合（５）特権命令の場合この表は、各場合における、ＣＰＳＴ２〜ＣＰＳＴＯの
出力状態（第１表）を表わす。コマンド転送プロトコル
では、次のＣＰＳＴ２〜ＣＰＳＴＯの出力状態を使用す
る。

（１）　Ａ　ＣＣ（Ａｃｃｅｐｔｅｄ）　／　ＴＲｔｌ
Ｅ（２）　ＣＥ　ＲＲ（Ｃｏｍｍａｎｄ　Ｅｒｒｏｒ）
（３）ＢＵＳＹ（４）　Ｅ　Ｘ　ＣＰ　（Ｅｘｃｅｐｔｉｏｎ）（５）
　Ｄ　Ｔ　Ｒ（Ｄａｔａ　Ｔｒａｎｓｆｅｒ　Ｒｅａｄ
ｙ）　／ＦＡＬＳＥ各場合において、ＡＣＣ，ＣＥＲＲ
，ＢＵＳＹ。

ＥＸＣＰ、ＤＴＲの出力条件を示す。これらの条件は、
パイプライン制御を行った場合であり、前コマンドと現
コマンドの状態に依存するものである。ここで、前コマ
ンドとは、ＢＣＵ２００のＦＩＦＯ５００から出力され
たコマンドを示す。

また、現コマンドは、現在ＦＩＦ○５００に入力された
コマンドを示す。

オペランド転送プロトコルは、ＦＰＵＩＯｌのＣＰＳＴ
２−ＣＰＳＴＯ（７）ＤＴＲ状態によッテ、ＣＰＵ１０
０とハンドシェークすることによって実行される。前コ
マンド、現コマンド、共にエラーがなかった場合、オペ
ランド入力を必要とするとき、ＣＰＳＴ２〜ＣＰＳＴＯ
のＤＴＲ状態をＣＰＵ１００が確認、判定した後に、オ
ペランドの転送が開始される。その他、ＦＰＵＩＯＩの
内部状態が、次のオペランド転送の準備ができるまでは
、ＣＰＳＴ２〜ＣＰＳＴＯはＢＵＳＹを出力する。

オペランド出力の時も、オペランド入力と同様に、ＣＰ
ＳＴ２〜ＣＰＳＴＯのＤＴＲ状態によって、ＣＰＴＪｌ
ｏｏとのハンドシェークによってプロトコルは実行され
る。つまり、ＤＴＲ状態により、オペランド転送サイク
ルの開始が許可されよる。その後、ＦＰＵＩＯ１が、次
のオペランド転送を許可するＤＴＲを出力できる内部状
態になるまで、ＢＵＳＹを出力する。

以下、プロトコルのタイミング図を第６図〜第１１図に
示す。タイミングは演算モードとアドレ＋！シング・モードによって異なるものである。

第６図は、単項と二項のレジスタ（ソース）−レジスタ
（ディスティネーション）間演算の詳細タイミング図で
ある。

まず、データ・バス１０５上のコマンドＣＭＤをＢＣＵ
２００のＦＩＦ０５００にフェッチされ、さらに命令ア
ドレスＩＡＲをフェッチするその間に、ＢＣＵ２００は
、コマンドのプロトコルに関する解読を行ない、第３表
に示す条件により、プロトコル信号群ＣＰＳＴ２〜ＣＰ
ＳＴＯにコマンド転送プロトコルを発生する。

また、第６図は、分岐命令の詳細タイミング図である。

その動作は、データ・バス１０５上の分岐コマンドＣＭ
ＤをＢＣＵ２００のＦＩＦ○５００にフェッチされ、さ
らに命令アドレスＩＡＲをフェッチするその間に、ＥＣ
Ｕ２００は、分岐条件に関する解読を行ない、第３表に
示すように、プロトコル信号群ＣＰＳＴ２〜ＣＰＳＴＯ
に、もし条件が真ならばＴＲＵＥ　（ＡＣＣ）　、偽な
らばＦＡＬＳＥ　（ＤＴＲ）を発生する。

第７図は、単項と二項のメモリ（ソース）−レジスタ（
ディスティネーション）間演算の詳細タイミング図であ
る。この場合は、ソースのオペランドがメモリのデータ
であるため、データ・バス１０５上のソースのオペラン
ドを取込む必要がある。その動作は、データ・バス１０
５上のコマンドＣＭＤｔ！：ＢＣＵ２００のＦＩＦ○５
００にフェッチした後、オペランドのサイズ、単精度Ｓ
、整数■、倍精度り、拡張倍精度Ｘによって、必要なデ
ータ個数だけＢＣＵ２００内（７１ＦＩＦＯ５００にフ
ェッチする。また、プロトコル信号群ＣＰＳＴ２〜ＣＰ
ＳＴＯに第３表により、コマンド転送プロトコルを発生
する。ソースのオペランドをすべて転送し終った後に、
命令アドレスＩＡＲをＢＣＵ２００にフェッチする。

第８図は、単項のメモリ　（ソース）−メモリ（ディス
ティネーション）間演算と二項のレジスタ（第１のソー
ス）及びメモリ（第２のソース）−メモリ（ディスティ
ネーション）間演算の詳細タイミング図である。この場
合は、ソースのオペランドがメモリのデータであるとと
もに、ディスティネーションのオペランドがメモリへの
データ格納となるため、オペランドのバスサイクルが２
度発生することになる。その動作は、データ・バス１０
５上のコマンドＣＭＤをＥＣＵ２００内のＰＩＦＯ５０
０にフェッチした後、第７図と同様にオペランドのサイ
ズ、単精度Ｓ、整数Ｉ２倍精度り、拡張倍精度Ｘによっ
て、必要なデータ個数だけＢＣＵ２００内のＰＩＦＯ５
００にフェッチする。また、プロトコル信号群ＣＰＳＴ
２〜ＣＰＳＴＯに、コマンド転送プロトコルを発生し、
ディステイネ−ジョンがメモリであるため、演算が終了
するまで、ＣＰＳＴ２〜ＣＰＳＴＯはＢＵＳＹを出力す
ることになる。演算が終了すると、（オペランド転送プ
ロトコルにより、）ＦＰＵｌ、０１がデータ転送準備が
できた場合は、Ｄ　Ｔ　Ｒ（ＤａｔａＴｒａｎｓｆｅｒ
　Ｒｅａｄｙ）を出力し、ディスティネーションのオペ
ランド・データをメモリに転送する。この場合も、オペ
ランドのサイズ、単精度Ｓ、整数■２倍精度り、拡張倍
精度Ｘによって、必要なデータ個数だけＢＣＵ２００内
のＦＩＦ○５００からデータを転送する。

第９図は、二項のメモリ　（ソース）−１モＩＪ（ディ
スティネーション）間演算の詳細タイミング図である。

この場合は、２個のソースのオペランドがメモリのデー
タであるとともに、ディスティネーションのオペランド
もメモリへのデータ格納となるため、オペランドのバス
サイクルが３度発生することになる。その動作は、デー
タ・バス１０５上のコマンドＣＭＤをＢＣＵ２００のＦ
ＩＦＯ５００にフェッチした後、第７図と同様にオペラ
ンドのサイズ、単精度Ｓ、整数■９倍精度り、拡張倍精
度Ｘによって、必要なデータ個数だけ、ＢＣＵ２００内
のＰＩＦＯ５００に、ソース・オペランド＃１とソース
・オペランド＃２を取込み、更に、命令アドレスＩＡＲ
をもフェッチする。この場合も、第８図と同様に演算が
終了するまで、プロトコル信号群ＣＰＳＴ２〜ＣＰＳＴ
ｏにＢＵＳＹを出力し続けることになる。演算が終了す
ると、ＦＰＵＩＯＩがデータ転送準備ができた場合、オ
ペランド転送プロトコルにより、Ｄ　Ｔ　Ｒ（Ｄａｔａ
Ｔｒａｎｓｆｅｒ　Ｒｅａｄｙ）を出力し、ディスティ
ネーションのオペランド・データをメモリに転送する。

この場合も、オペランドのサイズ、単精度Ｓ、整数Ｉ、
倍精度Ｄ、拡張倍精度Ｘによって、必要なデータ個数だ
けＢＣＵ２００内のＰＩＦＯ５００からデータを転送す
る。

ＦＰＵＩＯＩには、単項、二項などの演算命令の他に、
データ転送命令がある。データ転送命令には、メモリか
らＦＰＵのレジスタへのデータ転送（オペランド・イン
転送）命令とＦＰＵのレジスタからメモリへのデータ転
送（オペランド・アウト転送）命令がある。

第１０図は、多数のオペランド・イン転送命令の詳細タ
イミング図を、第１１図は、オペランド・アウト転送命
令の詳細タイミング図を示したものである。

第１０図のｎ個オペランド・イン転送命令は、第７図と
同様に、ソースのオペランドのサイズ。

単精度、整数■９倍精度り、拡張倍精度Ｘによって、必
要なデータ個数だけＢＣＵ内のＦＩＦ○５００にフェッ
チすると同時に、ＦＣＵ２０１へ、データを送出する。

その動作は、データ・バス１０５上のコマンドＣＭＤを
ＢＣＵ２００内のＦＩＦ○５００にフェッチした後、第
１のソース・オペランド＃１を取込み、その後、プロ１
−コル信号群ＣＰＳＴ２〜ＣＰＳＴＯは、オペランド転
送プロトコルにより、Ｄ　Ｔ　Ｒ（Ｄａｔａ　Ｔｒａｎ
ｓｆｅｒＲｅａｄｙ　）を出力する。この図の場合は、
ソース・オペランドのデータはｎ個あるため、ソース・
オペランド＃ｎの転送が終了するまで、ＣＰＳＴ２〜Ｃ
ＰＳＴＯは、ＢＵＳＹとＤＴＲを交互に出力することに
なる。

第１１図は、１個のオペランド・アウト転送命令である
。その動作は、データ・バス１０５上のコマンドＣＭＤ
をＥＣＵ２００内（７）ＰＩＦＯ５００のフェッチした
後、ソース・オペランドがＦＰＵｌｏｌのレジスタであ
るため、命令アドレスＩＡＲをＢＣＵ２００はフェッチ
することになる。

その時に、プロトコル信号群ＣＰＳＴ２〜ＣＰＳＴＯは
、第３表によりコマンド転送プロトコルを出力している
。その後、ＦＰＵＩＯＩの内部で、オペランドが送出準
備が完了するまで、ＢＵＳＹとし、送出準備が完了した
時点で、ＣＰＳＴ２〜ＣＰＳＴＯはオペランド転送プロ
トコルであるＤＴＲを出力し、データ・バス１０５上に
、オペランド・データ、ｏＰＤ１〜０ＰＤ３を送出する
。

なお、図において、３つのクロック信号で、バスサイク
ルが行なわれるような図であるが、その限りではない。

〔発明の効果〕

本発明によれば、浮動小数点演算を機能的に分割し、パ
イプ・ライン制御することにより、コマンド・パイプ・
ラインを可能にすることができるため、浮動小数点演算
におけるインターフェイスのオーバーヘッドを小さくで
き、演算速度の高速化の効果がある。

また、マイクロプロセッサと浮動小数点演算プロセッサ
との間にプロトコルを定めたため、エラー発生時の処理
が容易となる。

このプロトコルは、浮動小数点演算プロセッサ以外のコ
プロセッサに対して適用できる。

【図面の簡単な説明】

第１図は、本発明の１実施例となるコプロセッサを含む
マイコンシステム図、第２図は、本発明となる浮動小数
点演算プロセッサのブロックの１実施例の図、第３図は
、フォーマット変換機能を説明する図、第４図は、本発
明となるコマンド・パイプ・ライン制御のタイミング図
、第５図は、バス・コントロール・ユニットの内部ブロ
ックの１実施例の図、第６図〜第１１図は、本発明の１
実施例となるプロトコルの詳細タイミング図を示すもの
である。１００−　ＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓ
ｓｉｎｇ　Ｕｎｉｔ）、１０１−　Ｆ　Ｐ　Ｕ　（Ｆｌ
ｏａｔｉｎｇ−ｐｏｉｎｔ　ＰｒｏｃｅｓｓｉｎｇＬｌ
ｎｉｔ）　、１０２−ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ）、１０３°＝ＲＡＭ　（Ｒａｎｄｏｍ　
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　、１０４・・アドレス
・バス、１０５・・・データ・バス、１０６・・コン１
−ロール・バス、２００・・・バス・コン１〜ロール・
ユニット（ＢＣＵ）、２０１・・・フォーマット変換ユ
ニット（ＦＣＵ）　、２０２・・・浮動小数点演算装置
（ＥＵ）、２０３・・・マイクロプログラム（ＭＡＣ）
、２０４・・命令デコーダ、２０５・・命令シーケンサ
（ＮＳＣ）、２０６・・・変換データ・バス、２０７・
・・演算データ・バス、２０８・・・Ｂバス、２０９・
・・命令実行コード、２１０・・ＥＵ制御信号群、２１
１・・ＦＣＵ制御信号群、５００・・・Ｆ　Ｉ　Ｆ　Ｏ
（Ｆｉｒｓｔ　Ｉｎ　Ｆｊｒｓｔ　０ｕｔ）　、　　５
０１−プロトコル実行部（ＰＴＥ）、５０２・・・ＢＣ
Ｕ内部バス。

Claims

【特許請求の範囲】１、マイクロプロセッサと接続されるコプロセッサにお
いて、マイクロプロセッサより制御されて、コプロセッ
サに送られるコマンド及びオペランドをＦＩＦＯ（Ｆｉ
ｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）に取込むことを特
徴とするコプロセッサのインターフェイス方式。２、特許請求の範囲第１項において、コプロセッサの処
理機能を分割し、パイプ・ライン制御を行なうことを特
徴とするコプロセッサのインターフェイス方式。３、マイクロプロセッサと接続されるコプロセッサにお
いて、コマンド転送プロトコイルとオペランド転送プロ
トコルにプロトコルを分割したことを特徴とするコプロ
セッサのインターフェイス方式。４、浮動小数点演算プロセッサにおいて、プロトコル制
御部、フォーマット変換部と浮動小数点演算部をパイプ
・ライン制御することを特徴とするコプロセッサのイン
ターフェイス方式。