JPS60142743A - 内部母線システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通常の計算機アーキテクチャにおける命令セ
ットよシずつと小規模の命令セット（以下、基本命令セ
ットという）しか持たない計算機システムに係る。

〔従来技術〕

最近のＶＬＳＩ技術の発達により、マイクロプロセッサ
の設計に関しては、相反する２つのアプローチが可能に
なってきた。第１のアプローチは、ＶＬＳ　Ｉを十二分
に利用して、これまではソフトウェアで実現されていた
機能を／’ｔ−ドウエアで実現させるものである。当然
の結果として、マイクロプロセッサの物理的な構成は複
雑になる。コレに対して第２のアプローチは、これまで
よシ多くの機能をソフトウェアで実現させることによっ
て、簡単で且つ高速のマイクロプロセッサを構成しよう
とするものである。後者のアプローチの代表的な例が下
記の文献に記載されている。

（１）　ジョージ・ラブインによる”　８０１ミニコン
ピユータ（Ｔｈｅ　８０１　Ｍｉｎｉｃｏｍｐｕｔｅｒ
）”ニーシーエム・ジグプラン・フーテイング（ＡＣＭ
　５ＩＧＰＬＡＮ　Ｎ０ＴＩＣＥＳ）、第１７巻、第４
号、１９８２年４月、３９〜４７頁（２）バダーリン、
セグインによるＲＩＳＣ１：小規模命令セットＶＬＳ　
Ｉコンピュータ（ＲＩＳＣ１：ａ　Ｒｅｄｕｃｅｄ　Ｉ
ｎ５ｔｒｕｃｔｉｏｎ　５ｅｔＶＬＳ　Ｉ　Ｃｏｍｐｕ
ｔｅｒ　）”Ｉ　ＥＥＥｆｆンピュータ（Ｃｏｍｐｕｔ
ｅｒ）、１９８２年９月、８〜２０頁 第１のアプローチは、ソフトウェアの開発費用およびそ
の実行速度を考えた場合、年ごとに安くなっているＶＬ
Ｓ　Ｉ回路を用いてシステムを構成した方が全体として
価格性能比を上げることができる、という考えに基いて
いる。従って、第１のアプローチをとるシステム設計者
は、ＶＬＳＩ回路の潜在能力に合わせてアーキテクチャ
をよシ複雑にしている。これは、最近の計算機とその前
の（３） 計算機、例えばＶＡＸ−１１とＦＤＰ−１１，１８Ｍシ
ステム／３８とＩＢＭシステム／３、インテルＡＰＸ−
４３２と８０８６、などを比較してみれば明らかである
。ただしアーキテクチャが複雑になると、それだけシス
テム設計に要する時間が長くなり、設計ミスの可能性も
増える。この型のシステムは大規模命令セット計算機シ
ステム、略してＣｌ５Ｃシステムと呼ばれている。

これに対して、前記の文献に記載されているような第２
のアプローチに従って構成されたシステムは小規模命令
セット計算機（ＲＩＳＣ）システムあるいは基本命令セ
ット計算機システム（以下、ＰＲＩ　８Ｍシステムとい
う）と呼ばれる。ＰＲＩＳＭシステムの中心はＣＰＵで
ある。システム設計の大部分は、ユーザに対してＣＰＵ
の基本能力を使用可能にする、ということに向けられて
いる。

全体的な構成は従来のＣＰＵとは幾分異なっている。

以下前記の文献に記載されているＣＰＵの設計原理およ
び従来のＣＰＵとの違いについて、本発（４） 明に関係する範囲内で少し詳しく説明する。

小型ないし中型の汎用計算機システムにおける通常のＣ
ＰＵは、アーキテクチャを°″解釈″する配線マイクロ
プロセッサで構成されている。このよりなＣＰＵでは、
１つのＣＰＵ命令を実行するために、制御記憶装置にあ
る幾つかのマイクロ命令が実行される。１つの平均的な
ＣＰＵ命令を実行するのに必要なマイクロ命令（マシン
サイクル）の数は、使用されているマイクロプロセッサ
の能力（従って価格）ＣＰＵアーキテクチャの複雑さ、
および実行中のアプリケーション（即ち命令ミックス）
によって左右される。例えば、ＩＢＭシステム／３７０
モデル１６８は１つのシステム／３７０命令当シ３〜６
サイクルを要し、モデル１４８は１０〜１５サイクルを
要し、システム／３６０モデル３０は３０サイクル以上
になる。

ＣＰＵの設計によっては、ルックアヘッド、並列処理お
よび分岐の記録といった技術を用いることにより、１命
令当シのマシンサイクル数を１に近づけることができる
。

アプリケーションによる相違については、例えば一般に
科学技術計算は浮動小数点命令を使用するが、事務計算
は１０進演算を使用する。ところカ、アプリケーション
コードの代りに走行システム全体を追跡してみると、最
も頻繁に使用される命令に顕著な類似性があることがわ
かる。これらの命令は、ロード、記憶、分岐、比較、整
数演算、論理桁送りといった比較的簡単な命令であり、
基礎となるマイクロプロセッサの命令セットにもこれら
と同じ機能を持った命令がある。従って、マイクロプロ
セッサのアーキテクチャがＣＰＵのアーキテクチャと正
確には一致し々い場合であっても、そのような機能につ
いてまでＣＰＵアーキテクチャをマイクロプロセッサで
６解釈″することは無駄であると考えられた。

従って、ＰＲＩＳＭシステムのために設計された基本命
令セットはハードウェアで直接実行することができる。

即ち、各々の基本命令は１マシンサイクルしか必要とし
ない。複雑な機能は、通常のＣＰＵの場合と同じく、マ
イクロコードで実現される。ただし、ＰＲＩＳＭシステ
ムにおけるマイクロコードは正にコードであって、関連
する機能は基本命令セット上で走行するソフトウェアサ
ブルーチンによって実現される。

高速の制御記憶装置に記憶されていることから生じるマ
イクロコードの利点は、キャッシュをデータ用と命令用
とに分けた記憶階層では、事実上消滅する。命令キャッ
シュは゛ベージ可能″制御記憶装置として働く。通常の
ＣＰＵでは、すべてのアプリケーションにわたってどの
機能が最も頻繁に使用されるかは、設計者が前もって決
める。

従って、例えば倍精度の浮動小数点除算命令は常に高速
の制御記憶装置にあるが、第ルベル割込みハンドラは主
記憶装置にある。命令キャッシュを用いた場合は、最近
の使用状況によって、どの機能がより速く使用できるか
が決まる。

このアプローチによれば、特定のジョブを実行するのに
要するサイクル数は、最悪の場合であっても、複雑な命
令がマイクロプログラムされている通常の小型ないし中
型ＣＰＨにおけるサイクル（７） 数取下である。更に、基本命令の定義づけをうまく行え
ば、必要なサイクル数がより少なくなることがわかった
。

大部分の命令ミックスによれば、データの書込みまたは
読取シに関する命令が全体の２０〜４０％を占め、分岐
命令が１５〜３０％を占めている。

更に、多くのアプリケーションにおいては、記憶装置帯
域幅のかなシの部分がＩｌｏのためにさかれている。記
憶装置アクセスのためにＣＰＵが多くのサイクルにわた
って待ち状態へ強制されると、その間の処理時間が無駄
になる。

従って、ＰＲＩＳＭシステムの第２の目的は、記憶装置
アクセスに起因するＣＰＵの遊休時間をできるだけ短く
するように記憶階層およびシステムアーキテクチャを構
築することであった。まず、ＣＰＵのマシンサイクルに
匹敵するアクセス時間を持ったキャッシュが必要なこと
は明らかである。

次に、記憶命令が出されても直ちに主記憶装置への記憶
を行わなくてもよいということから、ストアイン方式の
キャッシュが採用された。かシに１（８） つのワードを記憶するのに１０サイクルを要し、且つ命
令全体の１０チが記憶命令であるとすると、記憶命令お
よびそれに続く命令を並行して実行できない限り、ＣＰ
Ｕの遊休時間は全体の約半分に達する。

しかし、サイクルごとに新しい命令を必要とし、且つ２
サイクルおきにデータをアクセスするＣＰＵ構成におい
ては、サイクルごとにワードを供給する通常のキャッシ
ュを用いると　性能が低下する。従って、キャッシュは
データを含む部分と、命令を含む部分とに分けられた。

このようにしてキャッシュへの帯域幅は実質的に倍にさ
れ、外部記憶装置からの命令およびデータの非同期的取
出しが可能になった。

通常のアーキテクチャでは、データの記憶は命令を変更
することがあるため、２つのキャッシュが適切に同期し
ていることをノ・−ドウエアが保証しなければならない
。これはコスト高になり、また性能の低下にもつながる
。命令先取多機構でさえ、記憶有効アドレスと命令アド
レスレジスタの内容を比較しなければならないので、複
雑になる。

ところが指標レジスタが計算機に導入されるようになっ
て、命令を変更する頻度が大幅に減少され、今日に至る
まで事実上命令が変更されることはなくなった。従って
ＰＲＩＳＭアーキテクチャは、上述のような・ヘードウ
エア同期通信を必要としない。その代りに分割キャッシ
ュの存在がソフトウェアに対して明示され、必要なとき
にキャッシュを同期させるだめの命令がソフトウェアに
与えられた。同期が必要なのは、例えばプログラム取出
しのような特別の機能の場合だけである。

同様に、キャッシュの存在がソフトウェア側からはわか
らない通常のシステムにおいては、Ｉ１０オペレーショ
ンもキャッシュを介して行う必要がある。その間ＣＰＵ
は待機していなければならず、またＩ１０オペレーショ
ンが終了した後のキャッシュの内容は、実行中のプロセ
スの実効ページセットではなくなるので、キャッシュを
強制的に一時モードへ戻さなければならない。高価なシ
ステムにおいてすら、ディレクトリを重複して設けると
性能の低下を招く。

現在のシステムでは、Ｉ１０オペレーションを開始する
責任は、サブシステム・バッファとユーザ領域との間で
固定ブロック転送を行うシステムアクセス方式（ＩＭＳ
、ＶＳＡＭ、ＶＴＡＭ、　ページングなど）に移ってき
ている。これは、アクセス方式がバッファの位置および
範囲だけでなく、Ｉ１０転送が処理される時も知ってい
ることを意味する。従って、このソフトウェアはキャッ
シュを適切に同期させることができ、チャネル（ＰＲＩ
ＳＭシステムにおける直接メモリアダプタ）は外部記憶
装置との間で直接転送を行うことができる。この結果、
記憶装置帯域幅の半分がＩｌｏのために使用中であって
も、ＣＰＵの性能が低下することはない。

これまでの説明で云えることは、実現させるのに費用が
かかるか、または低速のシステム機能があり、且つソフ
トウェアが頻繁に生じる性能低下要因を認識できる（あ
るいは機能全体を走行時間からコンパイル時間へ移すこ
とができる）場合には、その機能はハードウェアからノ
ットウェアへ移され、それによってコスト低減および性
能改善が達成される、ということである。

上述の設計原理をキャッシュ自身の管理に適用した例に
ついて説明する。ＰＲＩＳＭシステムにおいては、キャ
ッシュの各データ・ブロック（ラインと呼ばれている）
は３２バイトであり、これに対して最大記憶単位は４バ
イトである。ラインの大きさが記憶単位よりも大きいス
トア・イン式のキャッシュでいわゆるキャッシュ・ミス
が生じると、要求されたワードを含むライン全体を外部
記憶装置からキャッシュへ取出さなければならない。こ
れは、同じラインに含まれる別のワードが続いて要求さ
れる可能性が高いためである。ところが記憶動作の場合
は、プログラムが新しく獲得したスペースへの１回の記
憶で終ることが多い。

このようなスペースの例としては、プロシージャ呼出し
時にブツシュされたプロセス・スタック、ゲットメイン
要求によって得られた領域、第ルベル割込みハンドラに
よって使用されるレジスタ記憶域などがある。いずれの
場合も、ハードウェアは当該ラインの再度のアクセスが
不要であることを知り得ないが、ソフトウェアにとって
は、この状況は極めて明白である。

従って、ＰＲＩＳＭシステムでは、要求されたラインを
キャッシュのディレクトリ中で確立するが、外部記憶装
置からはそのラインの内容を取出さないデータ・キャッ
シュ・ライン設定命令が定義されている。記憶のために
新しいラインが必要なときは常にこの命令を実行するよ
うにすると、外部記憶装置からの不必要な取出しは避け
られるが、今度は命令実行のための余分のマシンサイク
ルが必要になる。従って、全体的にみれば、この命令の
実行には一長一短がある。

同様に、スクラッチ記憶域が不要になったときにデータ
・キャッシュ・ライン無効化命令を実行して、ディレク
トリ中の指定されたラインに対応するエントリの変更ビ
ットをターンオフすると、不必要な書戻しが避けられる
。詳細は１９８２年１２月３０日付のＰＣＴ出願Ｕ、Ｓ
、８２１０１８６０に記載されている。

ＰＲＩＳＭシステムの優れた特性は前述のとおりである
が、その潜在的な設計目標を十分に実現するためには、
単一マシンサイクルで実行可能な多数の命令を利用する
ことができるようにハードウェアを変更するのが有利で
あることが判った。

歴史的にみれば、ＩＢＭシステム／６６０セレクタチャ
ネルのように、明確に定められたチャネルによってコン
ピュータは複数の装置を主ＣＰＵに接続するというのが
通例であった。このチャネルはＣＰＵと広範々周辺装置
との間でデータを転送するだめの融通性のある媒体であ
る。こうした周辺装置は、通常、たとえば印刷、オンラ
インデータ記憶、カードリーグ等の特定のシステム機能
を提供する。他に、ＣＰＵの内部においては、各種の内
部機構が互いに通信できるよう多くの特定のデータ経路
（通常は母線と呼ばれる）が存在する。算術レジスタユ
ニット、制御ラッチ等のこれらの内部機構は、計算およ
びデータ移動の制御に関するＣＰＵの要件を支援するよ
う設計されている。これらの２つのタイプの通信の主な
相違点は、データ転送速度および転送を達成するに必要
な一般的なオーバーヘッドである。一般的には、チャネ
ルは内部データ経路に比べて、低速でありしかもデータ
転送を達成するにはかなりのオーバーヘッドを要する。

内部母線によってＣＰＵの内部データ経路は、チャネル
と同様な方法で、一連の機構にとって利用できるように
なる。従来、内部データ経路は、はとんどの場合、ＣＰ
Ｕの特定の機構を支援するのに必要なものとして取扱わ
れている。ＣＰＵは、多くの場合、多目的母線を有する
よう設計される。

この場合、複数の機構のためのデータは共通のワイヤー
のセットを介して通信されるが、これは常に、こうした
機構を支援するために特別に設計されたＣＰＵのハード
ウェアの制御下にある。場合によっては、浮動小数点ユ
ニットのような選択的な機能ユニットがＣＰＵに接続さ
れることもあるが、この場合でも、これは常に、この機
能ユニットを支援するために特別に設計されたＣＰＵの
ハードウェアの制御下にある。さらにほとんどのコンピ
ュータは、ＣＰＵの内部データ経路の途中に接続された
一連の支援機構を有する。通常この接続は特別に設計さ
れた、その支援機構固有の回路である。支援機構は、た
とえば、浮動小数点ユニット、実時間クロック、割込み
制御機、エミュレータユニット、およびキャッシュメモ
リサブシステムである。

拡張可能な多重バスを備えたコンピュータはこれまで多
数設計されてきた。そのようなバスにより、そのコンピ
ュータの制御の下で内部データ経路に直接に付加的な機
能を接続することができる。

コンピュータをうまく設計すればオペレーションの速度
は向上する。これを達成するため、データ経路は短（さ
れ、内部接続の数は最小にされる。

しかしながらデータ経路を簡単にすれば、その分、内部
ＣＰＵは複雑になり、コンピュータの性能は落ちる。

〔発明が解決しようとする問題点〕

以上説明したように、従来の内部母線は汎用性がな（、
そのためＣＰＵに様々な機能ユニット火接続するのが困
難であり、またＣＰＵとそれらの機能ユニットとの間の
データ通信の効率も悪い。

したがって本発明の目的は内部母線アーキテクチャを改
善することである。

〔問題点を解決するための手段〕

本発明に基づ（計算機システムは内部母線に置かれる母
線命令をデコードするための命令デコード機構を含む。

これにより特定の母線がアドレス指定され、特定のオペ
レーションが要求され、指定された命令に関連する特定
のオペランドを識別するために必要な全てのデータが完
全に識別される。母線ユニットは、指定されたオペレー
ションを遂行するためにその母線ユニットが要求されて
いるということを認識するための手段を各々備える。Ｃ
ＰＵは特定の母線オペレーションに応答して指定された
オペレーションが完了するまでｃＰＵを待たせるか、ま
たは要求された母線オペレーションと並行してＣＰＵに
別の命令の実行を継続させるかを選択的に指示する手段
を含む。

〔実施例〕

Ａ）ＰＲＩＳＭシステムアーキテクチャの概要前述のよ
うに、ＰＲＩＳＭシステムの中心はＣＰＵであるが、Ｐ
ＲＩ　８ＭシステムはＣＰＵの他に、主記憶装置、キャ
ッシュ機構、母線ユニットおよびシステムＩ１０を含ん
でいる（第１図参照）キャッシュ機構はデータ部と命令
部に分かれている。

ＣＰＵアーキテクチャは従来のものに比べて非常に簡単
である。本ＰＲＩＳＭシステムの特徴として、各々の命
令はハードウェアにより単一マシンサイクルで実行され
る。このような命令を基本命令という。基本命令は記憶
装置アクセス（普通は並行処理される）を除くと、マシ
ンサイクルな１つしか必要としない。ここで“基本′″
という語は、簡単さというよりもむしろ時間、即ち単一
マシンサイクルに関係している。基本命令自体は単一マ
シンサイクル内で実行可能であるが、それに伴う実際の
機能は複雑なことがある。

ゞ単一マシンサイクル″という語も幾つかの定義が可能
である。例えば、単一マシンサイクルは“継続的に繰返
される基本システムクロックの期間であって、その間に
基本システムオペレーションが遂行されるもの″である
。もう少し別の云い方をすれば、単一マシンサイクルは
１゛基本クロック期間に含まれるすべてのクロックパル
スをシステムが１回完全に使用するのに必要な時間”で
ある。従って、単一マシンサイクル内でＣＰＵのすべて
のデータフロー機構を１回使用することができる。

ＰＲＩＳＭシステムのアーキテクチャおよびその命令セ
ットは下記の６つを達成するものである。

（１）命令当り１サイクルの高速ＣＰＵ’ｇコンパイル
に適した命令セットヶ用いて定義する。

（２）記憶階層、■１０、割振りおよびソフトウェアの
活動がＣＰＵでの命令実行と並行して行われる。これに
より待ち時間が短くなる。

（６）すべてのプログラムをうま（コンパイルできるコ
ードを生成する最適化コンパイラを開発する。

単一マシンサイクルで実行可能であるということに加え
て、命令に関する重要なテーマにその規則性がある。こ
れはハードウェアによる実施を容易にしていた。例えば
、すべてのオペランドは自分の大きさに合った境界を持
っていなければならない（半ワードの場合は半ワード境
界、ワードの場合はワード境界）。命令はすべてフルワ
ードであり、従ってその境界もフルワード境界である。

レジスタ名フィールドはシステム／６７０の４ビツトに
対し、１ビット増えて５ビツトである。

これによりレジスタを６２個まで装備できる。従って、
ＰＲＩＳＭシステムを用いて、例えばシステム／３７０
のように１６個の汎用レジスタを備えた他のアーキテク
チャをエミュレートすることができる。システム／３７
０の命令セットにおける基本命令サブセットを用いて複
雑な命令をエミュレートする場合は、レジスタ名フィー
ルドの長さく４ビツト）がネックになる。

更に、命令の長さが４バイトあるので、各命令の目的レ
ジスタを明示指定することができ、従って入力オペラン
ドを壊す必要はない。これは一般に″３アドレス′″形
と呼ばれている。

ＰＲＩＳＭシステムは真の６２ビツトアーキテクチヤで
あり、１６ビツトアーキテクチヤに拡張レジスタを加え
たものではない。アドレスは３２ビツト長であり、算術
演算には６２ビツトの２の補数が使用され、論理命令お
よび桁送り命令は３２ビツトのワードを取扱う。桁送り
は６１ピツトまで可能である。

ＰＲＩＳＭシステムのＣＰＵ０主構成要素は、ＡＬＵ、
汎用レジスタファイル（３２ビツトのレジスタを６２個
含む）、および本発明による３２ビツトの条件レジスタ
を含む条件論理である。条件レジスタはオペレーション
に関する種々の条件を示すもので、検査および分岐を可
能にする。条件レジスタの各ビットの意味は下記の表１
のとおりである。

’ｂ’ｂ’ｂ’ｂ ｂ　ハ 小　詔　へ　侘 ｂ　名　酬　Ｉ　Ｑ −Ｌｌ　余　Ｖ　き　０ 卑　゛へ　・−°（る Ｕ） 寸ｌｆｉリ　’Ｏｈのω〇　− ／へＧヘヘ（イ）　（イ） （２３） 条件レジスタの各ビットは命令によって変更されない限
り、前の値を保つ。

ピッ）Ｄ（Ｓｏ）は合計あふれビットで、次のあふれビ
ットが命令によってセットされるときは常に１”にセッ
トされる。除算ステップにおける特別の標識としてあふ
れを使用する場合は、合計あふれは変更されない。

ｅｙ止」（ＡＮ」はあふれビットで、命令実行中にあふ
れが生じたときにセットされる。あふれビットは、加算
および減算においてビット０からの桁上げとビット１か
らの桁上げとが異なっていると１１１１＋にセットされ
、さもなければＩＩ　Ｄ　ＩＩにセットされる。これは
除算ステップのための専用標識としても使用される。た
だし比較命令によって変更されることはない。

ビット２〜６は実行された命令の計算結果（大小関係）
を示す。そのうちビット２　（ＬＴ　）、　ビット３（
ＧＴ）およびビット４（ＥＱ）は、２つのオペランドを
２の補数形式の符号付き整数と考（Ｌ＋ｌ） ６　（ＬＧ　）は、２つのオペランドを６２ピツトの無
符号整数と考えてセットされる。ビット２〜６は比較お
よび論理命令によってもセットされる。

ビット７〜１５はいずれも桁上げビットである。

そのうち旦乙上り工旦人ｌは、加算および減算において
ビット０からの桁上げがあると“°１″′にセットされ
、さもなければ＋１０　ＩＩにセットされる。

これは除算および乗算命令のための専用標識としても使
用されるが、比較命令によって変更されることはない。

これに対して、ビット８〜１４はＡＬＵにおける各ニブ
ルの桁上げを示す。例えばに乙Σ１はビット４からの桁
上げがあるとＩ　ＩＴにセットされ、さもなげればＩＩ
　０１１にセットされる。ビット９〜１４も同様である
。これらの桁上げは１０進演算で使用される。ビット１
５（ＣＤ）は任意の４ビツトニブルにおいて桁上げが生
じるとパ１′″にセットされ、さもなげれば“０′″に
セットされる。これを利用すれば、１０進デイジツトの
有効性を検証することができる。

ボッ）１６（ＰＺ）は常時ゼロビットであって、（２５
） ゝ“１″にセットされることはない。これは、常時ゼロ
ビットを参照する分岐命令による無条件分岐を可能にす
る。

ビット１７〜２５は予約ビットである。こわらは本実施
例では使用されないが、将来の使用に備えて設けられて
いる。

ビット２６〜２９（ＥＣＯ−ＥＣ３）は外部条件ビット
であり、外部条件が有効なときにＣＰＵへの対応する外
部条件入力の値にセットされる。

ピッ）３０（ＢＢ）は母線使用中ビットであり、母線ユ
ニットが使用中のためにそこで母線オペレーションに関
する命令を実行できないときにＩ＋　１７１にセットさ
れ、さもなければパ０″′にセットされる。

ビット３１（ＨＯ）は半ワードあふれビットであり、下
位の１６ビツトのあふれ状態を示す。これは、加算？よ
び減算においてビット１５および１６の桁上げが異なっ
ていると１　＃にセットされ、さもなければ０″′にセ
ットされる。このビットは比較命令によって変更される
ことはない。

前述のように、命令はすべて４バイト長である。

ＰＲＩＳＭシステムでは、Ｄ形式、ＵＬ形式、Ｍ形式お
よびＸ形式の命令が使用される。これらの命令形式を下
記の表２に示す。

表２ Ｄ形式、ＵＬ形式 Ｍ形式 Ｘ形式 命令中の各フィールドの意味は次の通りである。

０ＰＣＤ（Ｄ〜５）：命令のＯＰコード。

ＲＴ（６〜１０）　：命令の実行結果を受取る目的レジ
スタの名前。

Ｒ８（６〜１０）　：命令実行のためのソースレジスタ
の名前。

ＲＡ（１１〜１５）：第１オペランドレジスタ、または
回転命令の場合は目 的レジスタとして使用され るレジスタの名前。

ＲＢ（１６〜２０）：第２オペランドレジスタの名前。

ＢＩ　（６〜１０）　：レジスタピットまたはトラップ
マスクを指定する即値 フィールド。

５Ｒ（１６〜２０）：シフト量を指定する即値フィール
ド。

Ｄ（１６〜５１）：１６ビツトの符号付き整数を２の補
数形式で指定する 即値フィールド。拡張のた め３２ピツトの長さを持つ （２８）　リ【ｔ た別のフィールドと組合わ せて使用することができる。

Ｍ（２１〜３１）：”０”によって囲まれた“１″のサ
ブストリングまた はゝ°１″によって囲まれた “０″のサブストリングか ら成る３２ビツトのマスク を指定する即値フィールド。

ビット２１が０”であれ ば前者のサブストリングが 指定され、１１１　Ｉ＋であれば 後者のサブストリングが指 定される。ビット２２〜２ ６はサブストリングの左端 ビットへのインデックス、 ビット２７〜６１はサブス トリングの右端ビットへの インデックスである。１ ０００００１１１１１”の マスクフィールドはすべて （２９，） ゝ°０″のマスクを発生し、 ”　００００００１１１１１” のマスクフィールドはすべ て１″のマスクを発生す る。

ＥＯ（２１〜３１）：拡幅ｏｐコード。

Ｂ）内部母線アーキテクチャ／機構の概要本発明に基づ
く内部母線機構は下記の論理母線を有するＣＰＵと共に
用いることができる。

−要求された機能を記述するための指令母線−アドレス
母線 −記憶用のソースデータ母線 −ロード用の目的データ母線 前述のように、こうした母線を介してＣＰＵのボード外
に他の機能ユニットを装備しＣＰＵに接続することがで
きる（たとえば浮動小数点ユニット）。このために、成
る命令によってこれらの母線がＣＰＵに対し可用となっ
ている。この命令のことを以下、内部母線オペレーショ
ン（ＩＢＯ）命令という。ＩＢＯ命令は下記のものを指
定するオペランドを有する。

−要求された母線ユニット −指令 −アドレス母線に出力を供給するために加えられる２つ
のオペランド（ＢおよびＤｌまたはＢおよびＸ） −ソースレジスタ ー　、ａｈ−レジスタ、必要ならば、下記の６つのフラ
グニ ー　特権指令か否か（１ビツト） −目的レジスタが要求されているか否が（１ビツト） −基底レジスタへ返送されるアドレスバスか否か（１ビ
ツト） こうして一般的なＩＢＯ命令を定義すれば、命令・デー
タキャッシュ、外部割込みコントローラ、タイマ、およ
び再配置コントローラにユニット名が与えられる。ＩＢ
Ｏオペコードは、こうしたユニットへ指示される全ての
命令に割り当てられている。

条件付母線オペレーション（ＣＢＯ）クラスの命令の場
合、データは内部母線に置かれ、装置からＣＢＯ肯定応
答が返ってくるまではＣＰＵは停止する。ここでは、装
置が要求されたオペレーションｙｃＢｏ肯定応答の返送
前で完了したか、またはそれを返送しているときに条件
レジスタのビット６０（母線使用中を表わすビット）の
セットを完了した、と仮定する。

パイプライン式母線オペレーション（ＰＢＯ）クラスの
命令の場合、データは１サイクルの間に内部母線に置か
れ、装置からの何らの応答を待たずにＣＰＵはオペレー
ションを続行する。内部母線の競合および衝突を回避す
るためにプロトコルが制定される。複数のＰＢＯ命令が
異なる装置に対して活動化されることがある；第１のＰ
ＢＯ命令を完了していない装置に第２のＰＢＯ命令が与
えられたときは、第１のＰＢＯ命令を完了するまではＣ
ＰＵは停止される。

存在しない装置をアドレス指定する特別のＰＢＯ命令の
場合について言うと、各装置は、内部母線を介してＰＢ
Ｏ命令がいつ送られて（るかを認識すること、有効な応
答がいつなされたかを判断することが当然に要求される
。装置がアドレス指定され、かつ前のＰＢＯ命令が応答
されなかったとわかると、その装置はＰＢＯ命令に応答
しない。

ＣＰＵに対して定義された命令をデコードし実行するこ
とがＣＰＵに要求されている一方で、システムの他の構
成要素で実行される付加的な多くの機能を実行できるよ
うにＣＰＵのアーキテクチャを構成する。パ母線ユニッ
ト”と呼ばれるこれらの要素は本実施例ではＡ母線、Ｂ
母線、Ｃ母線、およびＴ母線を介してＣＰＵに接続され
る。これらの母線は、たとえば記憶装置とのデータの受
渡しのような特定の目的に用いる。これらの母線はＣＰ
Ｕ内部母線の一部でもある。ＣＰＵ内部母線は以下に示
すラインの集りである。Ａ母線、Ｂ母線、Ｃ母線、およ
びＴ母線が内部母線と共存（実際にはこれと同じ広がり
を有する）するという要件のために、内部母線のデータ
転送プロトコルは非常に複雑である。言い換えれば、Ｃ
ＰＵとメモリの間で単にデータの転送を行うためにだけ
母線を用いるならば、それ程複雑なプロトコルは必要で
はない。

多くのコンピュータシステムは１つのタイプまたは他の
タイプの母線を使用し、要求されるハードウェアと共に
母線の定義は共通である。本発明に基づく内部母線アー
キテクチャはこれと異なり、システムの融通性を高め同
時に性能も維持することを狙いとしている。はとんどの
コンピュータの命令セットは、割込み制御、メモリ制御
、およびＣＰＵの外部で遂行される他の機能のような特
定の機能のための多数の命令を識別する。本ＰＲＩＳＭ
システムの場合は、内部母線が設けられ、この内部母線
を用いるために限られた数の命令のセットが定義される
。こうして内部母線はＣＰＵとそれに関連する装置との
間で通信を行うための極めて効果的で適用範囲の広い機
構を提供できる。

データおよび指令を制限または解釈することなくそれら
を装置に転送するための共通の指令構造を与えることで
、これを実現できる。したがって任意の装置を容易に付
加することができる。

本発明に基づ（内部母線はＣＰＵの効率を高めてＣＰＵ
と装置との間の通信を可能にすることを意図するもので
ある。これ以外の母線はプリンタまたはディスクドライ
ブのような外部装置とＣＰＵとの間の通信を可能にし、
同時に、システムの内部母線は浮動小数点ユニット、プ
ロセッサ、およびタイマのよりなＣＰＵの拡張部分と接
続できる。内部母線はデータの取出しおよび記憶のため
のプロトコルと共存して、データキャッシュとのデータ
およびアドレスの受渡しに必要な母線を共有する。した
がって内部母線により装置とシステムのデータフローと
を密接に関連付けることができる。

ＢＢビット（条件レジスタのビット６０）は、ＣＢＯク
ラスのＩＢＯ命令に状況情報を与えるために割り振られ
ている。内部母線が使用中であるために装置がＩＢＯ命
令を実行できないときにこのＢＢビットは１にセットさ
れる。装置がＩＢＯ命令を受諾できるときはＢＢビット
はＯにセットされる。装置によっては成る機能、たとえ
ば、データを一定の装置レジスタヘロードする指令、を
実行することが保証されることもある。内部母線指令は
２つ定義されている。１つの指令、すなわち条件付指令
はユニット使用中かどうかを調べて、その結果に応じて
ＢＢビットをセットする。もう１つの指令はパイプライ
ン式指令である。これら２つの指令については後で詳述
する。

指定した期間内に装置が応答しない場合に割込みをかげ
られるよう、内部母線に関連するタイマがセットされる
。

内部母線アーキテクチャ／機構の詳細 一般的なＣＰＵの動作は当業者には周知であろうから、
本節ではＣＰＵ０中で本発明に基づ（内部母線機構の動
作に関係する部分についてのみ記述する。内部母線機構
はＰＲＩＳＭシステムにおいてとりわけ有益なものであ
るが、一般的な同じ内部母線構成を有し、ＩＢＯ命令を
認識できるデコーダおよび命令形式を有するあらゆるタ
イプのＣＰＵに対しても同様に適用可能である。

本実施例ではＰＲＩＳＭシステムのホストＣＰＵは装置
と通信するために２つのプロトコルを有するよう設計さ
れている。ＣＢＯクラスのＩＢＯ命令（以下ＣＢＯ命令
という）の場合、ＣＰＵはＣＢＯプロトコルを用いる。

ＣＰＵは命令の実行を継続する前に装置からの応答（Ｃ
ＢＯ肯定応答）を待機する。ＰＢＯクラスのＩＢＯ命令
（以下ＰＢＯ命令という）、ロード命令、または記憶命
令の場合、ＣＰＵはＰＢＯプロトコルを用いて装置の状
況を監視し、条件に応じて命令の実行を継続する。（装
置の状況はユニット使用中およびユニット肯定応答なる
状態である。） ＣＢＯプロトコルは装置がＡ母線、Ｂ母線、およびＣ母
線の状態を保管しなくてもいいように設けられている。

回復状況および装置使用中状況はソフトウェアで処理さ
れる。

ＰＢＯプロトコルはロード命令および記憶命令のために
与えられ、これによりＣＰＵが命令実行を継続しながら
装置は自身のオペレーションを完了することができる。

回復情報は必要ならば装置によって提供される。使用中
状況はハードウェアで処理される。

ＰＢＯプロトコルを使用する場合、ＣＰＵはＰＢＯ要求
ラインを活動化し、全ての装置がアイドルのときは、命
令実行を継続する。装置はＡ母線、Ｂ母線、およびＣ母
線の状態、ならびに、ＰＢＯ要求ラインまたはデータ要
求ラインのいずれが活動化されたかに関する状態を保管
しなげればならない。こうしたパラメータはオペレーシ
ョンを遂行するために保管される。

装置はその状況をＣＰＵへ連続的に送って他の装置の状
況を監視する。ＣＰＵによって継続される命令実行およ
び装置の始動は装置状況ラインおよびＣＰＵ出力ライン
の状態に依存する。

２つのタイプの応答が可能である。それは基本的なもの
と補助的なものである。基本的な応答はユニット使用中
またはユニット肯定応答である。　。

補助的な応答は、多重サイクルのオペレーションの最初
のサイクルでユニット肯定応答が活動化されることを除
いて、基本的な応答と同じである。

データがＣＰＵに戻される場合は、ユニット使用中また
はユニット肯定応答が活動化されている間に＋＋　Ｔ母
線有効′″が必ず活動化される。

基本的な応答は装置に関する状況情報なＣＰＵへ提供す
る。この情報により、ロード命令、記憶命令、またはＰ
ＢＯ命令がデコードされたときに、ＣＰＵは命令実行を
継続しまたは停止することができる。″ユニット使用中
゛′が活動化しているために命令実行が停止したときは
、全ての装置の状況ラインが非活動化されるまでＣＰＵ
が命令実行を継続できるような基本的な応答はない。

多重装置の環境では、アイドル装置は、他の装置がパユ
ニット使用中″″を示す場合は、オペレーションを開始
できる。“ユニット使用中′″を示すということは、す
なわち、それらの装置がＣＰＵに命令実行を停止するよ
う、信号を送ることである。補助的な応答は、データ記
憶装置が使用中で゛データ要求″が活動化しているとき
は、ＣＰＵを解放するのに用いることができない。補助
的な応答はアイドル装置を始動することを意図するにす
ぎない。

装置が補助的な応答のうちの任意の１つを用いる場合、
１つのＰＢＯ命令に対して連続する２つのサイクルでこ
れに応答することはできない。この制限は、装置が°°
ユニット使使用中シライン活動状態をみてその補助的な
応答を用いることを決定した場合はＣＰＵはパユニット
使用中″′ラインをみてそのＰＢＯ命令を別のサイクル
で遂行する、という理由による。もし装置が次のサイク
ルで成るＰＢＯ命令に応答したとすれば、その命令はそ
の直前で実行したばかりの同じＰＢＯ命令である。

ＰＢＯプロトコルを使用する装置は全て基本的な応答を
提供することが要求される。基本的な応答の他に補助的
な応答を設けることを推奨しておくが、これは設計者の
自由である。

ロード命令および記憶命令はＰＢＯプロトコルを使用す
る。ただし゛データ記憶要求″が活動化されることを除
（（”　Ｐ　Ｂ　Ｏ要求″の代わりに）。

（ａｌ　基本ＣＢＯプロトコル ＣＢＯプロトコルを用いる場合、ＣＰＵはＣＢＯ要求ラ
インを活動化し、装置からのＣＢＯ肯定応答を待機する
。ＣＢＯ肯定応答はＣＢＯ要求と同じサイクルで活動化
されることもある。（ＣＢＯ要求が装置からのデータの
ためであるときはＣＢＯ要求と同じサイクルで“Ｔ母線
有効″を活動化することはできない）。装置が６４サイ
クル以内にＣＢＯ肯定応答を活動化しないときは、ｃｐ
Ｕはプログラムチェック割込みをかける。

ＣＰＵ肯定応答が活動化されるか、６４サイクルの間に
応答がないという理由でＣＰＵがプログラムチェック割
込みをかけるまでは、ＣＰＵは自身の出力を変更しない
。

装置が使用中でＣＢＯ要求を受諾できないときは、その
装置はＣＢＯ肯定応答およびＣＢＯ使用中を活動化する
こと力１ある。条件レジスタのＢＢビットがセットされ
てＣＰＵは命令実行を継続する。ＣＢＯ要求が、ＣＰＵ
へ返送されるべきデータのためであるときは、その要求
は取り消され、ＣＰＵは装置からのデータの返送を待機
することはない。ＣＢＯ肯定応答およびＣＢＯ使用中は
ＣＢＯ要求と同じサイクルで活動化されることもある（
第１２図および第１６図参照）。

ソフトウェアは、装置がＣＢＯ指令を実行したかどうか
を見るためにＢＢビットを調べる。

（ｂｌｃＢＯ装置切断 装置が長期間、使用中になるときは、その装置はＣＰＵ
を解放するためにＣＢＯ肯定応答を活動化することがで
きる。ＣＰＵはオペレーションが完了するのを待って、
ＣＢＯ要求がＣＰＵへ返送されるべきデータのためであ
ったときは、必要ならば、ＣＰＵは装置からのデータの
返送を待機する。ＣＢＯ肯定応答はＣＢＯ要求と同じサ
イクルで活動化できる。

装置はオペレーションを実行するため、Ａ母線、Ｂ母線
、およびＣ母線の状態を保管する。

（ｃ）ＣＰＵシステムの全体的な要件 ＣＰＵはロード命令および記憶命令のためのＰＢＯプロ
トコルを実現する必要がある。基本的および補助的応答
の機能は前述のとおりである。

装置（母線ユニット）がＣＢＯプロトコルまたはＰＢＯ
プロトコルを具備するか否かは、ＣＰＵが命令の実行を
継続できる一方で装置がそのアドレスをデコードし同時
に装置がＣＢＯ肯定応答を活動化する前にそのオペコー
ドが有効かどうかをみる、ということにどれだけの価値
があるかで決まる。

ＰＢＯ命令を実行する場合は、装置の状況ラインは必ず
監視され各装置によって活動化することができる。した
がって装置のこうしたラインは双方向性である。

装置がＣＢＯプロトコルを用いるときの１つの要件はそ
の装置が６４より少ないサイクルで全ての指令を実行で
きるか否かである。もしこれが実行可能なら、ＣＢＯ使
用中ラインを用いることを要望する必要はな（（何故な
らＣＢＯ要求発行のための時間およびコードが必要であ
るので）、装置は条件レジスタのＢＢビットがセットさ
れていたかどうかを見て必要ならＣＢＯ要求を再発行す
る。ＣＰＵレジスタを用いて、ＣＢＯ肯定応答が活動化
されるまではオペレーションの間、データを保持できる
。ＣＢＯプロトコルを用いる装置は、ＣＢＯ要求が活動
化されたとぎにオペレーションを開始できるかどうかを
見るために、わざわざラインを監視する必要はない。

ｆｄｌｃＢＯ７’ロトコルとＰＢＯプロトコルの複合Ｐ
ＢＯプロトコルを用いる装置とＣＢＯプロトコルを用い
る装置は同じシステムで組み合わせることができる。

ＣＢＯプロトコルの場合、装置の状況の監視はＣＰＵが
担当する。ＰＢＯプロトコルの場合、装置の状況の監視
はＣＰＵおよび装置が担当する。

第６図に示すように、内部母線はＣＰＵ、データキャッ
シュ機構２０、および様々な母線ユニットと接続する。

ロード命令および記憶命令（ｃｐＵとデータ記憶装置と
の間のデータ転送用）ならびにＣＢＯ命令またはＰＢＯ
命令（各種母線ユニットとの通信用）が内部母線を使用
する。

第４図に示すシステム内部母線を構成する、ＣＰＵに入
るおよびＣＰＵから出る全てのラインについて以下に説
明する。

ＰＲＩＳＭシステムを制御する基本的なシステムクロッ
クは、８つのサブサイクルに分けられる前述の基本マシ
ンサイクルから成るとする。ＴＯ１Ｔ４７およびＴ６３
は基本マシンサイクル内の特定の時間枠に生ずるタイミ
ング事象に関係するものである。たとえば時間Ｔ６で生
ずる事象は６番目のサブサイクルの開始点から始まり６
番目のサブサイクルの終了点で終わる。言い換えれば、
これは８分の１の基本マシンサイクルである。

Ｔ４７のような表現は事象が４番目のクロックパルスの
開始点から始まり７番目のクロックパルスの終了点で終
わることを意味する。その事象の全時間は全マシンサイ
クルの半分（すなわちサブクロックパルス４．５，６、
および７）である。

入力ライン Ｔ母線〈０〜３１＞　ＴＯＩ Ｔ母線ＰＡＲ＜Ｄ〜３＞　ＴＯＩ この母線はデータ記憶装置および母線ユニットからデー
タ８よびパリティをＣＰＵへ伝える。

Ｔ母線有効 この入力ラインはＴＯＩの間Ｔ母線上のデータが有効で
それｙｃｐｕヘロードしてもよいということを示す。

ＣＢＯ肯定応答 この入力ラインは母線ユニットがＣＢＯ指令を認識した
ことを示す。この大刀ラインはＣＢＯ要求があるたびご
とに必ず活動化される。

この入力ラインがＣＢＯ要求の後のサイクルで引き続き
活動状態にあるときは、その指令は継続して出されＣＰ
Ｕは６４サイクルのタイムアウトを続行する。

ＣＢＯ使用中 ＣＢＯ肯定応答が活動化しているときはこのラインの状
態は条件レジスタのＢＢビットヘセットされる。ＢＢビ
ットが１のときはＣＢＯ要求が母線ユニットによって実
行できなかったことを示し、ＢＢビットが００ときはＣ
ＢＯ要求が受諾された（４６） ことを示す。

ユニツを使用中 母線ユニットがデータ要求またはＰＢＯ要求を１マシン
サイクルで完了できないことを示す場合にこの入力ライ
ンを用いる。

ユニット肯定応答 母線ユニットがデータ要求またはＰＢＯ要求を受諾した
ことを示す場合にこの入力ラインを用いる。一定の状況
のもとではこの入力ラインはさらに母線ユニットが要求
を完了したことも示す。（ＰＢＯオペレーション参照） 出力ライン Ａ母線〈０〜３１＞　ＴＯ５ Ａ母線ＰＡＲ＜０〜３＞　ＴＯ５ ＣＰＵからデータ記憶装置へデータ記憶要求のためのア
ドレスを転送する場合にＡ母線を用いる。

ＣＢＯ命令またはＰＢＯ命令の間にＣＰＵから母線ユニ
ットにデータを転送する場合にもＡ母線を用いる。

（４７） Ｂ母線〈Ｏ〜３１＞　’　ＴＯ５ Ｂ母線ＰＡＲ＜０〜５＞　ＴＯ５ ＣＰＵからデータ記憶装置にデータを転送する場合にＢ
母線を用いる。ＣＢＯ命令またはＰＢＯ命令の間にＣＰ
Ｕかも母線ユニットにデータを転送する場合にもＢ母線
を用いる。

Ｃ母線〈０〜１０＞　Ｔ４７ ＣＢＯ命令およびＰＢＯ命令の間アドレス情報およびオ
ペレーション情報を送るため、ロード命令および記憶命
令の間に記憶関連情報を送るため、にＣ母線を用いる。

ロード命令または記憶命令の場合、Ｃ母線は下記のよう
にして記憶関連情報を送る。

＋２１ないし＋２５ 命令のビット２１ないし２５ ａｌ　ｂ％　ｃ、ｄ Ｂ母線にあるマークビット。それぞれバイトＣ０、ＣＩ
、Ｃ２、およびＣ６に対応。対応バイトが記憶されると
きはマークピットは１、そうでないときはマークピット
は０゜ 実行されている命令がロード非再配置命令または記憶再
配置命令のときは１、または、ＭＳＲｌｌ−０でかつ実
行されている命令が間接的ロード（ＬＩＸ）命令である
ときは１、そうでないときは０゜ ノ オペレーションがロードオペレーションテアルときは１
、そうでないときはｏｏ ＣＢＯ命令またはＰＢＯ命令を含む他の全ての命令の場
合は、Ｃ母線は下記の形式を有する。

＋２１ないし＋３１ 命令のビット２１ないし３１ Ｃ母線ＰＡＲＴ４７ このパリティピットはＣ母線に奇数パリティを与える。

データ要求　Ｔ　４’７ この出力ラインはＣＰＵがロード命令または記憶命令を
実行中であること、および、データ記憶要求に関連する
適切な情報がＣ母線、Ａ母線、Ｂ母線に順に存在するこ
と、を示す。

ＰＢＯ要求　Ｔ４７ この出力ラインはＣＰＵＩＪ″−ＰＢＯ命令を実行中で
あること、および、そのＰＢＯ要求に関連する適切な情
報がＣ母線、Ａ母線、Ｂ母線に順に存在すること、を示
す。

応答フラグ　Ｔ２７ この標識は、直前の命令がロード命令、記憶命令、また
はＰＢＯ命令であってかつＣＰＵがユニット応答の返送
を待っているときは常に活動化する。

このラインを用いてＣＰＵの状態を母線ユニットに示す
。各母線ユニットはこの情報と、ユニット使用中および
ユニット肯定応答の状態とを用いて、要求されたオペレ
ーションを開始するか否かを決定する。

ＣＢＯ要求　Ｔ４７ この出力ラインはＣＰＵがＣＢＯ命令を実行中であるこ
と、および、そのＣＢＯ要求に関連する適切な情報がＣ
母線、Ａ母線、Ｂ母線に順に存在すること、を示す。

内部母線オペレーション 本節では内部オペレーションの一般的な概観を述べる。

ロード命令、記憶命令、ＰＢＯ命令、またはＣＢＯ命令
が実行されているときは、ＣＰＵは適切な要求を示して
、オペレーションのタイプに関する情報をＣ母線へ送出
する。その後、ＣＰＵは適切な情報なＡ母線およびＢ母
線へ送出する。

ロード命令（ならびに読取りタイプのＣＢＯ命令および
ＰＢＯ命令）の場合、要求されたデータはその後Ｔ母線
で使用可能になる。このデータを待機する間、ＣＰＵは
通常どおり他の命令の実行を続ける。ＣＰＵがその後、
要求を保持し、（ａ）ＣＰＵが別の命令を実行するため
に次のデータを必要とするか、（ｂ）前の要求がまだ未
解決のうちに後続の命令がＴ母線の使用を要求するとき
（ただし前の要求がロード要求でかつ後続の命令がロー
ド命令であるような場合は除く）は、要求を禁止する。

ＣＢＯ命令、ＰＢＯ命令、およびデータ記憶命令のオペ
レーションの詳細に関する相違について以下に説明する
。

（ａ）ＣＢＯオペレーション ＣＢＯ命令が実行中のときは、ＣＰＵはＣ母線に適切な
情報を送出しＣＢＯ要求を出す。その後、適切なデータ
がＡ母線およびＢ母線に送出される。

母線ユニットが指令に対してＣＢＯ肯定応答を返送する
までは、ＣＢＯ命令は命令レジスタに保持されている。

ＣＢＯ肯定応答が活動化するまでは、ＣＰＵはＣＢＯ指
令を出し続はタイムアウトを続行する。ＣＢＯ肯定応答
を受け取れば、ＣＢ０使用中の状態が条件レジスタのＢ
Ｂビットにラッチされ、命令実行を再開する。６４サイ
クルの間に応答がないときは、ＣＰＵはプログラムチェ
ック割込みをかける。

母線ユニットがＣＢＯ使用中でもって応答するときは読
取りタイプのＣＢＯ命令のためにはＴ母線インターロッ
クはセットされず、また母線ユニットがＣＢＯ肯定応答
およびＴ母線有効を同時に知らせるときも、Ｔ母線イン
ターロックはセットされない。

（ｂ）ＰＢＯおよびデータ記憶オペレーションＰＢＯオ
ペレーションおよびデータ記憶オペレーションはいずれ
も同じインターフェース信号を多数利用する。ＰＢＯオ
ペレーションは要求信号の他に、母線ユニットのアドレ
スをＣ母線へ送出することを必要とする点が主な違いで
ある。Ｃ母線は、全ての場合において、転送の方向およ
び特徴を示す。

ＰＢＯ（ロード／記憶）命令が命令レジスタヘロードさ
れると、ＣＰＵは適切な情報をＣ母線へ送出しＰＢＯ要
求（データ要求）を出す。続いて、オペレーションを完
了するための情報がＡ母線およびＢ母線に送出される。

全ての母線ユニットがアイドルの場合は、ＣＰＵは次の
命令をロードする。

任意のＰＢＯ（ロード／記憶）命令の実行直後のサイク
ルで、ＣＰＵは前述のように応答フラグによってその要
求に応える必要がある場合もある。

全ての母線ユニットがアイドルであるとわかったときは
、ＣＰＵはプログラムチェック割込みを開始する。ある
いは、ユニット使用中が活動中でかつ当面の命令がＰＢ
Ｏ（ロード／記憶）命令であるときは、ＣＰＵは保留状
態に入る。

母線ユニットが使用中という理由でＣＰＵが保留状態に
入るときは、ユニット使用中を活動状態にかつユニット
肯定応答を非活動状態にしながら、ＣＰＵは保留状態を
維持する。ユニット肯定応答が活動状態にあるか、また
は全ての母線ユニットがアイドルである場合は、ＣＰＵ
は保留命令を実行する。後者の場合にのみ、ＣＰＵは後
続のサイクルで応答を待機する。

母線オペレーション命令の形式 ％式％） 命令の基本オペコードフィールド ＲＴ（ビット６〜１０） 命令の結果を受け取るための“目標″として用いられる
レジスタの名前 ＲＡ（ビット１１〜１５） 第１オペランドとして用いられるレジスタの名前 ＲＢ（ビット１６〜２０） 第２オペランドとして用いられるレジスタの名前 ＢＵ（ビット２１〜２９） 母線オペレーション命令の場合にＣ母線に送出される即
値フィールド。ＢＵフィールドをどのように使用するか
は設計者の自由である。

本実施例のシステムアーキテクチャではビット２１〜２
５がユニットオペレーションヲ指定しビット２６〜２９
が母線ユニットを指定する。

Ｐ（ビット６０） 母線オペレーション命令の場合、Ｐ＝１は、その命令が
特権状態でのみ実行できることを示し、ｐ＝ｏはその命
令が特権状態でないときに実行できることを示す。

Ｒ（ビット３１） 母線オペレーション命令の場合、Ｒ二１は、そのオペレ
ーションが成る値をレジスタＲＴへ戻すことを示し、Ｒ
＝０は、戻される値がないことを示す。

次に内部母線機構で発生される割込みについて説明する
。

＋ｉ＋ｃＢｏタイムアウト 内部母線に接続された母線ユニットがＣＢＯ命令、ＣＢ
ＯＩ命令、またはＣＢＯＵ命令の６４サイクル内でプロ
セッサに応答しないときはＣＢＯ（５６）　へへ・ タイムアウトプログラム割込みが発生される。

（ｉｉｌＰＢｏタイムアウト 内部母線に接続された母線ユニットがデータ要求または
ＰＢＯ要求の後、プロセッサに応答しないときはＰＢＯ
タイムアウトプログラム割込みが発生される。

こうした割込みが生じたときは再試行のような一定の救
済的な措置が採られるか、状況によってはプログラムが
打ち切られる、ということは当業者には容易に理解でき
るであろう。

母線命令 ＰＲＩ　８ＭシステムのＣＰＵアーキテクチャは、通常
の内部オペレーションのデコードおよび実行が要求され
る一方で本発明に基づいて多（の付加的な機能を提供で
きるよう、定義される。これらの付加的な機能は“母線
ユニット′″と呼ばれる、システムの他の構成要素で実
行される。母線ユニットはＡ母線、Ｂ母線、Ｃ母線、お
よびＴ母線を介してＣＰＵに接続される。

これらの構成要素への命令はＢＯ形式で、母線（５７） オペレーションの６つのオペコー）”（０４，０５，０
７，０８，２７，４７）のうちの１つを有する。

ＣＰＵがこれらのオペコードのいずれかを有する命令に
出会ったときは、以下のように処理をする。

命令のＰビット（特権ビット）が１でかつ機械状態レジ
スタ（ＭＳＲ）のＰＲビット（問題状態ビット）が１で
あるときは、特権命令プログラム割込みがかげられる。

ＣＰＵは母線ユニットへ下記のデータを送出する。

（イ）　レジスタＲ２の内容をＢ母線に送出する。

（ロ）和、（ＲＡＩＯ）＋ＲＢ、をＡ母線に送出する。

（ハ）命令のＢＵフィールド、Ｐビット、およびＲビッ
トをＣ母線に送出する。

命令を更新する場合は、和、（ＲＡＩＯ）＋ＲＢ１はレ
ジスタＲＡにロードされる。

Ｒピットが１のときは、Ｔ母線を介して３２ビツトのデ
ータが母線ユニットから戻され、レジスタＲＴＫロード
される。Ｒビットが０のときは、データは戻されない。

ＰＢＯ命令の場合、条件レジスタは変更されず元のまま
である。ＣＢＯ命令の場合、ＣＰＵは、指令が受諾され
たか否かに関する応答を母線ユニットから受け取る。母
線ユニットが指令を受諾したときは、条件レジスタのＢ
Ｂビットはゼロにセットされる。母線ユニットが指令を
受諾しなかったときは、条件レジスタのＢＢビットは１
にセットされる。

ＢＵフィールドをどのように使用するかは自由に選択す
ればよい。ＢＵフィールド（ビット２１〜２９）の１つ
の考えられる構成は、ビット２１〜２５を母線ユニット
指令用ビット２６〜２９を母線ユニットアドレス用とし
て用いることである。

条件付母線命令 条件付母線オペレーション ＣＢＯ命令 ＲＴ、ＲＡ、ＲＢ％ＢＵ１Ｐ、Ｒ （イ）レジスタＲ２の内容、（ロ）和、（ＲＡＩＤ）十
ＲＢ、ならびに（ハ）命令のＢＵフィールド、Ｐビット
、およびＲビットは各自の母線にそれぞれ送出される。

Ｒビットが１のときは、母線ユニットから戻されたデー
タはレジスタＲＴに記憶される。

Ｒピットが０のときは、母線ユニットはデータを戻さな
い。

母線ユニットが応答しないときは、ＣＢＯタイムアウト
プログラム割込みが発生される。

母線ユニットがオペレーションを受諾するときは、条件
レジスタのＢＢビットはゼロにセットされる。母線ユニ
ットが使用中でオペレーションを（６０）　へへ・ 受諾しないときは、条件レジスタのＢＢビットは１にセ
ットされ命令はノーオペレーションとして取り扱われる
。

条件コード： ＢＢピットがセットされる。

更新付随条件母線オペレーション ＣＢＯＵ命令 ＲＴ、ＲＡ、ＲＢ％ＢＵ、Ｐ、Ｒ （イ）レジスタＲ２の内容、（ロ）和、（ＲＡＩＯ）＋
ＲＢ、ならびに（ハ）命令のＢＵフィールド、Ｐビット
、およびＲビットが各自の母線に送出され、さらに和、
（ＲＡ　ｌ　Ｏ）十ＲＢ、はレジスタＲＡに記憶される
。Ｒビットが１のときは、母線ユニットから戻されたデ
ータはレジスタＲＴに記憶される。ＲＴフィールドおよ
びＲＡフィールドが同じレジスタを指定する場合は、レ
ジスタＲＴは外部（６１） ユニットから戻される値を有し、和は計算されない。Ｒ
ビットが０のときは、母線ユニットはデータを戻さない
。

Ｐビットが１でかっＭＳＲのＰＲピットが１のときは、
プログラムチェック割込みが発生されるので、命令は母
線ユニットには転送されない。

母線ユニットが応答しないときは、ＣＢＯタイムアウト
プログラム割込みが発生される。

母線ユニットがオペレーションを受諾するときは、条件
レジスタのＢＢビットはゼロにセットされる。母線ユニ
ットが使用中でオペレーションを受諾しないときは、条
件レジスタのＢＢビットは１にセットされ命令はノーオ
ペレーションとして取り扱われる。

条件コード： ＢＢビットがセットされる。

パイプライン母線命令 パイプライン母線オペレーション ＰＢＯ命令 ＲＴ、ＲＡ、ＲＢ％　ＢＵ、Ｐ、Ｒ （イ）レジスタＲ２の内容、（ロ）和、（ＲＡＩＤ）十
Ｂ、ならびに（ハ）命令のＢＵフィールド、Ｐビット、
およびＲビットは各自の母線に送出される。Ｒビットが
１のときは、母線ユニットから戻されたデータはレジス
タＲＴに記憶される。Ｒビットが００ときは、母線ユニ
ットはデータを戻さない。

Ｐピットが１でかつＭＳＲのＰＲビットが１のときは、
プログラムチェック割込みが発生されるので、命令は母
線ユニットには転送されない。

母線ユニットが応答しないときは、ＰＢＯタイムアウト
プログラム割込みが発生される。

この場合は設定すべき条件コードはない。

更新付随パイプラインオペレーション ＰＢＯＵ命令 ＲＴ、ＲＡ、ＲＢ％　ＢＵｌＰ、Ｒ （イ）レジスタＲ２の内容、同和、（ＲＡｌＯ，）＋Ｒ
Ｂ、ならびに（ハ）命令のＢＵフィールド、Ｐビット、
およびＲビットは各自の母線に送出され、さらに和、（
ＲＡ　ｌ　Ｏ）＋ＲＢ、はレジスタＲＡに記憶される。

Ｒピットが１のときは、母線ユニットから戻されたデー
タはレジスタＲＴに記憶される。レジスタＲＴとレジス
タＲＡが同一な場合は、レジスタＲＴは外部ユニットか
ら戻される値を有し、和は計算されない。Ｒビットが０
０ときは、母線ユニットはデータを戻さない。

Ｐビットが１でかつＭＳＲのＰＲピットが１のときは、
プログラムチェック割込みが発生されるので、命令は母
線ユニットには転送されない。

（６４） 母線ユニットが応答しないときは、ＰＢＯタイムアウト
プログラム割込みが発生される。

この場合は設定すべき条件コードはない。

下記に示すＣＰＵのデータキャッシュ命令は、これが全
てではないけれども、母線ユニットとしてデータキャッ
シュ制御装置を選択するＩＢＯ命令を用いて実現される
典型的なものである。

データキャッシュライン記憶（ＳＤＣＬ）命令；キャッ
シュ形式 データキャッシュライン記憶（ＳＤＣＬ）命令；ＳＩＤ
形式 データキャッシュライン記憶（ＳＤＣＬ）命令；ライン
形式 データキャッシュライン記憶・同期（ＳＳＤＣＬ）命令
；キャッシュ形式 データキャッシュライン記憶・Ｍ期（ｓｓＤｃＬ）命令
；ＳＩＤ形式 データキャッシュライン記憶・同期（ＳＳＤＣＬ）命令
；ライン形式 ％式％） 命令；キャッシュ形式 データキャッシュラインフラッシュ（ＦＤＣＬ）命令；
ＳＩＤ形式 ％式％） 命令；ライン形式 データキャッシュラインフラッシュ・同期（ＦＳＤＣＬ
）命令；キャッシュ形式 データキャッシュラインフラッシュ　Ｌ期ＣＦＳＤＣＬ
）命令；ＳＩＤ形式 データキャッシュラインフラッシュ・Ｍ期（ＦＳＤＣＬ
）命令；ライン形式 データキャッシュラインセット（ＳＤＣＬ）命令；キャ
ッシュ形式 データキャッシュライン無効化（ＩＤＣＬ）命令；キャ
ッシュ形式 データキャッシュライン無効化（ＩＤＣＬ）命令；ＳＩ
Ｄ形式 データキャッシュライン無効化（ＩＤＣＬ）命令；ライ
ン形式 キャッシュ構成レジスタロード（ＬＣＣＲ）命キャッシ
ュ構成しジスタ被ロード（ＬＦＣＣＲ）命令 データセグメントレジスタロー）”（ＬＤＳＲ）命令 データセグメントレジスタ被ロード（ＬＦＤＳＲ）命令 データページテーブルエントリアドレスロード（ＬＤＰ
ＴＩ；Ａ）命令 ページフレームアクセスベクトルロー）”　（Ｌ　ＰＦ
ＡＶ）命令 ページフレーム修飾ベクトルロー）”　（Ｌ　Ｐ　Ｆ　
ＭＶ）命令 ページフレーム修飾ベクトル被ロード（ＬＦＰＦＭＶ）
命令 下記に示す１°ＣＰＵ命令キャッシュ″′命令は、命令
キャッシュ制御装置を選択するＩＢＯ命令またはＩＢＯ
Ｉ命令を用いて実現できる典型的なものである。

命令セグメントレジスタロード（ＬｆＳＲ）命令セグメ
ントレジスタロード（ＬＦＩＳＲ）命令 命令キャッシュライン無効化（ＩＩＣＬ）命令；キャッ
シュ形式 命令キャッシュライン無効化（ＩＩＣＬ）命令；ＳＩＤ
形式 命令キャッシュライン無効化（ＩＩＣＬ）命令；ライン
形式 ％式％ 代表的なＰ’ＲＩＳＭシステムの構成を第１図に示す。

システムの内部母線１０には、ＣＰＵ１２、複数の母線
ユニツ）１４．１６（浮動小数点ユニットなど）、命令
キャッシュ機構１８、データ・キャッシュ機構２０、及
びシステム母線ユニット２２が接続されている。キャッ
シュ機構１８．２０はいずれもキャッシュ、ディレクト
リ及び変換索引緩衝機構（ＴＬＢ）を含んでいる。シス
テム母線ユニット２２は主としてＩ１０オペレーション
を制御するもので、主記憶装置２４にも接続されている
主記憶装置２４と命令キャッシュ機構１８及びデータキ
ャッシュ機構２０との間では命令及びデータが別々にや
りとりされる。ＣＰＵ１２は命令母線２６を介して命令
キャッシュ機構１８から命令を取出す。

第２Ａ図及び第２Ｂ図はＣＰＵ　１２の内部構成を示し
たものである。主要構成要素の１つである汎用レジスタ
ファイル３０は３２個の汎用レジスタを含んでいる。汎
用レジスフファイル６００２つの入力ＲＡ及びＲＴ並び
に６つの出力ＲＡ、ＲＢ及び１８はいずれも命令によっ
て指定されるオペランドを示す。汎用レジスタファイル
３０のアドレス指定は、命令レジスタ６２にロードされ
た命令の各種レジスタフィールドによってなされる。

命令レジスタ３２のボックス内及びその下側に示されて
いる記号の意味については表２のところを参照されたい
。

命令は命令アドレスレジスフ（ＩＡＲ）３４により命令
キャッシュ機構１８から構成される装置ＡＲ４４は極（
普通のもので、プログラムの開始時に初期設定され、プ
ログラムの進行につれて順次に増分されたり、分岐アド
レスをロードされたりする。表２に示したように、命令
は３２ビツト（４バイト）であるから、ＩＡＲ３４の増
分単位は４である。ボックス６６は次命令アドレスを含
む。

汎用レジスタファイル６０、命令レジスタ６２及びＩＡ
Ｒ３４の選択された内容はマルチプレクサ６８及び４０
を通ってＡＬＵ４２へ供給される。

マルチプレクサ３８は命令アドレスまたは指定されたレ
ジスタＲＡの内容を通し、マルチプレクサ４０は即値オ
ペランドＤ又は指定されたレジスタＲＢの内容を通す。

ＡＬＵ４２の演算結果は出カバソファレジスタ４４にロ
ードされたり、ＩＡＲ３４、条件レジスタを含む条件論
理５０、またはデータキャッシュ機構２０ヘアドレスを
送るためのアドレスゲート５４へ直接供給されたりする
。

ＡＬＵ４２の演算結果を汎用レジスタファイル６Ｄに書
戻す場合は、命令がレジスタＲＡ及びＲＴのいずれを指
定しているかに応じて、出力バッファレジスタ４４の内
容がマルチプレクサ４６または４８を通って汎用レジス
タファイル６０へ転送される。

分岐／トラップ検査論理５２は、命令のＢＩフィールド
、条件レジスタ及び指定されたレジスタＲＡの内容に応
じて、分岐又はトラップを行なうべきか否かを検査する
。前述のように、変更前の条件レジスタの内容が特定の
汎用レジスタに保管されているときに、その中の特定の
ビット（例えばＫＱビット）の値に応じて分岐するか否
かを決めるような場合にこの分岐／トラップ検査論理５
２が使用される。その場合、条件レジスタの内容を保管
している汎用レジスタは分岐命令中のＲＡフィールドに
より指定され、分岐条件となるビットは５ビツトのＢＩ
フィールドにより指定される。

内部レジスタＲ２及び拡張用レジスタＭＱを含むマスク
・回転論理５６は、要約すれば、指定されたレジスタの
内容を指定された量（最高３１ビツト）だけ回転（循環
術送り）するものである。

回転された内容はマスクの制御のもとに、他のレジスタ
の内容又は全ゼロ等の特別のワードと組合されたり、３
２ビツト長のＭＱレジスタに保持されている前の回転結
果と組合されたりする。これは通常の桁送りだけでな（
、例えば１０進数のパック及びアンパック、浮動小数点
演算の場合の事前術送り及び正規化などを行なうときに
使用できる。マスク回転論理５６の出力はマルチプレク
サ４６（Ｒ２）又は４’８（ＭＱ）を通って汎用レジス
タファイル３０へ転送されるか、あるいは出力ゲート５
５を通ってデータキャッシュ機構２０へ転送される。

ＭＱレジスタはマスク・回転操作で使用される他に、乗
算及び除算の如き算術演算において６２ビツトよりも長
いデータが生成された時にあふれ分を記憶するのにも使
用される。

データキャッシュ機構２０から取出されたデータは、入
力ゲート５８及びマルチプレクサ４８を通って汎用レジ
スタファイル３０へ転送される。

第６図について説明する。第６図は本発明に基づ（内部
母線アーキテクチャの詳細を説明するブロック図である
。第６図には、命令キャッシュ機構１８、データキャッ
シュ機構２０、ＣＰＵ１および母線ユニットｔｘ図示し
である。システムを構成するこれら４つの基本的なブロ
ックは、Ａ母線、Ｂ母線、Ｃ母線、およびＴ母線で構成
される内部母線で相互に接続される。

データキャッシュ機構２０は内部母線インターフェース
を介してＣＰＵに接続される。データキャッシュ機構２
０への接続は直接的なものもある。

命令キャッシュ機構１８についても同じことが言える。

これら２つのキャッシュ機構は内部母線を介して、また
は直列的なラインを介して単独にＣＰＵへ接続できるの
で、この構成は自由に選択スればよい。第３図に示す構
成によれば、ＣＰＵは直接的なロード命令または記憶命
令によってメモリと通信することができ、さらにＩＢＯ
命令によって内部母線の機能を余すところなく利用する
ことができる。

命令キャッシュ機構１８およびデータキャツシユ機構２
０に在る各種レジスタは、図からも明らかなように、デ
ータまたはアドレスを記憶する。

ＣＰＵに在る命令レジスタ３２および次命令アドレスレ
ジスタ６６はＣＰＵと命令キャッシュ機構１８との間で
アドレスおよび命令データを直接転送するために用いら
れる。ＣＰＵに在る汎用レジスタファイル６０およびＴ
マルチプレクサはＴ母線を介して母線ユニットからデー
タを受け取る。

Ａ母線はＡＬＵ４２のバッファレジスタ（Ｒ１）４４に
接続される。前にも説明したようにＡ母線はＣＰＵと母
線ユニットとの間でアドレスを伝達する。このアドレス
は、通常、母線ユニットへ送るべき実際のアドレスを生
成するための基底アドレスおよびインデックスのような
２つの量を加算することによってＡＬＵ４２で遂行され
る付加的なオベレ・−ジョンに関係する。Ｂ母線に接続
されたマスク・回転論理５６のレジスタＲ２はＣＰＵと
母線ユニットとのデータの受渡しのための経路として機
能する。

内部母線機構を構成する４つの副母線すなわちＡ母線、
Ｂ母線、Ｃ母線、およびＴ母線はシステムに接続できる
全ての母線ユニットに接続される。

しかしながら、母線ユニットの機能を同じにする必要は
ないので４つの副母線のデータを全ての母線ユニットが
使用するとは限らない。

第４図は本発明に基づく内部母線インターフェースを説
明する図である。第４図において各ラインの矢印の向き
がデータフローの方向を表わしている。各ラインに沿っ
て付記した数字はラインすなわちビットの数を表わす。

ただし数字を付記しないラインはそれが１本すなわち１
ビツトであることを表わす。

第４図の左側の２列は、左から、ラインが活動状態に在
る期間、ラインの種類゛をそれぞれ示すものである。し
たがって上から６つのラインはＴ母線、すなわち、ＣＰ
Ｕへ戻すべきデータに関係するものであり、残りの４つ
のラインは制御ラインに関係するものである。内部母線
オペレーションが遂行されるという通知を受け取ったと
きに、これらの制御ラインによって、母線ユニットは各
自の状況をＣＰＵに示す。

第４図の右側の２列は、右から、ラインが活動状態に在
る期間、ラインの種類をそれぞれ示すものである。

前にも説明したように、たとえばサイクル期間Ｔ６１は
、そのラインが前のマシンサイクルの６番目のサブサイ
クルの開始点で活動化され、当該マシンサイクルの１番
目のサブサイクルの終了点までそれが活動状態に在るこ
とを示唆する（ただし０を含めて表記したので実際には
７番目、２番目にそれぞれ対応する；０番目は実際上は
１番目である）。ところで内部母線インターフェースへ
の入力ラインのうち５つはサイクル期間がＴ６１である
ことに留意されたい。

第５図は第２図および第４図に関連するところを簡単に
まとめて示すブロック図である。第５図には第４図のう
ちで重要なラインと、ＣＰＵの関連する構成要素とが示
しである。したがって図の参照番号は前のものと同一で
ある。

命令レジスタ６２のオペコードフィールドはＩＢＯデコ
ーダでデコードされる。これは、ＣＢＯ要求ライン、Ｐ
ＢＯ要求ライン、またはデータ要求ラインを活動化する
命令デコーダ全体の機能である。内部母線オペレーショ
ンが検知されたときは、常に、前記６つのラインのうち
１つが活動化され、これらの母線オペレーションが印加
される特定の母線ユニットは、内部母線オペレーション
に出会ったとわかって、１つの母線ユニットがこの内部
母線オペレーションを認識しこれに応答する。

命令レジスタ６２のＢＵフィールドはＣ母線を介して伝
達される。前にも説明したように、ＢＵフィールドは母
線ユニットのアドレスおよび母線ユニットのためのオペ
コードを供給するものである。このオペコードが母線ユ
ニットにどんなオペレーションをなすべきかを示す。

Ａ母線はＡＬＵ４２のバッファレジスタ４４からデータ
を受け取る。このデータは、汎用レジスタファイル３０
からＡＬＵ４２に供給された２つのオペランドよりＡＬ
Ｕ４２が生成したアドレスである。これら２つのオペラ
ンドは命令レジスタ６２のＲＡフィールドおよびＲＢフ
ィールドで指定されるアドレスで汎用レジスタファイル
６ｏから順に得られるものである。

ＣＰＵから母線ユニットへデータを転送するためのＢ母
線は内部母線インターフェースを介してマスク・回転論
理５６のレジスタＲ２に接続される。前にも説明したよ
うに、マスク・回転論理５６内のレジスタＲ２は、マス
ク・回転オペレーションおよび他のオペレーション用に
ＣＰＵがアクセスできる多用途のレジスタである。レジ
スンＲ２は第３図にも示した。

Ｃ母線の情報は命令レジスタ６２のＢＵフィールドから
直接得られる。前述のように、これは１１ビツトの母線
で、母線ユニットアドレスおよび母線ユニット用オペコ
ードを有する。したがってＢＵフィールドを用いて、特
定の母線ユニットをアドレス指定し、基本的な制御情報
を供給する。

Ｒビットは、特定の母線オペレーションがアドレス指定
された母線ユニットからＴ母線な介して知らせるための
ものである。返送予定データ指示部は制御レジスタ（図
示せず）の成るビットをセットすることによってＣＰＵ
に、特定の母線ユニットからＴ母線を介してまもなくデ
ータが到着しＲＴフィールドで指定されたレジスタスタ
ックの場所Ｔにそれが記憶されるということを、知らせ
る。母線ユニットがこの処理を完了しそのデータが用意
されると、Ｔ母線有効ラインを介して適切な信号が供給
され、汎用レジスタファイル６０の記憶オペレーション
が続いて起こる。

第６図は第４図のうちで重要なラインと、母線ユニット
の関連する構成要素とを示す。第６図に示す母線ユニッ
ト制御は一般的なものであり母線ユニットの機能の違い
とは関係な（、どの母線ユニットに対しても同一である
。ラインの名称は左端の１内部母線オペレーション”を
除いて第５図と同じ名称を付した。左端の０内部母線オ
ペレーション”は第５図の”ＣＢＯ要求”またはｌ′Ｐ
ＢＯ要求′″と等価である。“内部母線オペレーション
′″は、その母線ユニットに関係する特定の内部母線オ
ペレーションが要求されたことを、当世線ユニットに示
す。母線ユニットは、これにより、Ｃ母線の有する母線
ユニットアドレスが自分のものであるかどうかを見るた
めにＣ母線を調べる。

もしそうなら、要求されたオペレーションをデコードし
て、Ａ母線のアドレスデータな母線ユニットの入力レジ
スタスタックする。母線ユニットに要求されている特定
のオペレーションおよび母線ユニットの性格に応じて、
これと同様な入力レジスタがＢ母線にも配置されること
に留意されたい。

Ｔ母線および“データ準備完了″ラインはユニット論理
から出ている。母線ユニットには必要な母線だけが設け
られる。Ｔ母線に適時データを置（ために、はとんどの
場合、母線ユニット内にバッファレジスタが設けられる
。

第７図はＰＢＯプロトコルおよびデータ要求プロトコル
の流れを簡単に示す図である。これらのプロトコルは母
線ユニットまたはシステムに適合させるため容易に変更
できる。

流れ図の内容は、図から明らかであろうが、以下、第８
図、第９図（第９Ａ図および第９Ｂ図）、第１０図（第
１０Ａ図および第１０Ｂ図）、および第１１図（第１１
Ａ図および第１１Ｂ図）を参照してこれを説明する。

初めに第８図ないし第１１図で用いる表現について記す
ことにする。

垂直線″ｌ　ＩＩは１サイクルの開始点を表わす。

したがって２本の垂直線の間隔が１サイクル（すなわち
８サブサイクル）に相当する。

第１行６命令レジスタ”のところに記した、２本の垂直
線の間の記号は命令レジスタの内容を示す。

ＰＢＯ→Ｘ　存在しない母線ユニットへのＰＢＯ命令 ＰＢＯ→１　母線ユニット＃１へのＰＢＯ命令ＰＢＯ→
２　母線ユニット＃２へのＰＢＯ命令ＣＢＯ→１　母線
ユニット＃１へのＣＢＯ命令加算　加算命令または他の
有効命令（ただしロード命令、記憶命令、ＰＢ ０命令、ＣＢＯ命令は除く）、す なわちＡ母線、Ｂ母線、Ｃ母線、 およびＴ母線を使用しない命令 ＮＳＩ　次シーケンスの命令 −−−ｍ−−−・−一−−−−◆　１サイクル以上にわ
たって保持される命令を示す ＴＴＴＴ− −「−一］− これらは等価である。

１１１１− ｍ−」−一一一一一一 これらも等価である。ただしこれは、母線のデータが母
線ユニット＃１のためであることを示すものである（他
の番号のものも同様とする；たとえば数字２なら母線ユ
ニット＃２のためのものであることを示す）。

以上のｌｌ　Ｔ　ＩＩおよび数字（”　１”、ａ　２　
＃等）は１つの記号が１つのサブサイクルに相当する。

したがって上記の例では、４サブサイクル（すなわち基
本マシンサイクルの２分の１）に相当する。

ＣＰＵはＰＢＯプロトコルを用いる成る母線ユニットの
ためにデータ要求またはＰＢＯ要求を活動化して、どの
母線ユニットもユニット使用中を活動化していなげれば
、母線ユニットからの応答を待たずに次シーケンスの命
令をロードする。母線ユニットが初めの要求に応答する
前に、ＣＰＵは次シーケンスの命令によってデータ要求
またはＰＢＯ要求を活動化することもできるので、母線
ユニットが第２の要求に条件的に応答できるよう、一連
の規則を設ける。第７図はこの規則を示すもので５もあ
る。

第７図のブロック７０および７６はＣＰＵから母線ユニ
ットへの制御ラインである。応答フラグ（ブロック７６
）は、前のサイクルでＰＢＯ要求またはデータ要求が活
動状態であってかつどの母線ユニットもユニット使用中
を活動化しなかったことを示す信号である。したがって
ＣＰＵは当面のサイクルで母線ユニットからの応答（ユ
ニット使用中またはユニット肯定応答）を待つ。

ブロック７２．７４．７８、および８０は母線ユニット
からＣＰＵへの制御ラインである。ブロック７４．’７
８．および８０は同じ制御ライン（ユニット肯定応答）
であるが、ブロック８０は補助的な応答のためにユニッ
ト肯定応答を用（・る特別な場合である。

要約すれば、ブロック７０はＣＰＵに現存する命令に起
因するものであり、ブロック７６はＣＰＵに在った直前
の命令に起因するものであり、ブロック７２．７４．７
８、および８０は前のＰＢＯ要求またはデータ要求に対
するＤＥＣ応答およびＣＥ応答である。図で１はいオよ
び６いいえ”はその信号が活動および非活動であること
をそれぞれ表わす。

静止したシステム（すなわち数サイクルの間ＰＢＯ要求
またはデータ要求がな（、かつ、全ての母線ユニットが
アイドルであるとき）の場合、ユニット使用中、ユニッ
ト肯定応答、および応答フラグは非活動状態である。Ｃ
ＰＵがＰＢＯ要求またはデータ要求を活動化すると、流
れ図で言えば、ブロック７０．７２．７６、および８０
へと順に進んでブロック８０の１゛いいえ”から出る経
路である。母線ユニットは次サイクルのオペレーション
の実行を開始し、それを１サイクルで完了できなかった
ときはユニット使用中を活動化し、１サイクルで完了で
きたときはユニット肯定応答を活動化する。母線ユニッ
トが前の要求のオペレーションを実行している間に、Ｃ
ＰＵは次シーケンスの命令をロードし応答フラグを活動
化する。

前の要求が、存在しない母線ユニットのためのＰＢＯ要
求であるときは、ユニット肯定応答およびユニット使用
中はいずれも活動化されず、ＣＰＵは現在の命令の実行
を禁止してプログラムチェック割込みをかける。現在の
命令がロード命令、記憶命令、またはＰＢＯ命令である
ときは、ＣＰＵは、データ要求またはＰＢＯ要求が活動
化した後に、母線ユニットからの応答を待つ。したがっ
て、母線ユニットから応答がないとき（すなわちユニッ
ト使用中およびユニット肯定応答がいずれも活動化され
ないとき）は応答フラグを活動化して、母線ユニットに
、当面の要求を受諾しないよう、指示する。これは第７
図で言うと、ブロック７０．７２．７６、および７８へ
と順に進んでブロック７８の°゛いいえ″から出る経路
である。この様子は第８図のタイミング図に示す。

前の要求が、存在する母線ユニットへのＰＢＯ要求また
はデータ要求であって、かつ、母線ユニットがユニット
肯定応答を活動化して（すなわちオペレーションを完了
した）しかも現在の命令がロード命令、記憶命令、また
はＰＢＯ命令であるときは、ＣＰ、Ｕはその命令をロー
ドするであろうから、母線ユニットは当該データまたは
ＰＢＯ要求を必ず受諾する。これは第７図で言うと、ブ
ロック７０．７２，７６、および７８へと順に進んでブ
ロック７８の“はい″から出る経路（ブロック１０６）
である。この様子は第９図のタイミング図に示す。

前の要求が、存在する母線ユニットへのＰＢＯ要求また
はデータ要求であって、かつ、母線ユニットがユニット
使用中を活動化して（すなわち母線ユニットがオペレー
ションを完了しない）シかも現在の命令がロード命令、
記憶命令、またはＰＢＯ命令であるときは、当面の要求
がオペレーション遂行中の母線ユニットのためのもので
あるから、ＣＰＵは当面の命令を保持する（すなわち次
シーケンスの命令はロードしない）。これには下記の（
ａｔないしくｃ）の３つの場合が考えられる。

ｆａ）　その要求が既に使用中の母線ユニットに向けら
れるものであるとき。この場合に必要なことは、母線ユ
ニットが当面のオペレーションを完了スるまで０ユニツ
ト使用中″を活動状態に保つことである。これは第７図
で言うと、ブロック７０．７２、および７４へと順に進
んでブロック７４のパいいえ″から出る経路（ブロック
１００）である。

この様子は第１０図のタイミング図に示す。母線ユニッ
トが当面のオペレーションを完了スると、母線ユニット
は“ユニット使用中″を非活動化する。したがってシス
テムは静止する。

（ｂ）　その要求が、補助的な応答を設けていない不使
用中の母線ユニットに向けられるものであるとき。この
場合に必要なことは、システムが静止するまで母線ユニ
ットを待たせることである。この場合の流れ図の経路は
（ａｔの場合と同じである。

（ｃ）　その要求が、補助的な応答を設けである不使用
中の母線ユニットに向けられるものであるとき。

この場合に必要なことは、母線ユニットがオペレーショ
ンを開始することである。これは第７図で言うと、ブロ
ック７０，７２、および７４へと順に進んでブロック７
４の６いいえ”から出る経路（ブロック１００）である
。ＣＰＵは当面の命令を保持するので、その要求は次の
サイクルで母線ユニットへ送られるが、母線ユニットは
この要求を受諾してはならない。次のサイクルでは、母
線ユニットがオペレーションを完了したときはユニット
肯定応答を活動化し、オペレーションを完了しなかった
ときはユニット肯定応答およびユニット使用中を活動化
する。すなわち（ｃｌはさらに２つの場合に細分される
。

（ｅ−１）　次のサイクルで２つの母線ユニットが各自
のオペレーションを完了した場合。したがってユニット
肯定応答だけが活動状態にあり、ユ（８８）　ｎ７ ニツト使用中は非活動状態であってその母線ユニットは
２度目はオペレーションを実行しない。これは第７図で
言うと、ブロック７０，７２，７６、および８０へと順
に進みブロック８０の１はい″から出る経路（ブロック
１０８）である。

（ｃ　−２）　次のサイクルで一方の母線ユニットがそ
のオペレーションを完了しない場合。したがってユニッ
ト肯定応答およびユニット使用中はいずれも活動状態に
あり、その母線ユニットは２度目はオペレーションを実
行しない。これは第７図で言つと、ブロック７０．７２
、および７４へと順に進みブロック７４の６はい”から
出る経路（ブロック１０２）である。この様子は第１１
図のタイミング図に示す。

以上で全ての場合について説明した。ＣＰＵおよび母線
ユニットの状態もこれで全て例示したことになる。

第８図ないし第１１図に示すオペレーションを以下に略
記してお（。

う　（８９） 第８図 存在しない母線ユニットへのＰＢＯ命令、存在する母線
ユニットへのＰＢＯ命令 第９図（第９Ａ図および第９Ｂ図） ２つの母線ユニットへのパイプライン式のＰＢＯ命令、
２つノ母線ユニットはオペレーションの完了には１サイ
クルしか要しない、２つの母線ユニットは基本的な応答
（ユニット肯定応答）を使用する、次シーケンスの命令
（Ｎｓｒ）第１０図（第１０Ａ図および第１０Ｂ図）母
線ユニット＃１へのＰＢＯ命令；基本的な応答（ユニッ
ト使用中）；母線ユニット＃１は第１のオペレーション
の完了に４サイクル要する、母線ユニット＃１が使用中
の間の母線ユニット＃２へのＰＢＯ命令；母線ユニット
＃２は６ユニツト使用中”が非活動化されるまで待つ（
母線ユニット＃２には補助プロトコルを設けていないの
で）、母線ユニット＃２は基本的な応答（ユニット肯定
応答）を使用する；母線ユニット＃２はオペレーション
の完了に１サイクル要する、母線ユニット＃２がオペレ
ーションを実行している間にＣＰＵは母線ユニット＃１
へＰＢＯ命令をロードする、母線ユニット＃１は基本的
な応答（ユニット肯定応答）を使用する；母線ユニット
＃１は第２のオペレーションの完了に１サイクル要する
、次シーケンスの命令（ＮＳＩ） 第１１図（第１１Ａ図および第１１Ｂ図）母線ユニット
＃１へのＰＢＯ命令；基本的な応答（ユニット使用中）
；母線ユニット＃１はオペレーションの完了に４サイク
ル要する、母線ユニット＃１が使用中の間の母線ユニッ
ト＃２へのＰＢＯ命令、母線ユニット＃２は補助的な応
答（ユニット肯定応答）を使用する；母線ユニット＃２
はオペレーションの完了に１サイクＡ［２する、次シー
ケンスの命令（Ｎ　Ｓ　Ｉ　）第１２図および第１３図
はＣＢＱオペレーションの場合の本内部母線機構の動作
を表わすタイミング図である。これらの図は第８図ない
し第１１図と同様なものであるが、図中の最後の４つの
オペレーションがＣＰＵおよび母線ユニットの両方で同
時に起こるという意味ではＣＢＯオペレーションはＰＢ
Ｏオペレーションよりもかなり簡単であるので、２つの
図を合わせて記した。さらに、ＣＢＯオペレーションは
単一の母線ユニットにしか関連しないので、図に示した
オペレーションで全てである。

第１２図は、ＣＰＵがＣＢＯ要求を送って母線ユニット
がそれを受諾し、同じサイクルで、その要求されたタス
クの実行を開始する場合を示す。

第１６図は、母線ユニットが次のマシンサイクルまでＣ
ＢＯ要求を受諾しない場合を示す。

第１２図の場合は次のマシンサイクルでＣＰＵは次シー
ケンスの命令（ＮＳＩ）を開始することができるが、第
１６図の場合はＮＳＩの処理前の次マシンサイクルの間
はＣＰＵはＣＢＯ要求を保持しなければならない。

〔発明の効果〕

以上説明したように本発明によれば、ＣＰＵの内部デー
タ経路に多種多様な機能ユニットを接続することができ
、ＣＰＵとそれらの機能ユニットとの間でデータを極め
て効率良（通信することができる。さらに、内部ＣＰＵ
のオペレーションの速度が影響されないようなやり方で
これらの機能ユニットは内部データ経路から分離される
。内部母線はＣＰＵの要求する多数の機能をサポートす
るだけでなく、後で機能を加える際にも融通性のある経
路となる。また設計ミスが減り、ＣＰＵのオペレーショ
ンは容易に理解でき（したがってＣＰＵの構成は比較的
簡単にすることができる）、ＣＰＵの保守要件も少な（
なる。内部ＣＰＵの機能ユニットの間で通信の方法が標
準化されるので、必要な回路数、およびそれらの機能ユ
ニットを制御するのに要するワイヤーの数は少な（でよ
い。

【図面の簡単な説明】

第１図は本発明を利用することのできるＰＲＩＳＭシス
テムの構成例を示すブロック図、第２図は第２Ａ図およ
び第２Ｂ図のつながりを示す図、第２Ａ図および第２Ｂ
図はＣＰＵの構成例を示すブロック図、第３図は内部母
線の接続の様子を示スブロック図、第４図は内部母線イ
ンターフェースを示すブロック図、第５図はＣＰＵのう
ち内部母線オペレーションの間に働く部分を示スフロッ
ク図、第６図は母線ユニットのうち内部母線オペレーシ
ョン要求に応答して働（部分を示すブロック図、第７図
はＰＢＯプロトコルおよびデータ要求プロトコルを示す
流れ図、第８図、第９Ａ図および第９Ｂ図、第１０Ａ図
および第１０Ｂ図、ならびに第１１Ａ図および第１１Ｂ
図は、それぞれ、ＰＢＯオペレーションの間に発生され
る内部母線インターフェース制御信号のタイミングを表
わす図、第９図は第９Ａ図および第９Ｂ図のつながりを
示す図、第１０図は第１０Ａ図および第１０Ｂ図のつな
がりを示す図、第１１図は第１１Ａ図および第１１Ｂ図
のつながりを示す図、第１２図および第１３図は、それ
ぞれ、ＣＢＯオペレーションの間に発生される内部母線
インターフェース制御信号のタイミングを表わす図であ
る。 ｔｂＨ人　インタボんタナル・ビ琳・マメ号り６コー禎
ト→タンＦＩＧ、１ ＦＩＧ、４ ＦＩＧ、５ ／３２ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、８ プログラム子、・、汐参Ｒ友発生 ↓

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと、独立に動作可能な複数の母線ユニットと、該
   全ての母線ユニットと前記ＣＰＵとを接続する内部母線
   と、を有する計算機システムにおいて、 要求された母線ユニット、要求されたオペレーション、
   および該要求されたオペレーションの遂行に必要なオペ
   ランドを指定するためのデータ、を定義された命令が前
   記ＣＰＵによって前記内部母線に置かれ該命令を復号す
   る手段を前記各々の母線ユニットに備え、 特定のオペレーションに応答して、指定されたオペレー
   ションが完了するまで前記ＣＰＵを待機させるか、要求
   された母線オペレーションと並行して別の命令をＣＰＵ
   に実行させるかを選択的に指示する手段をＣＰＵに備え
   る、 ことを特徴とする内部母線システム。