JPH0477925A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、可変長命令セットを処理可能であるとともに
、複数命令の並列デコードを行うマイクロプロセッサに
関する。

〔従来の技術〕

可変長命令セットを処理可能である従来のマイクロプロ
セッサにおいては、命令の並列デコードは行われていな
い。

本発明に最も近い公知例としては、１９８９年９月１１
日発刊の日経エレクＩ・ロニクス・ブックス「新世代マ
イクロプロセッサＲＩＳＣ，Ｃｌ５Ｃ。

ＴＲ０ＮＪの第１９５頁から第２０６頁までの文献「キ
ャッシュと分岐予測機構の内蔵などでパイプラインの乱
れを抑えて性能を上げた３２ビツト・マイクロプロセッ
サ　■８０」に記載された命令デコード方式があげられ
る。

上記公知のマイクロプロセッサでは、並列に複数の命令
をデコードこそしないが、２段階に分けて命令をデコー
ドすることで、デコード能力のスループットを向上させ
ている。この公知のマイクロプロセッサの１段目のデコ
ード回路は、プリデコード・ユニットとよばれ、可変長
命令を固定長の要素に分解する機能を有している。この
ように固定長の要素に分解された命令はひとまずプリデ
コード・ユニット内のバッファ（レジスタ）に格納され
、命令デコード・ユニットの要求に応じてプリデコード
・ユニットから命令デコード・ユニットへの固定長の要
素に分解された命令の転送が行われる。

〔発明が解決しようとする課題〕

しかしながら本発明者等の検討によれば、上記従来技術
ではマイクロプロセッサの処理を更に高速化する場合に
二つの問題が生ずると言うことが明らかとされた。

その第１の問題は、命令デコードがパイプラインのうち
二つのステージを用いるため、それだけ分岐処理が遅く
なることである。

すなわち、分岐処理が起動されてから、分岐先命令のフ
ェッチ、プリデコードと処理が進む場合。

デコード処理に１段しか要しないマイクロプロセッサに
比べて、ステージ１段分だけ分岐に要する時間が増える
。

また第２の問題は、複数命令の並列実行するマイクロプ
ロセッサにおいて、上記従来技術のような２段階に分け
て命令をデコードするデコード方式を採った場合、プリ
デコード・ユニットがマイクロプロセッサ全体の性能を
律速することである。

それは、処理すべき命令は可変長の状態であるので、プ
リデコード・ユニットが先行する命令のプリデコードを
行わなければ、後続の命令のプリデコードを行えないた
めである。すなわち、プリデコード・ユニットが、−度
に−っの命令しかプリデコードできないからである。

この第２の問題点については、三つの解決法があること
も、本発明者等の検討により明らかとされた。

第１の解決策は、複数の命令をプリデコードする複数の
プリデコード回路を直列に接続するものである。すなわ
ち、後続のプリデコード回路は。

先行するプリデコード回路の出力を参照するようにする
。その上で、これら複数のプリデコード回路を１サイク
ル内に動作できるように設計すれば。

この問題は解決できる。但しこの場合には、直列に接続
したプリデコード回路の遅延時間が問題になる。

第２の解決策は、プリデコード部の性能を１サイクルに
１命令をプリデコード可能にしたうえで。

その性能差をバッファで吸収する方法である。但しこの
方法では、最大スループットが１命令／サイクルとなる
ため、せっかく他のステージでは複数命令を実行できる
ようにしたのに、性能があまり向上しない。

第３の解決策は、本発明のように先行する命令のフォー
マットに何らかの仮定をおいて、後続命令をデコードす
ることである。

本発明はこの第３の解決策を具体的に実現するに際して
なされたものであり、その目的とするところは、可変長
命令セットを処理するに際して複数命令を高速にかつ並
列にデコードできるマイクロプロセッサを提供すること
にある。

［ｉ１題を解決するための手段〕 上記目的を達成するために、同時にデコードする命令の
うち、後続の命令については、先行命令の命令長を仮定
してデコードを行う。

そして先行命令のデコードにより仮定が正しいと判った
ときには後続の命令のデコード結果も正しいと判断し、
逆に仮定が誤っていたと判ったときには後続の命令のデ
コード結果は誤っていたと判断し、そのデコード結果を
無効化する。

更に、仮定する命令長を、命令セット中の最短の命令フ
ォーマットの長さとするのが望ましい。

なぜならば、可変長命令セットにおいて最短の命令フォ
ーマットは、使用頻度が高い命令に対応し、それ故に仮
定が成立する確率が高いからである。

また複数命令を並列にデコードするため、命令ブリフェ
ッチ・ユニットは、少なくとも最短の命令フォーマット
の２倍の長さの命令コードを、命令デコード・ユニット
へ転送する。

命令デコード・ユニットではその命令コードを、最短の
命令フォーマットの長さ毎に、別々の命令デコーダに入
力する。各命令デコーダは、少なくとも最短の命令フォ
ーマットを持つ命令をデコードする能力をもち、かつ少
なくとも一つの命令デコーダは命令セットのすべての命
令をデコードする能力を有する。各々の命令デコーダの
出力は、それぞれ異なる出力ラッチに保持されることも
できる。

本願において開示される発明のうち、代表的な実施例に
よるマイクロプロセッサの概要は下記の通りである。

すなわち、 （１）所定のビット幅（１６ビツト）の命令長の第１及
び第２の命令をマイクロプロセッサの外部からフェッチ
し、少なくとも上記所定のビット幅の２倍のビット幅（
３２ビツト）を有する出力線に上記第１及び第２の命令
を並行に出力するフェッチユニット（ＩＵ）と、 （２）その入力に上記フェッチユニット（ＩＵ）の上記
出力線の上記第１の命令が供給される第１の命令デコー
ダ（ＩＤＯ）と、 （３）その入力に上記フェッチユニット（Ｉ　Ｕ）の上
記出力線の上記第２の命令が供給される第２の命令デコ
ーダ（ＩＤＩ）と、 （４）上記第１の命令デコーダのデコード結果（ｉｄｏ
　　ｏｕｔ）と上記第２の命令デコーダのデコード結果
（ｉｄｌ　　ｏｕｔ）とが供給される制御部（ＰＣＮＴ
）と、 （５）上記制御部（ＰＣＮＴ）からの出力に応答する命
令実行部（ＥＵ）とを具備し、 上記所定のビット幅の２倍のビット幅を少なくとも有す
る出力線から上記所定の命令長の上記第１の命令が出力
される条件では、上記制御部（ＰＣＮＴ）は第１の命令
デコーダ（ＩＤＯ）のデコード結果（ｉｄｏ　　ｏｕｔ
）中のこの条件成立の情報に応答して、上記第２の命令
デコーダ（ＩＤＩ）のデコード結果（ｉ　ｄ　１　　ｏ
　ｕ　ｔ）を有効とし、その結果上記命令実行部（Ｅ　
Ｕ）は上記制御部の出力に伝達される上記第１と第２の
命令デコーダのデコード結果（ｉｄｏ　　ｏｕｔ。

ｉｄｌ　　ｏｕｔ）に応答して上記第１の命令と上記第
２の命令を並列に実行し、 一方上記フェッチユニット（ＩＵ）の上記出力線から上
記所定のビット幅と異なる命令長の命令が出力される他
の条件では、上記制御部（ＰＣＮＴ）は第１のデコーダ
（ＩＤＯ）のデコード結果（ｉｄｏ　　ｏｕｔ）中のこ
の他の条件成立の情報に応答して、上記第２のデコーダ
（ＩＤＩ）のデコード結果（ｉｄｌ　　ｏｕｔ）を無効
化し、その結果上記命令実行部（ＥＵ）は上記制御部（
ＰＣＮＴ）の出力に伝達される上記第１の命令デコーダ
（ＩＤＯ）の上記デコード結果（ｉｄｏ　　ｏｕｔ）に
応答して上記第１の命令を実行することを特徴とする。

〔作用〕

各命令デコーダが処理した命令コードが、各命令デコー
ダでデコード可能な命令（すなわち最短の命令フォーマ
ットを持つ命令）であるかどうかの判定が行われる０判
定の結果、そうでない命令フォーマットをもつ命令のデ
コードを行った命令デコーダがあった場合、その命令に
後続する命令コードのデコード結果は全て無効化される
。無効化は制御回路を用いて容易に実現できる。逆に、
判定の結果、全ての命令デコーダが最短命令フォーマッ
トを持つ命令をデコードした場合には、全デコード結果
が有効である。この時命令デコードのスルーブツトは最
大であり、命令デコーダ数に等しい数の命令が１サイク
ルで処理される。

こうすることで、仮定が正しかった場合に限定されはす
るが、命令デコードの最大スループットは２命令／サイ
クル以上にすることができ、上記第２の問題点が解決で
きる。また、先行命令の命令長を仮定するため、プリデ
コード回路によって可変長命令を固定長要素に分解する
必要がなくなり、上記第１の問題点が解決できる。

本発明の命令デコード方式は、従来より公知のプリデコ
ード方式とは異なり、命令を誤った仮定のもとにデコー
ドする場合がある。その場合には上記のように、そのデ
コード結果を無効とすることになり、その場合のスルー
プットは１命令／サイクルとなってしまう。このように
、本方式ではプリデコード方式に比べて、命令フォーマ
ットへの処理性能の依存度が高くなる。この点に関して
は、できるだけ上記の仮定が成立するフォーマットを持
つ命令をプログラム中で使用することで対処できる。

本発明のその他の目的と特徴は、以下の実施例の説明か
ら明らかとなろう。

〔実施例〕

第１図は、本発明を適用したマイクロプロセッサのブロ
ック図である６本発明は、複数の命令の並列デコードを
可能とする。ここではその内で最も簡単な、２命令を並
列にデコードするマイクロプロセッサの内部構造とその
動作を説明する。

マ　クロブロセ・すの まず、第１図により、マイクロプロセッサの内部構造を
説明する。第１図のマイクロプロセッサは、基本的に、
インターフェースユニットＩＯＵ。

命令ブリフェッチユニットＩＵ、命令デコードユニット
ＤＵ、演算ユニットＥＵから構成される。

これらのユニットは並列動作可能であり、命令デコード
ユニットＤＵの制御のもとに、パイプライン処理を行う
。

ンターフェースユニ　トエＯＵ マイクロプロセッサは、インターフェースユニットＩＯ
Ｕを通して外部のデバイス（例えばメイン・メモリ）と
接続されている。このインターフェースユニットＩＯＵ
は、命令とデータの両方について、マイクロプロセッサ
とメイン・メモリとの間の転送を行う。

すなわち、メイン・メモリから読み出された命令は、６
４ビツト幅の信号線を介して、インターフェースユニッ
トＩＯＵから命令ブリフェッチユニットＩＵに転送され
る。

これに対して、３２ビツトの信号線２組を通して、演算
ユニットＥＵによって演算されたデータハ演算ユニット
ＥＵからインターフェースユニットＩＯＵへ転送され、
またはメイン・メモリから読み出されたデータはインタ
ーフェースユニットＩＯＵから命令デコードユニットＤ
Ｕへ転送される。

プｉフェ　チュニ　　ＩＵ 命令ブリフェッチユニットＩＵはブリフェッチキューＰ
ＦＱを持つ、インターフェースユニットＩＯＵから転送
された命令は、−度ブリフエッチキューＰＦＱにラッチ
され、１６ビツト単位にアラインメントされてから、命
令デコードユニットＤＵに出力される。ブリフェッチキ
ューＰＦＱはＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉ
ｒｓｔ−Ｏｕｔ）のキューである。

６組の１６ビツト信号１ｉｔｉｏからｉ５を介して、ア
ラインメント後の命令が、命令プリフェッチユニットＩ
Ｕから命令デコードユニットＤＵへ転送される。ここに
、信号線１０は次のマシンサイクルでデコードすべき命
令の先頭コードであり、信号線ｊ１からｉ５は信号線１
０の命令に続く命令の並びである。信号線１０は第１の
命令デコーダ■ＤＯに入力される。同様に、信号線１１
は第２の命令デコーダＩＤＩに入力される。第２の命令
デコーダＩＤＩの入力が信号線１１に一意に決定されて
おり、信号線１１からｉ５の中から選択するようにはな
っていないのが、本発明の実施例の特徴である。また、
第１の命令デコーダＩＤＯは、本マイクロプロセッサで
処理し得る全ての命令をデコードできる機能を有してい
る。これに対して第２の命令デコーダＩＤＩは、本マイ
クロプロセッサが実行可能な命令のうち、１６ビツトま
たは３２ビツトの長さの命令フォーマットを持つ命令の
みをデコード可能である。第１の命令デコーダＩＤＯと
第２の命令デコーダＩＤＩの命令のデコード結果はそれ
ぞれ信号線ｉｄｏ　　ｏｕｔと１ｄｌｏｕｔに出力され
、パイプライン制御部ＰＣＮＴに送られる。

パ　ブライン　　　ＰＣＮＴ パイプライン制御部ＰＣＮＴは、信号線１ｄＯｏｕｔと
ｉｄｌ　　ｏｕｔ、及び各ユニットｌ０ＬＩ　。

ＩＵ、ＥＵの状態を示す信号（図中では省略した）をも
とに、各ユニットＩＯＵ、ＩＵ、ＥＵのため制御信号を
生成する。

　　ＥＧ また命令デコードユニットＤＵには、拡頭部生成回路Ｅ
Ｇがあり、拡頭部生成回路ＥＧは命令中のイミディエイ
トデータまたはディスプレースメントデータを３２ビツ
トに拡張して出力する。命令中のイミディエイトデータ
やディスプレースメントデータの位置とその長さは、命
令のオペコードにおいて指定されており、オペコードを
デコードすることで得られる。拡頭部生成回路ＥＧでは
、その指定に基づいて、データを加工し、バスｄ０また
はｄｌに出力する。拡頭部生成回路ＥＧの３２ビツト出
力線が２組あるのは、第１の命令デコーダＩＤＯと第２
の命令デコーダＩＤＩのそれぞれの制御のもとに独立に
データの転送を行うためである。

盈ＩＡ≦≧仁ト影見 演算ユニットＥＵ内の整数論理演算器ＡＬＵについても
同様に、第１の命令デコーダＩＤＯと第２の命令デコー
ダＩＤＩのそれぞれに対応して２組ある。

レジスタファイルＲＦ 命令デコードユニットＤＵ内のレジスタファイルＲＦは
レジスタＲＯからＲ１５までの１６本の３２ビツトレジ
スタで構成されており、各レジスタは４つの読み出しポ
ートと２つの書き込みポートの計６ボートを持つ、その
ポートの内半分（二つの読み出しポートと一つの書き込
みポート）が第１の命令デコーダＩＤＯの側に対応して
おり。

第１の論理演算器ＡＬＵＯに接続されている。残りの半
分のポートも同様に第２の命令デコーダＩＤＩの側に対
応しており、第２の論理演算器ＡＬＵＩに接続されてい
る。

３２ビツト　の　　線 命令デコードユニットＤＵと演算ユニットＥＵは、６組
の３２ビツト幅の信号線ｄｏ、ｄｉ。

ｄ２．ｄ３．ｅｏ、ｅｌで接続される。その内４組（ｄ
ｏ、ｄｉ、ｄ２．ｄ３）は命令デコードユニットＤＵか
ら演算ユニットＥＵへの、一方残り２組（ｅｏ、ｅｌ）
は演算ユニットＥＵから命令デコードユニットＤＵへの
データの転送に用いられる。

例えば、レジスタＲＯとレジスタＲ１の値を加算してレ
ジスタＲ１にセットする命令を第１の論理演算器ＡＬＵ
Ｏが処理する場合、まずレジスタファイルＲＦからレジ
スタＲＯとＲ１の値が読み出され、それぞれ３２ビツト
信号線ｄＯとｄｌに出力される。パイプラインにおける
命令デコードユニットＤＵの次の実行ステージすなわち
演算ユニットＥＵにおいて、第１の論理演算器ＡＬＵＯ
は信号線ｄｏとｄｌから値を入力して、これらの加算を
行う。そして加算結果が信号線ｅｏに出力される。更に
次の処理であるレジスタストアのステージでは、再び命
令デコードユニットＤＵ内の処理に戻り、信号線ｅＯ上
の値がレジスタファイルＲＦ内のレジスタＲ１にセット
される。以上は第１の命令デコーダＩＤＯ側を用いた動
作である。

第２の命令デコーダＩＤＩ側を用いた場合、それぞれ信
号線ｄ２．ｄ３．ｅｌそれに第２の論理演算器ＡＬＵＩ
が用いられる。すなわち、レジスタＲＯとＲ１の値は信
号線ｄ２とｄ３にそれぞれ出力され、第２の論理演算器
ＡＬＵＩで加算が行われたあと、信号線ｅ１を用いて加
算結果がレジスタＲ１に転送される。

マイクロプロセッサとメモリ間でデータの転送を行う場
合、信号線ｅｏ、ｅ１とＩＯＵとの間の２組の３２ビツ
ト幅の信号線が用いられる。この部分の動作は本発明と
あまり関係が無いので、説明は省略する。

本発明の効果は、複数の命令の並列デコードが可能にな
ることである。本実施例では、可変長命令の命令セット
を持つマイクロプロセッサを例に説明する。そこでまず
、可変長命令とはどのようなものであるかを簡単に説明
する。

可孟退滝皇 可変長命令とは、−口に言えば、複数の命令フォーマッ
トを持ち、異なる命令フォーマットを取った時に長さが
変化する命令を言う。すなわち、長さのことなる命令を
一つでも持つ命令セットは、可変長の命令を持つと言え
る。

異定艮全鬼 これに対して、全ての命令の長さが一定である場合は、
固定長の命令セットと一般に呼んでいる。

の　　Ａセ、・ 本実施例では第２図に示すように、１６ビツトを単位と
して、１６ビツトから９６ビツトまでの６種類の長さを
持つ命令セットを仮定する。これらの命令はメモリ上で
は、１６ビツト境界に置かれる。すなわち命令の各１６
ビツト単位は全て偶数バイトアドレスに置かれる。この
様子を示したのが第３図である。

続いて５本実施例における命令の並列デコードの動作を
説明する。

第３図はメモリ上における命令の並びの一つの例を示し
ている。各命令は例えば１ｎｓｔｏ。

１ｎｓｔｌという具合に示した。１６ビツトを超える長
さを持つ命令には更にハイフンと数字を付加して、１ｎ
ｓｔ２　０，１ｎｓｔ２　１という具合に示した。すな
わち、１６ビツトを超える長さを持つ命令は複数個に分
割される。また、各命令においてデコード処理を行わな
ければならないコードは、該命令の先頭のコードに限定
されると仮定する。すなわち命令の先頭以外のコードは
イミディエイトデータまたはディスプレースメントデー
タであるとする０例えば１ｎｓｔ２の場合、最初のコー
ド１ｎｓｔ２　０はデコードが必要であるが、後続のコ
ード１ｎｓｔ２　１はデコード不要である。

以上の前提のもとに、命令ブリフェッチユニットエＵか
ら命令デコードユニットＤＵへの転送バスである１６ビ
ツト信号線１ｏ−５の、ある２っの時点での状態を第４
図に示す。第４図（ａ）は、第３図の命令列が既に命令
ブリフェッチユニットＩＵのブリフェッチキューＰＦＱ
に取り込まれ、最初の命令１ｎｓｔｏがデコードされよ
うとしている状態を示している。次のマシンサイクルの
前半では、最初の命令１ｎｓｔｏのデコードが第１の命
令デコーダＩＤＯで行われ、後続の命令１ｎｓｔｌのデ
コードが第２のデコーダＩＤＩで行われる。このデコー
ドの結果、二つの命令１ｎｓｔＯ，１ｎｓｔｌが共に最
短の長さを持つ命令フォーマットであることが判り、命
令デコードユニットＤＵから命令ブリフェッチユニット
ＩＵへ、３２ビツトだけ命令のポインタを進めるように
指示が出される。その結果、更に半マシンサイクル後の
命令ブリフェッチユニットＩＵと命令デコードユニット
ＤＵとの間の信号線１０−５の状態は、二つの命令１ｎ
ｓｔｏ、１ｎｓｔｌが取り去られ、その代りに命令ｉ　
ｎ　ｓ　ｔ　５．１ｎｓｔ６が追加されて第４図（ｂ）
のようになる。この時には、命令コード１ｎｓｔ２　０
のデコードが第１のデコーダＩＤＯで行われ、命令コー
ド１ｎｓｔ　２１の第２のデコードがＩＤＩで行われる
。第１のデコーダＩＤＯでの命令コード１ｎｓｔ２　０
のデコードの結果、命令１ｎｓｔ２は最短の長さを持つ
命令フォーマットではないことが判る。

第１の命令デコーダＩＤＯには最短命令が入力された場
合には、第２の命令デコーダＩＤＩには次の命令の先頭
オペコードが入力される。第２の命令デコーダＩＤＩは
このような次の命令の先頭オペコードの入力を仮定して
、命令デコードを行っている。そのため、第１の命令デ
コーダＩＤＯにおいてデコードした命令が非最短命令で
あった場合、第２の命令デコーダＩＤＩで行われた命令
デコードは誤っていたと判断され、その誤りの判断結果
は第１の命令デコーダＩＤＯの出力１ｄＯｏｕｔに反映
されており、この判断結果に応答して、無効化処理がパ
イプライン制御部ＰＣＮＴにおいて行われる。第１図に
示したように、第１と第２の命令デコーダＩＤＯ，ＩＤ
Ｉからパイプライン制御部ＰＣＮＴへは、デコード結果
すなわちｉｄｏ　　ｏｕｔとｉｄｌ　　ｏｕｔの出力が
送られる。出力ｉｄｏ　　ｏｕｔには、第１のデコーダ
ＩＤＯにおいてデコードした命令が、最短の長さの命令
フォーマットであるか否かを示す情報が含まれている。

また、出力ｉｄｌ　　ｏｕｔには第２のデコーダＩＤＩ
がデコードできない命令が入力されたことを示す情報を
含んでいても良い。但し本実施例の場合には出力ｉｄｌ
　　ｏｕｔにそのような情報は含まれていないものとす
る。

第１の命令デコーダＩＤＯに入力された命令の長さが最
短すなわち１６ビツトで無いという出力ｉｄｏ　　ｏｕ
ｔに含まれた情報によっては、第２の命令デコーダＩＤ
１のデコード結果を無効化しなければならない。その無
効化処理は、前述のようにパイプライン制御部ＰＣＮＴ
で行われる。

パイプライン　　　ＰＣＮＴの　　なプロ・・り第５図
に、パイプライン制御部ＰＣＮＴの詳細なブロック図を
示す。

パイプライン制御部ＰＣＮＴはパイプラインのステージ
制御部Ｐｉｐｅ　　ＣＮＴＬとセレクタＳＥＬ、ノーオ
ペレーション指示部ＮＯＰとから構成されており、ｉｄ
ｏ　　ｏｕｔ、ｉｄｌ　　ｏｕｔおよび各ユニッｈ（Ｉ
Ｕ、ＤＵ、ＥＵ、ｌ０Ｕ）の状態をもとに、マイクロプ
ロセッサ全体のパイプライン動作を制御する。このパイ
プライン処理における各処理ステージの制御は、第５図
のパイプ制御部ＰＣＮＴ内のパイプラインステージ制御
部Ｐｉｐｅ　　ＣＮＴＬにおいて行われる。また、第２
の命令デコーダＩＤＩの出力情報の無効化処理は、この
パイプラインステージ制御部ＰｉｐｅＣＮＴＬの手前で
行われる。

すなわち、第２の命令デコーダＩＤＩの出力ｉｄｌ　　
ｏｕｔの無効化は次のように行われる。

まず、第２の命令デコーダＩＤＩの出力１ｄｌ−ｏｕｔ
はセレクタＳＥＬの一方の入力に供給される。セレクタ
ＳＥＬの他方の入力の一方は、特に限定されないが本実
施例では、固定値ＮＯＰが供給される。この固定値ＮＯ
Ｐは、ｉｄｌ　　ｏｕｔと全く同一のフィールドを持ち
、いわゆるｎ。

ｏｐｅｒａｔｉｏｎと呼ばれる不実行指示命令を指示す
る。

ＮＯＰはｎｏ　ｏｐｅｒａｔｉｏｎを指示する命令とし
て一般に用いられるｎｏｐ命令のデコード情報と同じで
あっても良いし、異なっていても良い。必要なのは、Ｎ
ＯＰがｎｏ　ｏｐｅｒａｔｉｏｎを指示することであり
、例えば扱うデータのサイズ指定などは、どのような値
であっても構わない。セレクタＳＥＬにおけるＮＯＰと
ｉｄｌ　　ｏｕｔの選択は、第１の命令デコーダＩＤＯ
のデコード結果であるｉｄ。

ｏｕｔに含まれる、第１の命令デコーダＩＤＯでデコー
ドした命令の全体の長さが１６ビツトであるか否かとい
う情報ｉｄｌ　　ｖａｌｉｄによって行われる。命令長
が１６ビツトであった場合にはｉｄｌ　　ｏｕｔが選択
される。逆に命令長が１６ビツトを超えていた場合には
ＮＯＰが選択される。

こうして、パイプライン制御信号ｐｃｎｔｏ。

ｐｃｎｔｌが得られる。

再び、第３図の命令列の実行を想定する。この時のパイ
プライン制御信号ｐｃｎｔＱ、ｐｅｎｔ１の変化を、第
６図（、）に示す。第６図（ａ）は第３図とは異なり、
縦軸が時間になっていることに注意されたい。例えば第
４図（ａ）から第４図（ｂ）の状態に移る際には、命令
ｉ、　ｎ　ｓ　ｔ　Ｏ＋１ｎｓｔｌのデコードが行われ
る。これが第６図では、−養土のラインで示されている
。そして次のマシンサイクルでは１ｎｓｔ２　　Ｑ及び
１ｎｓｔ　２−１がデコードされ、ｐＣｎｔｓ、ｐｃｎ
ｔｌには１ｎｓｔ２　０のデコード結果とＮＯＰが出力
される。以下同様にして、１ｎｓｔｏから１ｎｓｔ　６
までは４マシンサイクルでデコード処理が行われる。

これと同様の処理を第１の命令デコーダＩＤＯのみを用
いて行った従来の処理の場合のｐｅｎｔ　Ｏの変化を第
６図（ｂ）に示す。この従来の場合、１ｎｓｔｏから１
ｎｓｔ６までの命令のデコード処理には、第６図（ｂ）
に示すように、７マシンサイクルを要する。

このように、本実施例では、命令デコード性能はピーク
時に２倍、最悪の場合でも単一の命令デコーダを用いた
場合に等しい性能が得られる。

次に、上記命令１ｎｓｔｏ、１ｎｓｔｌ。

１ｎｓｔ２　０，１ｎｓｔ２　１の処理をより具体的な
例を用いて説明する。例えば、命令１ｎｓｔ　Ｏがレジ
スタＲＯとレジスタＲ１の値を加算してレジスタＲ１に
その結果をセットする固定長命令、命令１ｎｓｔｌがレ
ジスタＲ２とレジスタＲ３の値を加算してレジスタＲ３
にその結果をセットする固定長命令とし、さらに命令１
ｎｓｔ２はレジスタＲ４の値にディスプレースメントデ
ータを加算してアドレスとし、そのアドレスのデータを
メイン・メモリからフェッチしてレジスタＲ５にセット
する可変長命令であるとする。ここに命令１ｎｓｔ２　
０はオペコードであり、１ｎｓｔ２１はディスプレース
メントである。

まず、命令１ｎｓｔＯと１ｎｓｔｌの処理について説明
する。

二つの命令１ｎｓｔｏと１ｎｓｔｌは、第４図（ａ）の
ようにして、フリフェッチキューＰＦＱからの９６ビツ
トの信号線に出力される。そして第１の命令デコーダＩ
ＤＯでは１ｎｓｔｏがデコードされ、第２の命令デコー
ダＩＤＩでは１ｎｓｔ　１がデコードがされる。

この場合、１ｎｓｔｏのデコードの結果、命令１ｎｓｔ
ｏが最短命令であることが判り、その判定結果はデコー
ド結果のｉｄｏ　　ｏｕｔ中の信号ｉｄｌ　　ｖａｌｉ
ｄをアサートすることで示されるｅ　ｉｄｏ　　ｏｕｔ
とｉｄｌ　　ｏｕｔは前述のパイプライン制御部ＰＣＮ
Ｔを通して、制御信号ｐｃｎｔｏ、ｐｃｎｔｌとして出
力される。そしてこれらの制御信号の指示によって以下
の動作が行われる。

まず、制御信号ｐｃｎｔｏの指示によって、レジスタＲ
Ｏの値が信号線ｄＯに、レジスタＲ１の値が信号線ｄ１
にそれぞれ出力される。また同時に、制御信号ｐｃｎｔ
ｌの指示によって、レジスタＲ２の値が信号線ｄ２に、
レジスタＲ３の値が信号線ｄ３に出力される。続いて論
理演算器ＡＬＵＯでは信号線ｄｏとｄｌの値を加算して
信号線ｅＯに出力し、論理演算器ＡＬＵＩでは信号線ｄ
２とｄ３の値を加算して信号線ｅ１に出力する。更にそ
れに続くレジスタストアのステージでは、信号線ｅＯの
値がレジスタＲ１にセットされ、信号線ｅ１の値がレジ
スタＲ３にセットされる。

次に、命令１ｎｓｔ２の処理動作を説明する。

命令１ｎｓｔ２は、第４図（ｂ）のようにして、ブリフ
ェッチキューＰＦＱからの９６ビツトの信号線に出力さ
れる。そして第１の命令デコーダＩＤＯでは１ｎｓｔ２
　０がデコードされ、第２の命令デコーダＩＤＩでは１
ｎｓｔ２　１が次の命令の先頭コードであると仮定して
デコードされる。

この場合には、１ｎｓｔ２　０のデコードの結果、命令
１ｎｓｔ２が非最短命令であることが判り、その判定結
果はデコード結果の１ｄＯｏｕｔ中の信号ｉｄｌ　　ｖ
ａｌｉｄをネゲートすることで示される。ｉｄＯｏｕｔ
は前述のパイプライン制御部ＰＣＮＴを通して、制御信
号ｐｃｎｔ。

として出力される。同時に、ｉｄｌ　　ｖａｌｉｄがネ
ゲートされているために、パイプライン制御部ＰＣＮＴ
内のセレクタＳＥＬにおいてｎ。

ｏｐｅｒａｔｉｏｎ指示であるＮＯＰが選択され、ｐｃ
ｎｔ　１として出力される。そしてこれらの制御信号の
指示によって以下の動作が行われる。

まず、制御信号ｐｃｎｔｏの指示によって、レジスタＲ
４の値が信号線ｄｏに出力され、また１６ビツトのディ
スプレースメント１ｎｓｔ２１が拡張部主成部ＥＧで３
２ビツトに拡張されて信号ＮＩＡｄｉに出力される。

また、制御信号ｐｃｎｔｌの指示はＮＯＰであるため、
信号線ｄ２と信号線ｄ３にはとくに出力が指示されない
。続いて整数論理演算器ＡＬＵＯでは信号線ｄｏとｄｌ
の値を加算（アドレス計算）して信号線ｅＯに出力する
。論理演算器ＡＬＵＩに対する指示はやはりＮＯＰであ
り、信号線ｅ１への出力は特に指示されない。

更にそれに続くステージでは、制御信号ｐｅｎｔ　Ｏの
指示により、信号線ｅＯの値をアドレスとしたメイン・
メモリのアクセスによりオペランドのフェッチが行われ
、さらにフェッチ・データがレジスタＲ５にセットされ
る。制御信号ｐｃｎｔｌ中のにおけるインターフェース
ユニットＩＯＵと命令デコードユニットＤＵ（レジスタ
ストア）への指示はＮＯＰであるので、メイン・メモリ
アクセスや信号線ｅ１からレジスタへの値の転送・設定
は行わない。

本実施例によれば、マイクロプロセッサ全体の処理のス
ループットが向上し、ＣＰＩ　　（１命令当りの実行に
要するマシンサイクル数）を１以下にできる。

また、複数の命令デコーダのうち、全ての命令フォーマ
ットをデコードできる命令デコーダはたった一つでよい
、残りの命令デコーダは最短の命令フォーマットをデコ
ードする機能だけがあれば良いから、少ないハードウェ
アで複数命令デコードを実現できる。これはまた、マイ
クロプロセッサのテスト、診断時の処理量とその時間を
削減することになる。

また、複数の命令デコーダに入力する命令コードは、最
短の命令フォーマットの長さで一意に分割され、各々の
命令デコーダに入力される。すなわち全ての命令デコー
ダの入力のセレクトが容易である。これは、ハードウェ
ア量の抑制とともに、高速性の実現に役立つ。

また、本発明の実施例は、固定長命令セットに有するマ
イクロプロセッサにも適用できる。すなわち、複数の命
令デコーダのうち大多数を、頻度の高い命令のみをデコ
ード可能としておくことにより、少ないハードウェアで
かつ高速な、複数命令を並列に処理する命令デコーダが
実現できる。

また、固定長命令セット、可変長命令セットに関わらず
、各命令デコーダがデコード可能な命令を、その命令デ
コーダが制御する回路に対応して定めることが可能であ
る。例えば、論理演算器を制御する命令デコーダは、論
理演算命令のみデコード可能であり、その他の命令は、
デコードできなかったことを示す結果を出力する。この
ようにすると、命令デコーダから被制御回路への信号線
数が少なくなるという効果が生じる。

〔発明の効果〕

本発明により、可変長命令セットにおいて複数の固定長
命令の並列デコードが可能になる。従って、従来の方法
と比較して、命令デコード性能の最大スループットが向
上する。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプロセッサのブロ
ック図を示し、第２図は本実施例のマイクロプロセッサ
の有する可変長命令セットの６種類の命令長を示し、第
３図は本実施例の命令セットにおけるメモリ上の命令の
並びの−例を示し、第４図は第１図に示したマイクロプ
ロセッサが第３図の命令列を実行する際の信号線１ｏ−
５の値をある二つの時点について示しし、第５図は第１
図のマイクロプロセッサの構成要素の一つである制御回
路ＰＣＮＴの詳細な構成図を示し、第６図（、）は第１
図のマイクロプロセッサにおいて第３図の命令列を実行
した際に命令デコードによって生成される制御信号の変
化を示し、第６図（ｂ）は第１図のマイクロプロセッサ
において命令デコーダが一つしかない構成を採った場合
の制御信号第２図 第３図 第４図 （ａ＋ （ｂ） 第５図 ｉｕ、ｄｕ、ｅｕ、ｉｏｕの制御信号 第６図 （ａ） ｆｂ）

Claims (1)

1. 【特許請求の範囲】 １、（１）所定のビット幅の命令長の第１及び第２の命
   令をマイクロプロセッサの外部からフェッチし、少なく
   とも上記所定のビット幅の２倍のビット幅を有する出力
   線に上記第１及び第２の命令を並行に出力するフェッチ
   ユニットと、 （２）その入力に上記フェッチユニットの上記出力線の
   上記第１の命令が供給される第１の命令デコーダと、 （３）その入力に上記フェッチユニットの上記出力線の
   上記第２の命令が供給される第２の命令デコーダと、 （４）上記第１の命令デコーダのデコード結果と上記第
   ２の命令デコーダのデコード結果とが供給される制御部
   と、 （５）上記制御部からの出力に応答する命令実行部とを
   具備し、 上記所定のビット幅の２倍のビット幅を少なくとも有す
   る出力線から上記所定の命令長の上記第１の命令が出力
   される条件では、上記制御部は上記第１の命令デコーダ
   の上記デコード結果中のこの条件成立の情報に応答して
   、上記第２の命令デコーダの上記デコード結果を有効と
   し、その結果上記命令実行部は上記制御部の出力に伝達
   される上記第１と第２の命令デコーダの上記デコード結
   果に応答して上記第１の命令と上記第２の命令を並列に
   実行し、 一方上記フェッチユニットの上記出力線から上記所定の
   ビット幅と異なる命令長の命令が出力される他の条件で
   は、上記制御部は第１のデコーダの上記デコード結果中
   のこの他の条件成立の情報に応答して、上記第２のデコ
   ーダの上記デコード結果を無効化し、その結果上記命令
   実行部は上記制御部の出力に伝達される上記第１の命令
   デコーダの上記デコード結果に応答して上記第１の命令
   を実行することを特徴とするマイクロプロセッサ。 ２、特許請求の範囲第１項記載のマイクロプロセッサに
   おいて、上記制御部が上記第２のデコーダのデコード結
   果を無効化する際に、この無効化された上記第２のデコ
   ーダのデコード結果のビット位置に対応した上記フェッ
   チユニットの上記出力線のビット情報に応答して上記命
   令実行部はオペランドのアドレスを決定することを特徴
   とするマイクロプロセッサ。 ３、特許請求の範囲第１項のマイクロプロセッサにおい
   て、上記所定のビット幅が最短命令長であることを特徴
   とするマイクロプロセッサ。