JP2834289B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、可変長命令セットを処理可能であるととも
に、複数命令の並列デコードを行うマイクロプロセッサ
に関する。
〔従来の技術〕
可変長命令セットを処理可能である従来のマイクロプ
ロセッサにおいては、命令の並列デコードは行われてい
ない。
本発明に最も近い公知例としては、1989年９月11日発
刊の日経エレクトロニクス・ブックス「新世代マイクロ
プロセッサRISC,CISC,TRON」の第195頁から第206頁まで
の文献「キャッシュと分岐予測機構の内蔵などでパイプ
ラインの乱れを抑えて性能を挙げた32ビット・マイクロ
プロセッサV80」に記載された命令デコード方式があげ
られる。
上記公知のマイクロプロセッサでは、並列に複数の命
令をデコードこそしないが、２段階に分けて命令をデコ
ードすることで、デコード能力のスループットを向上さ
せている。この公知のマイクロプロセッサの１段目のデ
コード回路は、プリデコード・ユニットとよばれ、可変
長命令を固定長の要素に分割する機能を有している。こ
のように固定長の要素に分解された命令はひとまずプリ
デコード・ユニット内のバッファ（レジスタ）に格納さ
れ、命令デコード・ユニットの要求に応じてプリデコー
ド・ユニットから命令デコード・ユニットへの固定長の
要素に分解された命令の転送が行われる。
〔発明が解決しようとする課題〕
しかしながら本発明者等の検討によれば、上記従来技
術ではマイクロプロセッサの処理を更に高速化する場合
に二つの問題点が生ずると言うことが明らかとされた。
その第１の問題は、命令デコードがパイプラインのう
ち二つのステージを用いるため、それだけ分岐処理が遅
くなることである。
すなわち、分岐処理が起動されてから、分岐先命令の
フェッチ、プリデコードと処理が進む場合、デコード処
理に１段しか要しないマイクロプロセッサに比べて、ス
テージ１段分だけ分岐に要する時間が増える。
また第２の問題は、複数命令の並列実行するマイクロ
プロセッサにおいて、上記従来技術のような２段階に分
けて命令をデコードするデコード方式を採った場合、プ
リデコード・ユニットがマイクロプロセッサ全体の性能
を律速することである。それは、処理すべき命令は可変
長の状態であるので、プリデコード・ユニットが先行す
る命令のプリデコードを行わなければ、後続の命令のプ
リデコードを行えないためである。すなわち、プリデコ
ード・ユニットが、一度に一つの命令しかプリデコード
できないからである。
この第２の問題点については、三つの解決法があるこ
とも、本発明者等の検討により明らかとされた。
第１の解決策は、複数の命令をプリデコードする複数
のプリデコード回路を直列に接続するものである。すな
わち、後続のプリデコード回路は、先行するプリデコー
ド回路の出力を参照するようにする。その上で、これら
複数のプリデコード回路を１サイクル内に動作できるよ
うに設計すれば、この問題は解決できる。但しこの場合
には、直列に接続したプリデコード回路の遅延時間が問
題になる。
第２の解決策は、プリデコード部の性能を１サイクル
に１命令をプリデコード可能にしたうえで、その性能差
をバッファで吸収する方法である。但しこの方法では、
最大スループットが１命令／サイクルとなるため、せっ
かく他のステージでは複数命令を実行できるようにした
のに、性能があまり向上しない。
第３の解決策は、本発明のように先行する命令のフォ
ーマットに何らかの仮定をおいて、後続命令をデコード
することである。
本発明はこの第３の解決策を具体的に実現するに際し
てなされたものであり、その目的とするところは、可変
長命令セットを処理するに際して複数命令を高速にかつ
並列にデコードできるマイクロプロセッサを提供するこ
とにある。
〔課題を解決するための手段〕
上記目的を達成するために、同時にデコードする命令
のうち、後続の命令については、先行命令の命令長を仮
定してデコードを行う。
そして先行命令のデコードにより仮定が正しいと判っ
たときには後続の命令のデコード結果も正しいと判断
し、逆に仮定が誤っていたと判ったときには後続の命令
のデコード結果は誤っていたと判断し、そのデコード結
果を無効化する。
更に、仮定する命令長を、命令セット中の最短の命令
フォーマットの長さとするのが望ましい。なぜならば、
可変長命令セットにおいて最短の命令フォーマットは、
使用頻度が高い命令に対応し、それ故に仮定が成立する
確率が高いからである。
また複数命令を並列にデコードするため、命令プリフ
ェッチ・ユニットは、少なくとも最短の命令フォーマッ
トの２倍の長さの命令コードを、命令デコード・ユニッ
トへ転送する。
命令デコード・ユニットではその命令コードを、最短
の命令フォーマットの長さ毎に、別々の命令デコードに
入力する。各命令デコードは、少なくとも最短の命令フ
ォーマットを持つ命令をデコードする能力をもち、かつ
少なくとも一つの命令デコーダは命令セットのすべての
命令をデコードする能力を有する。各々の命令デコーダ
の出力は、それぞれ異なる出力ラッチに保持されること
もできる。
本願において開示される発明のうち、代表的な実施例
によるマイクロプロセッサの概要は下記の通りである。
すなわち、 （１）所定のビット幅（16ビット）の命令長の第１及び
第２の命令をマイクロプロセッサの外部からフェッチ
し、少なくとも上記所定のビット幅の２倍のビット幅
（32ビット）を有する出力線に上記第１及び第２の命令
を並行に出力するフェッチユニット（IU）と、 （２）その入力に上記フェッチユニット（IU）の上記出
力線の上記第１の命令が供給される第１の命令デコーダ
（ID0）と、 （３）その入力に上記フェッチユニット（IU）の上記出
力線の上記第２の命令が供給される第２の命令デコーダ
（ID1）と、 （４）上記第１の命令デコーダのデコード結果（id0_ou
t）と上記第２の命令デコーダのデコード結果（id1_ou
t）とが供給される制御部（PCNT）と、 （５）上記制御部（PCNT）からの出力に応答する命令実
行部（EU）とを具備し、 上記所定のビット幅の２倍のビット幅を少なくとも有
する出力線から上記所定の命令長の上記第１の命令が出
力される条件では、上記制御部（PCNT）は第１の命令デ
コーダ（ID0）のデコード結果（id0_out）中のこの条件
成立の情報に応答して、上記第２の命令デコーダ（ID
1）のデコード結果（id1_out）を有効とし、その結果上
記命令実行部（EU）は上記制御部の出力に伝達される上
記第１と第２の命令デコーダのデコード結果（id0_out,
id1_out）に応答して上記第１の命令と上記第２の命令
を並列に実行し、 一方上記フェッチユニット（IU）の上記出力線から上
記所定のビット幅と異なる命令長の命令が出力される他
の条件では、上記制御部（PCNT）は第１のデコーダ（ID
0）のデコード結果（id0_out）中のこの他の条件成立の
情報に応答して、上記第２のデコーダ（ID1）のデコー
ド結果（id1_out）を無効化し、その結果上記命令実行
部（EU）は上記制御部（PCNT）の出力に伝達される上記
第１の命令デコーダ（ID0）の上記デコード結果（id0_o
ut）に応答して上記第１の命令を実行することを特徴と
する。
〔作用〕
各命令デコーダが処理した命令コーダが、各命令デコ
ーダでデコード可能な命令（すなわち最短の命令フォー
マットを持つ命令）であるかどうかの判定が行われる。
判定の結果、そうでない命令フォーマットをもつ命令の
デコードを行った命令デコーダであった場合、その命令
に後続する命令コードのデコード結果は全て無効化され
る。無効化は制御回路を用いて容易に実現できる。逆
に、判定の結果、全ての命令デコーダが最短命令フォー
マットを持つ命令をデコードした場合には、全デコード
結果が有効である。この時命令デコードのスループット
は最大であり、命令デコーダ数に等しい数の命令が１サ
イクルで処理される。
こうすることで、仮定が正しかった場合に限定されは
するが、命令デコードの最大スループットは２命令／サ
イクル以上にすることができ、上記第２の問題点が解決
できる。また、先行命令の命令長を仮定するため、プリ
デコード回路によって可変長命令を固定長要素に分解す
る必要がなくなり、上記第１の問題点が解決できる。
本発明の命令デコード方式は、従来より公知のプリデ
コード方式とは異なり、命令を誤った仮定のもとにデコ
ードする場合がある。その場合には上記のように、その
デコード結果を無効とすることになり、その場合のスル
ープットは１命令／サイクルとなってしまう。このよう
に、本方式ではプリデコード方式に比べて、命令フォー
マットへの処理性能の依存度が高くなる。この点に関し
ては、できるだけ上記の仮定が成立するフォーマットを
持つ命令をプログラム中で使用することで対処できる。
本発明のその他の目的と特徴は、以下の実施例の説明
から明らかとなろう。
〔実施例〕
第１図は、本発明を適用したマイクロプロセッサのブ
ロック図である。本発明は、複数の命令の並列デコード
を可能とする。ここではその内で最も簡単な、２命令を
並列にデコードするマイクロプロセッサの内部構造とそ
の動作を説明する。
マイクロプロセッサの内部構造 まず、第１図により、マイクロプロセッサの内部構造
を説明する。第１図のマイクロプロセッサは、基本的
に、インターフェースユニットIOU,命令プリフェッチユ
ニットIU,命令デコードユニットDU,演算ユニットEUから
構成される。これらのユニットは並列動作可能であり、
命令デコードユニットDUの制御のもとに、パイプライン
処理を行う。
インターフェースユニットIOU マイクロプロセッサは、インターフェースユニットIO
Uを通して外部のデバイス（例えばメイン・メモリ）と
接続されている、このインターフェースユニットIOU
は、命令とデータの両方について、マイクロプロセッサ
とメイン・メモリとの間の転送を行う。
すなわち、メイン・メモリから読み出された命令は、
64ビット幅の信号線を介して、インターフェースユニッ
トIOUから命令プリフェッチユニットIUに転送される。
これに対して、32ビットの信号線２組を通して、演算
ユニットEUによって演算されたデータは演算ユニットEU
からインターフェースユニットIOUへ転送され、または
メイン・メモリから読み出されたデータはインターフェ
ースユニットIOUから命令デコードユニットDUへ転送さ
れる。
命令プリフェッチユニットIU 命令プリフェッチユニットIUはプリフェッチキューPF
Qを持つ。インターフェースユニットIOUから転送された
命令は、一度プリフェッチキューPFQにラッチされ、16
ビット単位にアラインメントされてから、命令デコード
ユニットDUに出力される。プリフェッチキューPFQはFIF
O（First−In First−Out）のキューである。
６組の16ビット信号線i0からi5を介して、アラインメ
ント後の命令が、命令プリフェッチユニットIUから命令
デコードユニットUDへ転送される。ここに、信号線i0は
次のマシンサイクルでデコードすべき命令の先頭コード
であり、信号線i1からi5は号線i0の命令に続く命令の並
びである。信号線i0は第１の命令デコーダID0に入力さ
れる。同様に、信号線i1は第２の命令デコーダID1に入
力される。第２の命令デコーダID1の入力が信号線i1に
一意に決定されており、信号線i1からi5の中から選択す
るようにはなっていないのが、本発明の実施例の特徴で
ある。また、第１の命令デコーダID0は、本マイクロプ
ロセッサで処理し得る全ての命令をデコードできる機能
を有している。これに対して第２の命令デコーダID1
は、本マイクロプロセッサが実行可能な命令のうち、16
ビットまたは32ビットの長さの命令フォーマットを持つ
命令のみをデコード可能である。第１の命令デコーダID
0と第２の命令デコーダID1の命令のデコード結果はそれ
ぞれ信号線id0_outとid1_outに出力され、パイプライン
制御部PCNTに送られる。
パイプライン制御部PCNT パイプライン制御部PCNTは、信号線id0_outとid1_ou
t、及び各ユニットI0U,IU,EUの状態を示す信号（図中で
は省略した）をもとに、各ユニットIOU,IU,EUのため制
御信号を生成する。
拡張部生成回路EG また命令デコードユニットDUには、拡張部生成回路EG
があり、拡張部生成回路EGは命令中のイミディエイトデ
ータまたはディスプレースメントデータを32ビットに拡
張して出力する。命令中のイミディエイトデータやディ
スプレースメントデータの位置とその長さは、命令のオ
ペコードにおいて指定されており、オペコードをデコー
ドすることで得られる。拡張部生成回路EGでは、その指
定に基づいて、データを加工し、バスd0またはd1に出力
する。拡張部生成回路EGの32ビット出力線が２組あるの
は、第１の命令デコーダID0と第２の命令デコーダID1の
それぞれの制御のもとに独立にデータの転送を行うため
である。
演算ユニットEU 演算ユニットEU内の整数論理演算路ALUについても同
様に、第１の命令デコーダID0と第２の命令デコーダID1
のそれぞれに対応して２組ある。
レジスタファイルRF 命令デコードユニットDU内のレジスタファイルRFはレ
ジスタR0からR15までの16本の32ビットレジスタで構成
されており、各レジスタは４つの読み出しポートと２つ
の書き込みポートの計６ポートを持つ。そのポートの内
半分（二つの読み出しポートと一つの書込みポート）が
第１の命令デコーダID0の側に対応しており、第１の論
理演算器ALU0に接続されている。残りの半分のポートも
同様に第２の命令デコーダID1の側に対応しており、第
２の論理演算器ALU1に接続されている。
32ビット幅の信号線 命令デコードユニットDUと演算ユニットEUは、６組の
32ビット幅の信号塩d0,d1,d2,d3,e0,e1で接続される。
その内４組（d0,d1,d2,d3）は命令デコードユニットDU
から演算ユニットEUへの、一方残り２組（e0,e1）は演
算ユニットEUから命令デコードユニットUDへのデータの
転送に用いられる。
例えば、レジスタR0とレジスタR1の値を加算してレジ
スタR1にセットする命令を第１の論理演算器ALU0が処理
する場合、まずレジスタファイルRFからレジスタR0とR1
の値が読み出され、それぞれ32ビット信号線d0とd1に出
力される。パイプラインにおける命令デコードユニット
DUの次の実行ステージすなわち演算ユニットEUにおい
て、第１の論理演算器ALU0は信号線d0とd1から値を入力
して、これらの加算を行う。そして加算結果が信号塩e0
に出力される。更に次の処理であるレジスタストアのス
テージでは、再び命令デコードユニットDU内の処理に戻
り、信号線e0上の値がレジスタファイルRF内のレジスタ
R1にセットされる。以上は第１の命令デコーダID0側を
用いた動作である。第２の命令デコーダID1側を用いた
場合、それぞれ信号線d2,d3,e1それに第２の論理演算器
ALU1が用いられる。すなわち、レジスタR0とR1の値は信
号線d2とd3にそれぞれ出力され、第２の論理演算器ALU1
で加算が行われたあと、信号線e1を用いて加算結果がレ
ジスタR1に転送される。
マイクロプロセッサとメモリ間でデータの転送を行う
場合、信号線e0,e1とIOUとの間の２組の32ビット幅の信
号線が用いられる。この部分の動作は本発明とあまり関
係が無いので、説明は省略する。
本発明の効果は、複数の命令の並列デコードが可能に
なることである。本実施例では、可変長命令の命令セッ
トを持つマイクロプロセッサを例に説明する。そこでま
ず、可変長命令とはどのようなものであるかを簡単に説
明する。
可変長命令 可変長命令とは、一口に言えば、複数の命令フォーマ
ットを持ち、異なる命令フォーマットを取った時に長さ
が変化する命令を言う。すなわち、長さのことなる命令
を一つでも持つ命令セットは、可変長の命令を持つと言
える。
固定長命令 これに対して、全ての命令の長さが一定である場合
は、固定長の命令セットと一般に呼んでいる。
本実施例の命令セット 本実施例では第２図に示すように、16ビットを単位と
して、16ビットから96ビットまでの６種類の長さを持つ
命令セットを仮定する。これらの命令はメモリ上では、
16ビト境界に置かれる。すなわち命令の各16ビット単位
は全て偶数バイトアドレスに置かれる。この様子を示し
たのが第３図である。
続いて、本実施例における命令の並列デコードの動作
を説明する。
第３図はメモリ上における命令の並びの一つの例を示
している。各命令は例えばinst0,tnst1という具合に示
した。16ビットを超える長さを持つ命令には更にハイフ
ンと数字を付加して、inst2_0,inst2_1という具合に示
した。すなわち、16ビットを超える長さを持つ命令は複
数個に分割される。また、各命令においてデコード処理
を行わなければならないコードは、該命令の先頭のコー
ドに限定されると仮定する。すなわち命令の先頭以外の
コードはイミディエイトデータまたはディスプレースメ
ントデータであるとする。例えばinst2の場合、最初の
コードinst2_0はデコードが必要であるが、後続のコー
ドinst2_1はデコード不要である。
以上の前提のもとに、命令プリフェッチユニットIUか
ら命令デコードユニットDUへの転送パスである16ビット
信号線i0−５の、ある２つの時点での状態を第４図に示
す。第４図（ａ）は、第３図の命令列が既に命令プリフ
ェッチユニットIUのプリフェッチキューPFQに取り込ま
れ、最初の命令inst0がデコードされようとしている状
態を示している。次のマシンサイクルの前半では、最初
の命令inst0のデコードが第１の命令デコーダID0で行わ
れ、後続の命令inst1のデコードが第２のデコーダID1で
行われる。このデコードの結果、二つの命令inst0、ins
t1が共に最短の長さを持つ命令フォーマットであること
が判り、命令デコードユニットDUから命令プリフェッチ
ユニットIUへ、32ビットだけ命令のポインタを進めるよ
うに指示が出される。その結果、更に半マシンサイクル
後の命令プリフェッチユニットIUと命令デコードユニッ
トDUとの間の信号線i0−５の状態は、二つの命令inst0,
inst1が取り去られ、その代りに命令inst5,inst6が追加
されて第４図（ｂ）のようになる。この時には、命令コ
ードinst2_0のデコードが第１のデコーダID0で行われ、
命令コードinst2_1の第２のデコードがID1で行われる。
第１のデコーダID0での命令コードinst2_0のデコードの
結果、命令inst2は最短の長さを持つ命令フォーマット
ではないことが判る。
第１の命令デコーダID0には最短命令が入力された場
合には、第２の命令デコーダID1には次の命令の先頭オ
ペコードが入力される。第２の命令デコーダID1はこの
ような次の命令の先頭オペコードの入力を仮定して、命
令デコードを行っている。そのため、第１の命令デコー
ダID0においてデコードした命令が非最短命令であった
場合、第２の命令デコーダID1で行われた命令デコード
は誤っていたと判断され、その誤りの判断結果は第１の
命令デコーダID0の出力id0_outに反映されており、この
判断結果に応答して、無効化処理がパイプライン制御部
PCNTにおいて行われる。第１図に示したように、第１と
第２の命令デコーダID0、ID1からパイプライン制御部PC
NTへは、デコード結果すなわちid0_outとid1_outの出力
が送られる。出力id0_outには、第１のデコーダID0にお
いてデコードした命令が、最短の長さの命令フォーマッ
トであるか否かを示す情報が含まれている。また、出力
id1_outには第２のデコーダID1がデコードできない命令
が入力されたことを示す情報を含んでいても良い。但し
本実施例の場合には出力id1_outにそのような情報は含
まれていないものとする。
第１の命令デコーダID0に入力された命令の長さが最
短すなわち16ビットで無いという出力id0_outに含まれ
た情報によっては、第２の命令デコーダID1のデコード
結果を無効化しなければならない。その無効化処理は、
前述のようにパイプライン制御部PCNTで行われる。
パイプライン制御部PCNTの詳細なブロック図 第５図に、パイプライン制御部PCNTの詳細なブロック
図を示す。
パイプライン制御部PCNTはパイプラインのステージ制
御部Pipe_CNTLとセレクタSEL,ノーオペレーション指示
部NOPとから構成されており、id0_out,id1_outおよび各
ユニット（IU,DU,EU,IOU）の状態をもとに、マイクロプ
ロセッサ全体のパイプライン動作を制御する。このパイ
プライン処理における各処理ステージの制御は、第５図
のパイプ制御部PCNT内のパイプラインステージ制御部Pi
pe_CNTLにおいて行われる。また、第２の命令デコーダI
D1の出力情報の無効化処理は、このパイプラインステー
ジ制御部Pipe_CNTLの手前で行われる。
すなわち、第２の命令デコーダID1の出力id1_outの無
効化は次のように行われる。まず、第２の命令デコーダ
ID1の出力id1_outはセレクタSELの一方の入力に供給さ
れる。セレクタSELの他方の入力の一方は、特に限定さ
れないが本実施例では、固定値NOPが供給される。この
固定値NOPは、id1_outと全く同一のフィールドを持ち、
いわゆるno operationと呼ばれる不実行指示命令を指示
する。NOPはno operationを指示する命令として一般に
用いられるnop命令のデコード情報と同じであっても良
いし、異なっていても良い。必要なのは、NOPがno oper
ationを指示することであり、例えば扱うデータのサイ
ズ指定などは、どのような地であっても構わない。セレ
クタSELにおけるNOPとid1_outの選択は、第１の命令デ
コーダID0のデコード結果であるid0_outに含まれる、第
１の命令デコーダID0でデコードした命令の全体の長さ
が16ビットであるか否かという情報id1_validによって
行われる。命令長が16ビットであった場合にはid1_out
が選択される。逆に命令長が16ビットを超えていた場合
にはNOPが選択される。こうして、パイプライン制御信
号pcnt0,pcnt1が得られる。
再び、第３図の命令列の実行を想定する。この時のパ
イプライン制御信号pcnt0,pcnt1の変化を、第６図
（ａ）に示す。第６図（ａ）は第３図とは異なり、縦軸
が時間になっていることに注意されたい。例えば第４図
（ａ）から第４図（ｂ）の状態に移る際には、命令inst
0,inst1のデコードが行われる。これが第６図では、一
番上のラインで示されている。そして次のマシンサイク
ルではinst2_0及びinst2_1がデコードされ、pcnt0,pcnt
1にはinst2_0のデコード結果とNOPが出力される。以下
同様にして、inst0からinst6までは４マシンサイクルで
デコード処理が行われる。
これと同様の処理を第１の命令デコーダID0のみを用
いて行った従来の処理の場合のpcnt0の変化を第６図
（ｂ）に示す。この従来の場合、inst0からinst6までの
命令のデコード処理には、第６図（ｂ）に示すように、
７マシンサイクルを要する。
このように、本実施例では、命令デコード性能はピー
ク時に２倍、最悪の場合でも単一の命令デコーダを用い
た場合に等しい性能が得られる。
次に、上記命令inst0,inst1,inst2_0,inst2_1の処理
をより具体的な例を用いて説明する。例えば、命令inst
0がレジスタR0とレジスタR1の値を加算してレジスタR1
にその結果をセットする固定長命令、命令inst1がレジ
スタR2とレジスタR3の値を加算してレジスタR3にその結
果をセットする固定長命令とし、さらに命令inst2はレ
ジスタR4の値にディスプレースメントデータを加算して
アドレスとし、そのアドレスのデータをメイン・メモリ
からフェッチしてレジスタR5にセットする可変長命令で
あるとする。ここに命令inst2_0はオペコードであり、i
nst2_1はディスプレースメントである。
まず、命令inst0とinst1の処理について説明する。
二つの命令inst0とinst1は、第４図（ａ）のようにし
て、フリフェッチキューPFQからの96ビットの信号線に
出力される。そして第１の命令デコーダID0ではinst0が
デコードされ、第２の命令デコーダID1ではinst1がデコ
ードがされる。
この場合、inst0のデコードの結果、命令inst0が最短
命令であることが判り、その判定結果はデコード結果の
id0_out中の信号id1_validをアサートすることで示され
る。id0_outとid1_outは前述のパイプライン制御部PCNT
を通して、制御信号pcnt0,pcnt1として出力される。そ
してこれらの制御信号の指示によって以下の動作が行わ
れる。
まず、制御信号pcnt0の指示によって、レジスタＲの
値が信号線d0に、レジスタR1の値が信号線d1にそれぞれ
出力される。また同時に、制御信号pcnt1の指示によっ
て、レジスタR2の値が信号線d2に、レジスタR3の値が信
号線d3に出力される。続いて論理演算器ALU0では信号線
d0とd1の値を加算して信号線e0に出力し、論理演算器AL
U1では信号線d2とd3の値を加算して信号線e1に出力す
る。更にそれに続くレジスタストアのステージでは、信
号線e0の値がレジスタR1にセットされ、信号線e1の値が
レジスタR3にセットされる。
次に、命令inst2の処理動作を説明する。
命令inst2は、第４図（ｂ）のようにして、プリフェ
ツチキューPFQからの96ビットの信号線に出力される。
そして第１の命令デコーダID0ではinst2_0がデコードさ
れ、第２の命令デコーダID1ではinst2_1が次の命令の先
頭コードであると仮定してデコードされる。
この場合には、inst2_0のデコードの結果、命令inst2
が非最短命令であることが判り、その判定結果はデコー
ド結果のid0_out中の信号id1_validをネゲートすること
で示される。id0_outは前述のパイプライン制御部PCNT
を通して、制御信号pcnt0として出力される。同時に、i
d1_validがネゲートされているために、パイプライン制
御部PCNT内のセレクタSELにおいてno operation指示で
あるNOPが選択され、pcnt1として出力される。そしてこ
れらの制御信号の指示によって以下の動作が行われる。
まず、制御信号pcnt0の指示によって、レジスタR4の
値が信号線d0に出力され、また16ビットのディスプレー
スメントinst2_1が拡張部生成部EGで32ビットに拡張さ
れて信号線d1に出力される。
また、制御信号pcnt1の指示はNOPであるため、信号線
d2と信号線d3にはとくに出力が指示されない。続いて整
数論理演算器ALU0では信号線d0とd1の値を加算（アドレ
ス計算）して信号線e0に出力する。論理演算器ALU1に対
する指示はやはりNOPであり、信号線e1への出力は特に
指示されない。
更にそれに続くステージでは、制御信号pcnt0の指示
により、信号線e0の値をアドレスとしたメイン・メモリ
のアクセスによりオペランドのフェッチが行われ、さら
にフェッチ・データがレジスタR5にセットされる。制御
信号pcnt1中のにおけるインターフェースユニットIOUと
命令デコードユニットDU（レジスタストア）への指示は
NOPであるので、メイン・メモリアクセスや信号線e1か
らレジスタへの値の伝送・設定は行わない。
本実施例によれば、マイクロプロセッサ全体の処理の
スループットが向上し、CPI（１命令当りの実行に要す
るマシンサイクル数）を１以下にできる。
また、複数の命令デコーダのうち、全ての命令フォー
マットをデコードできる命令デコーダはたった一つでよ
い。残りの命令デコーダは最短の命令フォーマットをデ
コードする機能だけがあれば良いから、少ないハードウ
ェアで複数命令デコードを実現できる。これはまた、マ
イクロプロセッサのテスト、診断時の処理量とその時間
を削減することになる。
また、複数の命令デコーダに入力する命令コードは、
最短の命令フォーマットの長さで一意に分割され、各々
の命令デコーダに入力される。すなわち全ての命令デコ
ーダの入力のセレクトが容易である。これは、ハードウ
ェア量の抑制とともに、高速性の実現に役立つ。
また、本発明の実施例は、固定長命令セットを有する
マイクロプロセッサにも適用できる。すなわち、複数の
命令デコーダのうち大多数を、頻度の高い命令のみをデ
コード可能としておくことにより、少ないハードウェア
でかつ高速な、複数命令を並列に処理する命令デコーダ
が実現できる。
また、固定長命令セット，可変長命令セットに関わら
ず、各命令デコーダがデコード可能な命令を、その命令
デコーダが制御する回路に対応して定めることが可能で
ある。例えば、論理演算器を制御する命令デコーダは、
論理演算命令のみデコード可能であり、その他の命令
は、デコーダできなかったことを示す結果を出力する。
このようにすると、命令デコーダから被制御回路への信
号線数が少なくなるという効果が生じる。
〔発明の効果〕
本発明により、可変長命令セットにおいて複数の固定
長命令の並列デコードが可能になる。従って、従来の方
法と比較して、命令デコード性能の最大スループットが
向上する。
【図面の簡単な説明】
第１図は本発明の一実施例のマイクロプロセッサのブロ
ック図を示し、第２図は本実施例のマイクロプロセッサ
の有する可変長命令セットの６種類の命令長を示し、第
３図は本実施例の命令セットにおけるメモリ上の命令の
並びの一例を示し、第４図は第１図に示したマイクロプ
ロセッサが第３図の命令列を実行する際の信号線i0−５
の値をある二つの時点について示しし、第５図は第１図
のマイクロプロセッサの構成要素の一つである制御回路
PCNTの詳細な構成図を示し、第６図（ａ）は第１図のマ
イクロプロセッサにおいて第３図の命令列を実行した際
に命令デコードによって生成される制御信号の変化を示
し、第６図（ｂ）は第１図のマイクロプロセッサにおい
て命令デコーダが一つしかない構成を採った場合の制御
信号の変化を示している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 9/30 G06F 9/32

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】所定のビット幅の命令長の第１及び第２の
    命令をマイクロプロセッサの外部からフェッチし、少な
    くとも上記所定のビット幅の２倍のビット幅を有する出
    力線に上記第１及び第２の命令を並行に出力するフェッ
    チユニットと、 その入力に上記フェッチユニットの上記出力線の上記第
    １の命令が供給される第１の命令デコーダと、 その入力に上記フェッチユニットの上記出力線の上記第
    ２の命令が供給される第２の命令デコーダと、 上記第１の命令デコーダの第１のデコード結果と上記第
    ２の命令デコードの第２のデコード結果とが供給される
    制御部と、 上記制御部からの出力に応答する命令実行部とを具備
    し、 上記制御部はセレクタを含み、該セレクタの一方の入力
    には上記第２の命令デコーダの第２のデコード結果と不
    実行指令命令とがそれぞれ供給され、上記第２のデコー
    ド結果と不実行指令命令のいずれかを選択して出力する
    ために該セレクタの制御入力には第１の命令の所定の命
    令長を示す情報が供給され、上記情報が上記所定の命令
    長が所定のビット長であることを示している有効条件で
    は、上記セレクタは上記第２のデコード結果を選択し、
    上記制御部は上記第１の命令デコーダの第１のデコード
    結果と上記第２の命令デコーダの第２のデコード結果と
    を該制御部の出力に伝達し、その結果上記第２のデコー
    ド結果を無効にするために上記制御部は上記第１の命令
    デコーダの第１のデコード結果と上記不実行指令命令と
    を該制御部の出力に伝達するマイクロプロセッサ。
  2. 【請求項２】特許請求の範囲第１項記載のマイクロプロ
    セッサにおいて、上記制御部が上記第２のデコーダの第
    ２のデコード結果を無効化する際に、この無効化された
    上記第２のデコーダの第２のデコード結果のビット位置
    に対応した上記フェッチユニットの上記出力線のビット
    情報に応答して上記命令実行部はオペランドのアドレス
    を決定するマイクロプロセッサ。
  3. 【請求項３】特許請求の範囲第１項記載のマイクロプロ
    セッサにおいて、上記所定のビット幅が最短命令長であ
    るマイクロプロセッサ。
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