JPS6224326A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS6224326A
JPS6224326A JP60161885A JP16188585A JPS6224326A JP S6224326 A JPS6224326 A JP S6224326A JP 60161885 A JP60161885 A JP 60161885A JP 16188585 A JP16188585 A JP 16188585A JP S6224326 A JPS6224326 A JP S6224326A
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JP
Japan
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control
decoder
selection
decoders
register
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JP60161885A
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English (en)
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Hisao Sasaki
久郎 佐々木
Hideo Maejima
前島　英雄
Takashi Hotta
多加志 堀田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにはマイクロコンピュ
ータ・システムに適用して特に有効な技術に関し、例え
ばマイクロプログラム制御方式のマイクロプロセッサに
利用して有効な技術に関する。
［背景技術］ マイクロプロセッサ内の制御方式として、加算器やレジ
スタなどからなる実行ユニットに対するデータ転送順序
や演算順序等の制御を、読出し専用のメモリ（コントロ
ールストレージ、以下マイクロＲＯＭと称する）に格納
されているマイクロプログラムに従って行なうマイクロ
プログラム制御方式がある。
このマイクロプログラム制御方式のマイクロプロセッサ
において、実行ユニット内のレジスタ等の指定を行なう
場合、第３図に示すように、命令レジスタＩＲに取り込
まれた機械語命令コードＢまたはマイクロＲＯＭ　　μ
ｍＲＯＭから読み出されたマイクロ命令コードＣのいず
れか一方を、セレクタＳＥＬで選択してアドレスデコー
ダＡＤに供給し、ここでデコードしてレジスタの指定信
号り７．Ｄ２　、・・・・Ｄｎを発生する方式がある。
なお、上記の場合、セレクタＳＥＬにおける機械語命令
コードまたはマイクロ命令コードの選択は、マイクロＲ
ＯＭ　　μｍＲＯＭから読み出されたマイクロ命令コー
ドの一部をデコーダＤＥＣでデコードしてセレクタＳＥ
Ｌの切換信号Ｓを発生させることにより行なうことがで
きる。
上記のように制御記憶を行なうマイクロＲＯＭまたはレ
ジスタのいずれか一方の内容をセレクタで選択してデコ
ーダに供給し、レジスタ指定信号のような制御信号を形
成する方式に関する発明として、例えば特公昭５９−２
５２５１号がある。
しかしながら、上記のような制御信号の形成方式にあっ
ては、第４図に示すように、マイクロＲ○Ｍ　μｍＲＯ
Ｍの出力ＡをデコーダＤＥＣが受けてから切換信号Ｓが
形成され、これに基づいてマイクロ命令コードＣまたは
機械語命令コードＢの一方が選択的にアドレスデコーダ
ＡＤに供給され、指定信号ＤＩ　＋　Ｄ２　Ｔ・・・・
が形成される。つまり、デコーダＤＥＣとＡＤにおける
デコードが時系列的に行なわれる。そのため、指定信号
Ｄ１゜Ｄ２ｙ・・・・の形成が、各デコーダでのデコー
ド時間を加えた分だけ遅れ、演算速度が遅くなるという
不都合があることが本発明者によって明らかにされた。
［発明の目的］ この発明の目的は、マイクロプログラム制御方式のマイ
クロプロセッサにおける演算速度を向上させ得るような
制御信号の形成方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、マイクロＲＯＭあるいは命令レジスタのよう
な制御用データが記憶される特定の記憶手段の内容をデ
コードするデコーダをそれぞれ設け、これらのデコーダ
の出力のいずれか一方を制御信号として選択して実行ユ
ニットに供給させるようにすることによって、上記２つ
のデコーダにおけるデコードと、これらのデコーダ出力
のいずれかを選択するか切換えを行なう選択信号を形成
するためのデコーダにおけるデコードとを、並行して行
なえるようにし、これによってマイクロＲＯＭ内の命令
コードが読み出されてから制御信号が形成されるまでの
時間を短軸して演算速度の高速化を図るという上記目的
を達成するものである。
［実施例］ 第１図は１本発明をマイクロプログラム制御方式のマイ
クロプロセッサに適用した場合の一実施例を示す。
この実施例のマイクロプロセッサは、制御部と実行ユニ
ットＥＸＥＣとからなる。このうち、実行ユニットＥＸ
ＥＣは、加算器もしくはＡＬＵ（演Ｗ論理ユニット）と
、プログラムカウンタやアキュームレータ等の各種レジ
スタ群ＲＥＧ、〜ＲＥＧｎとから構成され、制御部から
供給される制御信号によって、データ転送順序や演算順
序等の制御が行なわれる。
制御部は、外部から取り込まれたマクロ命令（機械語命
令）を保持する命令レジスタＩＲと、複数の制御語すな
わちマイクロ命令からなるマイクロプログラムが格納さ
れたマイクロＲＯＭ　　μｍＲＯＭと、このマイクロＲ
ＯＭ　　μｍＲＯＭから読み出されたマイクロ命令をデ
コードして、上記実行ユニットＥＸＥＣに対する制御信
号を発生す、る制御用デコーダＣＤ等から構成されてい
る。
マイクロＲＯＭ　　μｍＲＯＭ内の各マイクロ命令は、
実行ユニットに対する制御信号を形成するための静的制
御フィールドと、次のマイクロ命令のアドレスを指示す
る順序制御フィールドおよび命令の実行に使用するレジ
スタを指定するレジスタ指定フィールドや、マイクロ命
令または機械語命令のいずれのレジスタ指定フィールド
を使用するか指定する選択ビット等から構成されている
。　　　　　　　・命令レジスタＴＲに取り込まれたマ
クロ命令のオペレーション・コードによって、最初のマ
イクロ命令がマイクロＲＯＭ　　μｍＲＯＭから読み出
される。以後、その読み出されたマイクロ命令の順序制
御フィールド内のネクストアドレスや分岐アドレスと、
マクロ命令のオペレーション・コードとに基づいて次の
マイクロ命令が読み出される。
このようにして、複数のマイクロ命令群によって一つの
マクロ命令が実行される。いくつかのマクロ命令に共通
のマイクロ命令は共用化することが可能である。
そして、この実施例では、マイクロ命令内の選択ビット
の内容をデコードして選択信号Ｓ１．Ｓ２を発生するセ
レクトデコーダＤＥＣと、マイクロＲＯＭ　　μｍＲＯ
Ｍから読み出されたマイクロ命令のレジスタ指定フィー
ルド内のコード（レジスタ番号）をデコードするアドレ
スデコーダＡＤ、および命令レジスタＩＲに取り込まれ
たマクロ命令のレジスタ指定フィールド内のコードをデ
コードするアドレスデコーダＡＤ２が設けられている。
アドレスデコーダＡＤ、、ＡＤ２は１例えばＰＬＡ（プ
ログラマブル・ロジック・アレイ）によって構成するこ
とができる。
上記アドレスデコーダＡＤ、とＡＤ２のデコード出力は
、各々クロックド・インバータＩ　Ｎ　Ｖ　１　＋Ｉ　
Ｎ　Ｖ　２に供給される。このクロックド・インバータ
Ｉ　Ｎ　Ｖ　１．　　Ｉ　Ｎ　Ｖ　２のコントロールゲ
ートは。
上記セレクトデコーダＤＥＣから出力される選択信号Ｓ
１＋３２によって制御されるようになっており、選択信
号Ｓ１．Ｓ２によってアドレスデコーダＡ　Ｄ　１　、
　Ａ　Ｄ　２のいずれか一方のデコード出力がレジスタ
指定信号としてインバータＩＮＶ−３を介して実行ユニ
ットＥＸＥＣに供給されるようにされている。
上記実施例においては、セレクトデコーダＤＥＣにおけ
るデコードとアドレスデコーダＡＤ、。
ＡＤ２におけるデコードが同時に行なわれる。そのため
、マイクロＲＯＭ　　μｍＲＯＭから選択ビットのコー
ドＡおよびレジスタ指定コードＣが、また命令レジスタ
からレジスタ指定コードＢがそれぞれ読み出されてから
選択信号Ｓｌ、Ｓ２が形成されるまで時間と、アドレス
デコーダＡＤ１゜ＡＤ２においてデコード出力（レジス
タ指定信号）Ｄが形成されるまでの時間が、第２図に示
すように、はぼ等しくなる。つまり、レジスタ指定信号
が形成されるまでの時間が、第４図のように、セレクト
デコーダＤＥＣにおけるデコード時間とアドレスデコー
ダＡＤにおけるデコード時間との和になるのではなく、
いずれか一方の所要時間の長い方のデコード時間によっ
て決定され、他方のデコード時間はこれに吸収されてし
まう。
その結果、第３図に示すようなレジスタ指定信号形成方
式に比べて１本実施例はレジスタ指定信号の形成が３割
程度速くなり、これによってマイクロプロセッサの演算
速度も高速化される。
なお、上記実施例では、マイクロＲＯＭ　　μｍＲＯＭ
と命令レジスタＩＲに対応してアドレスデコーダＡ　Ｄ
　１　、　Ａ　Ｄ　２が設けられているため、第３図の
回路に比べてアドレスデコーダの占有面積は２倍になる
。しかしながら、これによるチップ面積の増加は０．３
％程度にすぎない。
特に、演算を行なう場合、先ず最初にリードレジスタを
指定してやらないと次の演算処理に移れないので、上記
実施例の方式によってレジスタの指定を速くしてやるこ
とにより、結局演算処理に要する時間が短縮される。
上記実施例では、マイクロＲＯＭ　　μｍＲＯＭ内のマ
イクロ命令コードまたは命令レジスタ番号内の機械語命
令コードのいずれか一方のデコード信号を選択してレジ
スタ指定信号としているが、デコードすべきコード、す
なわち制御用データが入っているレジスタは命令レジス
タＩＲに限定されるもでなく他のレジスタであってもよ
い。例えば、ある演算を行なってその演算結果に基づい
て次のレジスタの指定を行なうような場合には、命令レ
ジスタＩＲの代わりに実行ユニット内の特定のレジスタ
の内容をデコードするデコーダを設け。
セレクト・デコーダＤＥＣからの選択信号によってその
デコーダのデコード出力またはマイクロ命令コードのデ
コード出力のいずれか一方を選択してレジスタ指定信号
とするようにしてもよい。
マイクロＲＯＭ　　μｍＲＯＭについても同様に、他の
特定のレジスタに置き代えることが可能である。更にマ
イクロＲＯＭと命令レジスタおよび実行ユニット内の特
定のレジスタの３つの制御用データ記憶手段の内容を各
々デコードするデコーダを設け、それらの中の一つのデ
コード出力をセレクトデコーダＤＥＣの選択信号で選択
してレジスタ指定信号としてもよい。
また、上記実施例では実行ユニット内のレジスタを指定
する選択信号の形成について説明したが、それに限定さ
れるものでなく、レジスタ指定以外の制御信号を形成す
る場合にも適用することができる。
［効果］ マイクロＲＯＭあるいは命令レジスタのような制御用デ
ータが記憶される特定の記憶手段の内容をデコードする
デコーダをそれぞれ設け、これらのデコーダの出力のい
ずれか一方を制御信号として選択して実行ユニットに供
給させるようにしたので、上記２つのデコーダにおける
デコードと、これらのデコーダ出力のいずれかを選択す
るか切換えを行なう選択信号を形成するためのデコーダ
におけるデコードとが、並行して行なわれるという作用
により、マイクロＲＯＭの命令コードが読み出されてか
ら制御信号が形成されるまでの時間が短縮されて演算速
度が高速化されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない１例えば、アドレスデコー
ダが３個以上ある場合、セレクトデコーダで選択される
制御信号は２つ以上であってもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプログラム
制御方式のマイクロプロセッサに適用したものについて
説明したが、この発明はこ　　　　　　Ｉれに限定され
るものでなく、例えば計算機など、制御部と実行部とか
らなるデータ処理装置一般に利用することができる。
【図面の簡単な説明】
第１図は、本発明をマイクロプログラム制御方式のマイ
クロプロセッサに適用した場合の一実施例を示すブロッ
ク図、 第２図は、そのマイクロプロセッサにおける各デコーダ
の動作タイミングを示す説明図、第３図は、従来のマイ
クロプログラム制御方式のマイクロプロセッサの構成例
を示すブロック図、第４図は、そのマイクロプロセッサ
におけるデコーダの動作タイミングを示す説明図である
。 ＥＸＥＣ・・・・実行部（実行ユニット）、μｍＲＯＭ
・・・・マイクロプログラム・メモリ（マイクロＲＯＭ
）、ＩＲ・・・・命令レジスタ、・・・・制御用デコー
ダ、ＡＤＩ　ｇ　ＡＤ２・・・・アドレスデコーダ、Ｄ
ＥＣ・・・・選択用デコーダ（セレクトデコーダ）。 第　　１　　　図 １°ゝ　　　　　　、□ Ｄ　　　　　　　　　　　　　　　　　　　　　（・；
・

Claims (1)

  1. 【特許請求の範囲】 １、制御記憶手段を有する制御部と実行部とからなるデ
    ータ処理装置において、上記制御部または実行部内の２
    以上の制御用データの記憶手段に対応してデコーダを設
    けるとともに、上記制御記憶手段から読み出された制御
    語をデコードする選択用デコーダを設け、この選択用デ
    コーダの出力に基づいてこれらのデコーダのうちいずれ
    かの出力を選択し、制御信号として上記実行部に供給す
    るようにしたことを特徴とするデータ処理装置。 ２、上記制御用データ記憶手段の一方は、上記制御記憶
    手段であることを特徴とする特許請求の範囲第１項記載
    のデータ処理装置。 ３、上記制御用データ記憶手段の一方は、命令レジスタ
    であることを特徴とする特許請求の範囲第１項または第
    ２項記載のデータ処理装置。
JP60161885A 1985-07-24 1985-07-24 デ−タ処理装置 Pending JPS6224326A (ja)

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JP60161885A JPS6224326A (ja) 1985-07-24 1985-07-24 デ−タ処理装置
KR1019860005117A KR940003695B1 (ko) 1985-07-24 1986-06-26 데이터 처리장치
US07/888,937 US5113503A (en) 1985-07-24 1986-07-24 Data processor providing plural decoders for effecting fast register selection

Applications Claiming Priority (1)

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JP60161885A JPS6224326A (ja) 1985-07-24 1985-07-24 デ−タ処理装置

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JPS6224326A true JPS6224326A (ja) 1987-02-02

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KR (1) KR940003695B1 (ja)

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