KR950001991A - 반도체 집적회로 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
히타치 죠오 엘.에스.아이.엔지니어링 가부시키가이샤
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Abstract

클럭신호(CLK)에 동기동작하는 확장게이트영역(4)과 클럭신호(CLK)보다도 주파가 높은 클럭신호(CK)에 동기동작하는 RAM 코아(7)(마크로셀)와의 사이에 속도변환회로영역(8)을 설치한다. 이것은 클럭신호(CLK)의 주파수를 체배한 클럭신호(CK)를 형성하고, 확장 게이트영역에 있어서 소정단위동작의 액세스싸이클 기간에 그 복수동작씨이클분의 액세스 정보를 확장게이트영역에서 병렬적으로 수신하며, 이것을 클럭신호(CK)에 동기한 복수동작 싸이클기간에 직렬적으로 RAM 코아에 공급하고, 싱글코트의 RAM 코아를 듀얼포트 RAM으로 액세스할 수 있도록 한다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예를 나타내는 반도체 집적회로의 칩 이미지(image)를 표시하는 평면도, 제2도는 RAM 코아의 하나의 예시 블록도.

Claims (8)

  1. 제1클럭신호에 동기동작되는 제1회로영역과, 상기 제1클럭신호보다도 주파수가 높은 클럭신호에 동기동작 가능하게 되는 제2회로 영역과; 제1회로영역과 제2회로영역 사이에 정보의 교환에 사용되고, 또한 상기 제1클럭신호에 따라 제1클럭신호에 따른 제1클럭신호의 주파수에 대하여 체배된 주파수의 제2클럭신호를 형성하는 체배클럭발생회로와, 제1회로영역에 있어서 소정단위 동작의 사이클기간에 그 복수동작싸이클분의 정보를 제1회로 영역에서 병렬적으로 수신하고, 이러한 병렬적인 정보를 제1클럭신호에 동기한 복수동작싸이클 기간에 직렬적으로 제2회로영역에 공급하는 병렬·직렬변환회로를 가지는 속도변환회로로 영역을 구비한 반도체 집적회로.
  2. 제1항에 있어서, 상기 속도변환회로영역은, 제2회로영역이 상기 제2클럭신호에 동기동작하여 그 복수동작싸이클기간동안 얻은 정보를 제2회로영역에서 직렬적으로 수신하고, 이러한 직렬적인 정보를 제1클럭신호로 규정된 소정단위동작의 싸이클기간에 병렬적으로 제1회로영역에 공급하는 직렬·병렬변환회로를 더 구비하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 속도변환회로영역은, 상기 제2회로영역이 제2클럭신호에 동기한 동작싸이클 기간에 얻은 정보를 수신하고 이러한 정보를 해당 제2클럭신호에 동기한 동작싸이클기간을 초과하여 상기 제1회로영역에 공급하는 확장회로를 더 구비하는 반도체 집적회로.
  4. 제2항에 있어서, 상기 제1회로영역은, 반복적으로 다수배치된 기본회로의 접속형태에 의해 소정의 기능이 실현되는 확장게이트영역이고, 상기 제2회로영역은 상기 확장게이트영역보다도 회로소자의 집적밀도가 높게되어 소정의 기능이 실현되는 마이크로셀인 반도체 집적회로.
  5. 제4항에 있어서, 상기 마크로셀은 메모리어레이와, 메모리어레이에 대한 데이타의 라이트 및 리이드를 행하기 위해 상기 속도변환회로영역에 결합된 액세스포트를 가지는 RAM 코아이고, 이 RAM 코아는 상기 속도변환회로를 통하는 것에 의해 상기 제1회로영역으로부터는 외관상 액세스포트의 수가 상기 제1클럭신호의 주파수에 체배수배로 된 주파수를 가지는 제2클럭신호에 상응하도록 한 반도체 집적회로.
  6. 제1클럭신호에 동기동작되는 제1회로영역과; 상기 제1클럭신호보다도 주파수가 높은 클럭신호에 동기동작 가능하게 됨과 동시에 메모리어레이 및 해당 메모리어레이에 대한 데이타의 라이트 및 리이드를 행하기 위한 액세스포트를 가지는 제2회로영역과; 제1회로영역으로부터 제2회로영역을 액세스가능하게 하기 위한 속도변환회로영역을 구비하고, 또한 상기 속도변환회로영역은 상기 제1클럭신호에 따라 해당 제1클럭신호의 주파수에 대하여 체배된 주파수의 제2클럭신호를 형성하고, 상기 제2회로영역에 공급하는 체배클럭 발생회로와, 제1회로영역에 있어서 메모리액세스의 단위동작 싸이클기간에 복수의 동작싸이클분의 복수의 메모리액세스정보를 제1회로영역에서 병렬적으로 수신하고, 이러한 병렬적인 복수의 메모리액세스정보를 제2클럭신호에 동기한 복수의 메모리동작싸이클기간에 직렬적으로 제2회로영역의 하나의 액세스 포트에 공급하는 병렬·직렬회로를 더 구비하도록 한 반도체 집적회로.
  7. 제6항에 있어서, 상기 속도변환회로영역은 제2회로영역이 상기 제2클럭신호에 동기한 메모리동작싸이클기간에 상기 메모리어레이에서 리이드한 정보를 수신하고, 이러한 정보를 해당 제2클럭신호에 동기한 메모리동작싸이클기간을 초과하여 상기 제1회로영역이 공급하는 확장회로를 더 구비하는 반도체 집적회로.
  8. 제1클럭신호에 동기동작하는 제1회로영역과; 상기 제1클럭신호보다도 주파수가 높은 클럭신호에 동기동작가능하게 됨과 동시에, 메모리어레이 및 해당 메모리어레이에 대한 데이타의 라이트 및 리이드에 겸용된 액세스포트를 가지는 제2회로영역과; 상기 제1회로영역으로부터 제2회로영역을 액세스 가능하게 하기 위한 속도변환처리영역을 구비하고, 또한, 상기 제1회로영역은 반복적으로 다수 배치된 기본회로의 접속형태에 의해 소요의 기능이 실현되는 확장게이트영역이고, 상기 제2회로영역은 상기 확장게이트영역보다도 회로소자의 집적도가 높게되어 소요의 기능이 실현되는 마크로셀이며, 상기 속도변환회로영역은 제1회로영역으로부터 제2회로영역으로의 액세스제어신호와 제1클럭신호를 제1회로영역에서 수신하고, 상기 액세스 제어신호에 의해 리이드 및 라이트가 병렬적으로 지시될 때, 상기 제1클럭신호에 따른 제1클럭신호의 주파수에 대하여 체배된 제2클럭신호와 해당 제2클럭신호에 동기한 리이드동작과 이것에 연속한 라이트동작을 순차지시하는 리이드라이트신호를 형성하여, 상기 제2회로영역에 공급하는 체배클럭발생회로와, 제1회로영역에 있어서 메모리액세스의 단위동작싸이클기간에 라이트 및 리이드하기 위한 메모리액세스 정보를 제1회로영역에서 병력적으로 수신하고, 이러한 병렬적인 복수의 메모리액세스정보를 제2클럭신호에 동기한 복수의 메모리동작 싸이클기간에 직렬적으로 제2회로영역의 하나의 액세스코트에 공급하는 병렬 직렬변환회로와, 제2회로영역이 상기 제2클럭신호에 동기하는 리이드동작싸이클기간에 상기 메모리어레이에서 리이드한 정보를 수신하고, 이러한 정보를 해당 제2클럭신호에 동기한 리이드동작싸이클기간을 초과하여 상기 제1회로영역에 공급하는 확장회로를 구비하도록 한 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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