JP4766272B2 - 半導体集積回路装置およびそれへのモード設定方法 - Google Patents

Description

本発明は、シリアルデータとパラレルデータとの間の変換を行うことができる変換回路を備えた半導体集積回路装置およびそれへのモード設定方法に関する。

従来、シリアルデータとパラレルデータとの間の変換を行うことができる変換回路を備えた半導体集積回路装置が知られている（例えば、非特許文献１）。変換回路では、シリアルデータからパラレルデータへの変換と、パラレルデータからシリアルデータへの変換との両方の変換を行うことができる。この非特許文献１に開示されている変換回路では、その動作モードを複数の入力端子PLLx_SEL、Ｓ１、Ｓ２、ＤＩＲ１の値の組み合わせで決定（設定）している。入力端子ＤＩＲ１の値は、変換回路の変換方向（すなわち、パラレルデータからシリアルデータへの変換であるか、シリアルデータからパラレルデータへの変換であるか）を指定（設定）する。入力端子PLLx_SELの値は、ＰＬＬ（）の使用／未使用を設定する。入力端子Ｓ１、Ｓ２の値は、データ送信スピードを設定する。

一方、半導体集積装置として、試験回路の面積を削減し、かつ試験信号の端子を削減したものが知られている（例えば、特許文献１参照）。この特許文献１に開示された半導体集積装置は、共通基板上に複数の集積回路領域を形成する半導体集積装置であって、集積回路領域の１つは、外部からの試験信号に対応したパラレルの試験コード列を発生するコード列発生回路、および、該試験コード列をシリアル列に並び替えるパラレル／シリアル変換回路を含み、かつ他の集積回路領域は、試験コード列を取り込むとともに取り込んだ試験コード列をパラレル列に並び替えて各々の領域内部に供給するシリアル／パラレル変換回路を含み、他の集積回路領域のシリアル／パラレル変換回路を、所定のコントロール信号に従って選択的に動作させている。

又、不揮発性メモリアレイブロックのメモリデータの読みだし試験時間を短縮でき、量産性を向上することができる半導体不揮発性記憶装置も知られている（例えば、特許文献２参照）。この特許文献２に開示された半導体不揮発性記憶装置は、外部入力端子と、データ入力端子と、データ入力端子から入力したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路と、不揮発性メモリアレイブロックと、不揮発性メモリアレイブロックを制御するためのコントロール回路と、不揮発性メモリブロックから読みだしたメモリデータをシリアルデータに変換するパラレル／シリアル変換回路と、パラレル／シリアル変換回路によりシリアルデータに変換されたメモリデータを出力するデータ出力端子と、不揮発性メモリブロックから読み出されたパラレルのメモリデータを比較するデータ比較回路とを有する。

さらに、動作モード設定のための端子数を削減したマイクロコンピュータも知られている（例えば、特許文献３参照）。この特許文献３に開示されたマイクロコンピュータは、シリアルデータ入力端子から入力されたシリアルデータを直並列変換回路にてパラレルデータに変換し、該パラレルデータに基づいて動作モードを設定する。マイクロコンピュータは、リセット信号がアクティブであるときのシリアルデータ入力端子のレベルに応じて設定すべき動作モードを選択する選択手段と、この選択手段により選択した動作モードを設定する動作モード設定手段と、リセット信号がアクティブからノンアクティブへ変化したことを検出する検出手段と、この検出手段によりリセット信号の変化を検出した後に、外部から与えられるクロック信号に同期する内部クロック信号を直並列変換回路へ供給する内部クロック供給手段とを備えている。そして、リセット信号の変化を検出した後に入力されるシリアルデータを直並列変換回路においてパラレルデータに変換し、このパラレルデータにより規定される動作モードを動作モード設定手段に設定している。

更に、ノイズ等の外乱による誤動作を防ぎ、アクセスに対するセキュリティの向上を図ることができるマイクロコンピュータが提案されている（例えば、特許文献４参照）。この特許文献４に開示されたマイクロコンピュータは、動作モード入力端子から入力される動作モード選択信号およびデバイスＩＤ信号を含むシリアルデータをパラレルデータに変換する変換回路と、デバイスＩＤを記憶した不揮発性メモリ回路と、変換回路からのデバイスＩＤデータと不揮発性メモリ回路の内容とを照合するデバイスＩＤ照合回路と、変換回路からの動作モード選択データおよびデバイスＩＤ照合回路の照合結果に基づいてマイクロコンピュータの動作モードを設定する動作モード設定回路とを有する。

カタログ"FIN12AC μSerDesTM Low-Voltage 12-Bit Bi-Directional Serializer/Deserializer with Multiple Frequency Ranges" August 2006 特開平５−７２２９４号公報 特開平６−２９４８４６号公報 特開平９−１９８３６７号公報 特開２００６−１１６５４号公報

上述した特許文献１〜４では、シリアル／パラレル変換回路とパラレル／シリアル変換回路の両方又はそれらの一方を備えたものを開示しているだけである。

一方、上述した非特許文献１は、シリアルデータとパラレルデータとの間の変換を行う変換回路を備えた半導体集積回路装置を開示している。しかしながら、この非特許文献１に開示された変換回路では、複数の外部入力端子の値によって動作モードの設定を行っているので、半導体集積回路装置の端子数が増加してしまうという問題がある。

したがって、本発明の課題は、端子数を増加させることなく動作モードの設定を行える変換回路を備えた半導体集積回路装置を提供することにある。

本発明の第１の態様によれば、パラレルデータを入出力するためのパラレルデータ入出力端子（ＤＡＴＡ（２１：０））と、シリアルデータを入出力するための複数の端子から成るシリアルデータ入出力端子（ＤＬ０＋〜ＤＬ３＋、ＤＬ０−〜ＤＬ３−）と、前記シリアルデータと前記パラレルデータとの間の変換を行う変換回路（１２）と、該変換回路に対して、前記シリアルデータから前記パラレルデータへ変換させる第１の変換モードと前記パラレルデータから前記シリアルデータへ変換させる第２の変換モードとのいずれか一方を設定するモード制御回路（１４）とを有する半導体集積回路装置（１０）であって、前記モード制御回路に接続されて、変換の方向を指示する変換モード信号を入力する１つのモード入力端子（ＭＯＤＥ１）と、前記変換回路による変換動作を行う前の初期化直後のデータ通信によって、前記パラレルデータ入出力端子の使用するビット数と前記シリアルデータ入出力端子の使用する端子数とを決定する動作モードを設定するための動作モード設定用レジスタ（１６）と、を有し、前記動作モード設定用レジスタ（１６）への前記動作モードの設定が、前記パラレルデータ入出力端子（ＤＡＴＡ（２１：０））及び前記シリアルデータ入出力端子（ＤＬ０＋〜ＤＬ３＋、ＤＬ０−〜ＤＬ３−）の双方から設定可能であることを特徴とする半導体集積回路装置が得られる。

上記本発明の第１の態様に係る半導体集積回路装置において、前記半導体集積回路装置（１０）は、基準クロック信号を入力するための基準クロック入力端子（ＲＥＦＣＬＫ）と、パラレルデータ用のクロック信号を出力するためのパラレル用クロック出力端子（ＣＬＫＯ）と、シリアルデータ用のクロック信号を入出力するためのシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）とを持っていてよい。この場合、前記半導体集積回路装置（１０）は、前記モード制御回路（１４）が前記第１の変換モードに設定されているときには、前記動作モード設定用レジスタ（１６）に設定されている動作モードによって規定される分周比で、前記シリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から入力される前記シリアルデータ用クロック信号の周波数を分周して、該分周したクロック信号を前記パラレルデータ用のクロック信号として前記パラレル用クロック出力端子（ＣＬＫＯ）から出力し、前記モード制御回路（１４）が前記第２の変換モードに設定されているときには、前記動作モード設定用レジスタ（１６）に設定されている動作モードによって規定される逓倍比で、前記基準クロック入力端子（ＲＥＦＣＬＫ）から入力される前記基準クロック信号の基準周波数を逓倍して、該逓倍したクロック信号を前記シリアル用のクロック信号として前記シリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から出力する、クロック発生器（１８）を更に有することが好ましい。

本発明の第２の態様によれば、パラレルデータを入出力するためのパラレルデータ入出力端子（ＤＡＴＡ（２１：０））と、シリアルデータを入出力するための複数の端子から成るシリアルデータ入出力端子（ＤＬ０＋〜ＤＬ０−、ＤＬ３＋〜ＤＬ３−）と、前記シリアルデータと前記パラレルデータとの間の変換を行う変換回路（１２）と、該変換回路に対して、前記シリアルデータから前記パラレルデータへ変換させる第１の変換モードと前記パラレルデータから前記シリアルデータへ変換させる第２の変換モードとのいずれか一方を設定するモード制御回路（１４）とを有する半導体集積回路装置（１０）に対してモードを設定する方法であって、前記モード制御回路（１４）に接続される１つのモード入力端子（ＭＯＤＥ１）から、変換の方向を指示する変換モード信号を入力する段階と、前記変換回路（１２）による変換動作を行う前の初期化直後のデータ通信によって、動作モード設定用レジスタ（１６）に、前記パラレルデータ入出力端子の使用するビット数と前記シリアルデータ入出力端子の使用する端子数とを決定する動作モードを設定する段階と、を含み、前記動作モード設定レジスタ（１６）への前記動作モードの設定を、前記パラレルデータ入出力端子（ＤＡＴＡ（２１：０））及び前記シリアルデータ入出力端子（ＤＬ０＋〜ＤＬ０−、ＤＬ３＋〜ＤＬ３−）の双方から設定可能としたことを特徴とする半導体集積回路装置のモード設定方法が得られる。

上記本発明の第２の態様に係る半導体集積回路装置のモード設定方法において、前記半導体集積回路装置（１０）は、基準クロック信号を入力するための基準クロック入力端子（ＲＥＦＣＬＫ）と、パラレルデータ用のクロック信号を出力するためのパラレル用クロック出力端子（ＣＬＫＯ）と、シリアルデータ用のクロック信号を入出力するためのシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）とを持つと共にクロック発生器（１８）を備えて良い。この場合、前記半導体集積回路装置のモード設定方法は、前記モード制御回路（１４）が前記第１の変換モードに設定されているときには、前記クロック発生器（１８）に、前記動作モード設定用レジスタ（１６）に設定されている動作モードによって規定される分周比で、前記シリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から入力される前記シリアルデータ用クロック信号の周波数を分周させて、該分周したクロック信号を前記パラレルデータ用のクロック信号として前記パラレル用クロック出力端子（ＣＬＫＯ）から出力させる段階と、前記モード制御回路（１４）が前記第２の変換モードに設定されているときには、前記クロック発生器（１８）に、前記動作モード設定用レジスタ（１６）に設定されている動作モードによって規定される逓倍比で、前記基準クロック入力端子（ＲＥＦＣＬＫ）から入力される前記基準クロック信号の基準周波数を逓倍させて、該逓倍したクロック信号を前記シリアル用のクロック信号として前記シリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から出力させる段階とを更に有することが好ましい。

本発明の第３の態様によれば、送信パラレルデータを出力する送信部（６０）と、該送信部に接続されて、前記送信パラレルデータを送信シリアルデータに変換するパラレル／シリアル変換回路（１０Ａ）と、前記送信シリアルデータを伝送する伝送線と、該伝送線で伝送された前記送信シリアルデータを受信シリアルデータとして受け、該受信シリアルデータを受信パラレルデータに変換するシリアル／パラレル変換回路（１０Ｂ）と、該シリアル／パラレル変換回路に接続されて、前記受信パラレルデータを受信する受信部（７０）とを有するデータ転送システム（１００）であって、前記パラレル／シリアル変換回路（１０Ａ）および前記シリアル／パラレル変換回路（１０Ｂ）の各々として上記半導体集積回路装置（１０）を使用し、前記パラレル／シリアル変換回路（１０Ａ）は、前記半導体集積回路装置（１０）が前記モード入力端子（ＭＯＤＥ１）から入力された変換モード信号によって前記モード制御回路（１４）に前記第２の変換モードが設定されたものであり、前記シリアル／パラレル変換回路（１０Ｂ）は、前記半導体集積回路装置（１０）が前記モード入力端子（ＭＯＤＥ１）から入力された変換モード信号によって前記モード制御回路（１４）に前記第１の変換モードが設定されたものである、ことを特徴とするデータ転送システムが得られる。

上記本発明の第３の態様に係るデータ転送システムにおいて、前記パラレル／シリアル変換回路（１０Ａ）の前記動作モード設定用レジスタ（１６）には、前記送信部（６０）から前記パラレルデータ入出力端子（ＤＡＴＡ（２１：０））に供給された前記動作モードが設定され、前記シリアル／パラレル変換回路（１０Ｂ）の前記動作モード設定用レジスタ（１６）には、前記パラレル／シリアル変換回路から前記伝送線を介して前記シリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）に供給された前記動作モードが設定される。

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。

本発明では、変換の方向を指示する変換モード信号を入力する１つのモード入力端子と、変換回路による変換動作を行う前の初期化直後のデータ通信によって、パラレルデータ入出力端子の使用するビット数とシリアルデータ入出力端子の使用する端子数とを決定する動作モードを設定するための動作モード設定用レジスタとを備えているので、端子数を増加させることなく動作モードの設定を行うことができる。

図１を参照して、本発明の一実施の形態に係る半導体集積回路装置１０について説明する。

図示の半導体集積回路装置１０は、変換回路（serializer/deserializer）１２と、モード制御回路（system controller）１４と、動作モード設定用レジスタ（control register）１６と、クロック発生器１８とを有する。クロック発生器１８は、位相同期ループ（ＰＬＬ）２０を含む。半導体集積回路装置１０は、変換ＩＣ（integrated circuit）とも呼ばれる。

半導体集積回路装置１０は、最大２２ビットのパラレルデータを入出力するための複数の端子から成るパラレルデータ入出力端子ＤＡＴＡ（２１：０）と、最大４ビットパラレルのシリアルデータを入出力するための複数の端子から成る第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）、（ＤＬ１＋、ＤＬ１−）、（ＤＬ２＋、ＤＬ２−）、および（ＤＬ３＋、ＤＬ３−）と、変換の方向を指示する変換モード信号を入力するためのモード入力端子ＭＯＤＥ１と、待機信号を入力するための待機入力端子／ＳＴＢＹと、基準クロック信号を入力するための基準クロック入力端子ＲＥＦＣＬＫと、パラレルデータ用のクロック信号を出力するためのパラレル用クロック出力端子ＣＬＫＯと、シリアルデータ用のクロック信号を入出力するためのシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）とを有する。

変換回路１２と第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）との間には、第１のシリアルデータ用出力バッファ２１と第１のシリアルデータ用入力バッファ３１とが接続されている。変換回路１２と第２のシリアルデータ入出力端子（ＤＬ１＋、ＤＬ１−）との間には、第２のシリアルデータ用出力バッファ２２と第２のシリアルデータ用入力バッファ３２とが接続されている。変換回路１２と第３のシリアルデータ入出力端子（ＤＬ２＋、ＤＬ２−）との間には、第３のシリアルデータ用出力バッファ２３と第３のシリアルデータ用入力バッファ３３とが接続されている。変換回路１２と第４のシリアルデータ入出力端子（ＤＬ３＋、ＤＬ３−）との間には、第４のシリアルデータ用出力バッファ２４と第４のシリアルデータ用入力バッファ３４とが接続されている。

クロック発生器１８とシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）との間には、クロック用出力バッファ２６とクロック用入力バッファ３６とが接続されている。

パラレルデータ入出力端子ＤＡＴＡ（２１：０）は、変換回路１２と動作モード設定用レジスタ１６とに接続されている。モード入力端子ＭＯＤＥ１と待機入力端子／ＳＴＢＹとは、モード制御回路１４に接続されている。基準クロック入力端子ＲＥＦＣＬＫとパラレル用クロック出力端子ＣＬＫＯとはクロック発生器１８に接続されている。

モード制御回路１４は、変換回路１２と動作モード設定用レジスタ１６とクロック発生器１８とに接続されている。モード制御回路１４は、変換回路１２に対して、シリアルデータからパラレルデータへ変換させる第１の変換モードとパラレルデータからシリアルデータへ変換させる第２の変換モードとのいずれか一方を設定する。動作モード設定用レジスタ１６は、変換回路１２とクロック発生器１８とに接続されている。

次に、図１に示した半導体集積回路装置１０の動作について簡単に説明する。なお、半導体集積回路装置１０の詳細な動作については後で説明する。

モード入力端子ＭＯＤＥ１には、変換回路１２の変換の方向を示す変換モード信号が供給される。すなわち、この変換モード信号は、変換回路１２に対してシリアル／パラレル変換を行わせることを指示するのか、パラレル／シリアル変換を行わせることを指示するのかを示す信号である。図示の例では、変換モード信号が論理“０”レベルのとき、変換モード信号はシリアル／パラレル変換を指示し、変換モード信号が論理“１”レベルのとき、変換モード信号はパラレル／シリアル変換を指示する。

この変換モード信号に応答して、モード制御回路１４は、変換回路１２及びクロック発生器１８のモードを制御する。詳述すると、変換モード信号が論理“０”レベルのシリアル／パラレル変換を指示しているとする。この場合、モード制御回路１４は、変換回路１２にシリアル／パラレル変換を行わせるように制御すると共に、クロック発生器１８にシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から供給されるシリアルデータ用のクロック信号の周波数を分周させて、分周したクロック信号をパラレルデータ用のクロック信号として出力させる。尚、クロック発生器１８におけるＰＬＬ２０の分周比は、動作モード設定用レジスタ１６に設定される動作モードによって規定される。

一方、変換モード信号が論理“１”レベルのパラレル／シリアル変換を指示しているとする。この場合、モード制御回路１４は、変換回路１２にパラレル／シリアル変換を行わせるように制御すると共に、クロック発生器１８に基準クロック入力端子ＲＥＦＣＬＫから供給される基準クロック信号の基準周波数を逓倍させて、逓倍したクロック信号をシリアルデータ用のクロック信号として出力させる。尚、クロック発生器１８におけるＰＬＬ２０の逓倍比は、動作モード設定用レジスタ１６に設定されている動作モードによって規定される。

動作モード設定用レジスタ１６には、変換回路１２が変換動作を実行する前に、パラレルデータ入出力端子ＤＡＴＡ（２１：０）の使用するビット数と、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の使用する端子とを指示する３ビットから成る動作モードが設定される。換言すれば、本半導体集積回路装置１０の電源投入時、又は待機入力端子／ＳＴＢＹに入力される待機信号の解除後の最初の通信は、動作モード設定用レジスタ（コントロール・レジスタ）１６への動作モードを示す動作モード信号の書込みが実行される。

ここで、動作モード信号は、ビット１、ビット２、およびビット３の３ビットから成る。ビット１とビット２は、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の使用する端子を指示する。詳述すると、ビット１とビット２が両方とも論理“０”レベルなら、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用する。ビット１が論理“０”レベルでビット２が論理“１”レベルなら、第１及び第２のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）および（ＤＬ１＋、ＤＬ１−）を使用する。ビット１が論理“１”レベルでビット２が論理“０”レベルなら、第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）のみを使用する。ビット３は、パラレルデータ入出力端子ＤＡＴＡ（２１：０）の使用するビット数を指示する。ビット３が論理“０”レベルのとき、パラレルデータ入出力端子ＤＡＴＡ（２１：０）のすべての２２ビットを使用する。ビット３が論理“１”レベルのとき、パラレルデータ入出力端子ＤＡＴＡ（２１：０）の中の１６ビット、すなわち、パラレルデータ入出力端子ＤＡＴＡ（１５：０）を使用する。

変換回路１２は、モード制御回路１４に設定された変換モード信号と動作モード設定用レジスタ１６に設定された動作モードとに基づいて、変換動作を行う。

図２を参照して、変換回路１２の構成について説明する。変換回路１２は、クロック制御回路４２と、第１のラッチ回路４４と、出力セレクタ４６と、第２のラッチ回路４８と、シフトレジスタ５０とから構成されている。

クロック制御回路４２には、クロック発生器１８からクロック信号が供給され、モード制御回路１４から変換モード信号が供給され、動作モード設定用レジスタ１６から動作モード信号が供給される。クロック制御回路４２は、変換モード信号と動作モード信号とに基づいて、クロック信号に同期して、第１のラッチ回路４４と出力セレクタ４６と第２のラッチ回路４８とシフトレジスタ５０とを制御する。例えば、変換モード信号が論理“１”レベルのパラレル／シリアル変換を指示しているとする。この場合、クロック制御回路４２は、動作モード信号に基づいてクロック信号に同期して、第１のラッチ回路４４と出力セレクタ４６を制御して、パラレルデータ入出力端子ＤＡＴＡ（２１：０）から供給されるパラレルデータをシリアルデータに変換させる。一方、変換モード信号が論理“０”レベルのシリアル／パラレル変換を指示しているとする。この場合、クロック制御回路４２は、動作モード信号に基づいてクロック信号に同期して、シフトレジスタ５０と第２のラッチ回路４８とを制御して、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）から供給されるシリアルデータをパラレルデータに変換させる。

第１のラッチ回路４４には、パラレルデータ入出力端子ＤＡＴＡ（２１：０）からパラレルデータが供給される。クロック制御回路４２の制御の下で、第１のラッチ回路４４は、パラレルデータ入出力端子ＤＡＴＡ（２１：０）から供給されるパラレルデータをラッチして、ラッチした信号を出力セレクタ４６へ供給する。クロック制御回路４２の制御の下で、出力セレクタ４６は、第１のラッチ回路４４から供給されるラッチした信号を選択して、選択した信号をシリアル信号として出力する。

シフトレジスタ５０には、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）からシリアルデータが供給される。クロック制御回路４２の制御の下で、シフトレジスタ５０はシリアルデータをシフトし、シフトしたデータを第２のラッチ回路４８へ供給する。クロック制御回路４２の制御の下で、第２のラッチ回路４８は、シフトレジスタ５０から供給されるシフトしたデータをラッチし、ラッチした信号をパラレルデータとして出力する。

次に、図３乃至図６を参照して、図１に示した半導体集積回路装置１０の変換例について説明する。図３は２２ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第１の変換例を示すタイムチャートである。図４は４ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換する第２の変換例を示すタイムチャートである。図５は１６ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第３の変換例を示すタイムチャートである。図６は４ビットパラレルのシリアルデータを１６ビットのパラレルデータに変換する第４の変換例を示すタイムチャートである。

最初に、図３に加えて図１及び図２をも参照して、２２ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する場合の動作について説明する。

図３において、第１行目は基準クロック入力端子ＲＥＦＣＬＫに供給される基準クロック信号を示し、第２行目はパラレルデータ入出力端子ＤＡＴＡ（２１：０）に供給される２２ビットのパラレルデータを示し、第３行目はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から出力されるシリアルデータ用のクロック信号を示し、第４行目は第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）から出力される第１ビット目のシリアルデータを示し、第５行目は第２のシリアルデータ入出力端子（ＤＬ１＋、ＤＬ１−）から出力される第２ビット目のシリアルデータを示し、第６行目は第３のシリアルデータ入出力端子（ＤＬ２＋、ＤＬ２−）から出力される第３ビット目のシリアルデータを示し、第７行目は第４のシリアルデータ入出力端子（ＤＬ３＋、ＤＬ３−）から出力される第４ビット目のシリアルデータを示す。

この場合、モード入力端子ＭＯＤＥ１には、パラレル／シリアル変換の変換方向を指示する論理“１”レベルの変換モード信号が供給される。一方、動作モード設定用レジスタ１６に設定される動作モード信号のビット１とビット２の両方とも論理“０”レベルで、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示している。また、動作モード信号のビット３は論理“０”レベルで、パラレルデータ入出力端子ＤＡＴＡ（２１：０）のすべての２２ビットを使用することを指示している。

変換モード信号が論理“１”レベルのパラレル／シリアル変換を指示しているので、モード制御回路１４は、変換回路１２にパラレル／シリアル変換を行わせるように制御すると共に、クロック発生器１８に基準クロック入力端子ＲＥＦＣＬＫから供給される基準クロック信号の基準周波数を逓倍させて、逓倍したクロック信号をシリアルデータ用のクロック信号として出力させる。本例では、動作モード信号が、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示し、かつパラレルデータ入出力端子ＤＡＴＡ（２１：０）のすべての２２ビットを使用することを指示しているので、動作モード設定用レジスタ１６に設定されている動作モードは、６の逓倍比を規定している。

これにより、図３の第３行目に示されるように、クロック発生器１８は、基準クロック信号の周波数を６逓倍して、６逓倍したクロック信号をシリアルデータ用のクロック信号として出力する。基準クロック信号に同期して、第１のラッチ回路４４は、パラレルデータ入出力端子ＤＡＴＡ（２１：０）から供給される２２ビットのパラレルデータをラッチし、ラッチした信号を出力セレクタ４６へ供給する。クロック制御回路４２の制御の下で、出力セレクタ４６は、これらラッチした信号を選択して、選択した信号を、図３の第４〜７行目に示されるように、４ビットパラレルのシリアルデータとして出力する。

このようにして、２２ビットのパラレルデータが、４ビットパラレルのシリアルデータに変換される。

次に、図４に加えて図１及び図２をも参照して、４ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換する場合の動作について説明する。

図４において、第１行目はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）に供給されるシリアルデータ用のクロック信号を示し、第２行目は第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）に供給される第１ビット目のシリアルデータを示し、第３行目は第２のシリアルデータ入出力端子（ＤＬ１＋、ＤＬ１−）から供給される第２ビット目のシリアルデータを示し、第４行目は第３のシリアルデータ入出力端子（ＤＬ２＋、ＤＬ２−）に供給される第３ビット目のシリアルデータを示し、第５行目は第４のシリアルデータ入出力端子（ＤＬ３＋、ＤＬ３−）に供給される第４ビット目のシリアルデータを示し、第６行目はパラレル用クロック出力端子ＣＬＫＯから出力されるパラレルデータ用のクロック信号を示し、第７行目はパラレルデータ入出力端子ＤＡＴＡ（２１：０）から出力されるパラレルデータを示す。

この場合、モード入力端子ＭＯＤＥ１には、シリアル／パラレル変換の変換方向を指示する論理“０”レベルの変換モード信号が供給される。一方、動作モード設定用レジスタ１６に設定される動作モード信号のビット１とビット２の両方とも論理“０”レベルで、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示している。また、動作モード信号のビット３は論理“０”レベルで、パラレルデータ入出力端子ＤＡＴＡ（２１：０）のすべての２２ビットを使用することを指示している。

変換モード信号が論理“０”レベルのシリアル／パラレル変換を指示しているので、モード制御回路１４は、変換回路１２にシリアル／パラレル変換を行わせるように制御すると共に、クロック発生器１８にシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から供給されるシリアルデータ用のクロック信号の周波数を分周させて、分周したクロック信号をパラレルデータ用のクロック信号として出力させる。本例では、動作モード信号が、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示し、かつパラレルデータ入出力端子ＤＡＴＡ（２１：０）のすべての２２ビットを使用することを指示しているので、動作モード設定用レジスタ１６に設定されている動作モードは、６の分周比を規定している。

これにより、図４の第６行目に示されるように、クロック発生器１８は、シリアルデータ用のクロック信号の周波数を６分周して、６分周したクロック信号をパラレルデータ用のクロック信号として出力する。シリアルデータ用のクロック信号に同期して、シフトレジスタ５０は、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）から供給される４ビットパラレルのシリアルデータをシフトし、シフトした信号を第２のラッチ回路４８へ供給する。クロック制御回路４２の制御の下で、第２のラッチ回路４８は、このシフトした信号をラッチして、ラッチした信号を、図４の第７行目に示されるように、２２ビットのパラレルデータとして出力する。

このようにして、４ビットパラレルのシリアルデータが２２ビットのパラレルデータに変換される。

図５に加えて図１及び図２をも参照して、１６ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する場合の動作について説明する。

図５において、第１行目は基準クロック入力端子ＲＥＦＣＬＫに供給される基準クロック信号を示し、第２行目はパラレルデータ入出力端子ＤＡＴＡ（１５：０）に供給される１６ビットのパラレルデータを示し、第３行目はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から出力されるシリアルデータ用のクロック信号を示し、第４行目は第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）から出力される第１ビット目のシリアルデータを示し、第５行目は第２のシリアルデータ入出力端子（ＤＬ１＋、ＤＬ１−）から出力される第２ビット目のシリアルデータを示し、第６行目は第３のシリアルデータ入出力端子（ＤＬ２＋、ＤＬ２−）から出力される第３ビット目のシリアルデータを示し、第７行目は第４のシリアルデータ入出力端子（ＤＬ３＋、ＤＬ３−）から出力される第４ビット目のシリアルデータを示す。

この場合、モード入力端子ＭＯＤＥ１には、パラレル／シリアル変換の変換方向を指示する論理“１”レベルの変換モード信号が供給される。一方、動作モード設定用レジスタ１６に設定される動作モード信号のビット１とビット２の両方とも論理“０”レベルで、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示している。また、動作モード信号のビット３は論理“１”レベルで、パラレルデータ入出力端子ＤＡＴＡ（１５：０）の１６ビットを使用することを指示している。

変換モード信号が論理“１”レベルのパラレル／シリアル変換を指示しているので、モード制御回路１４は、変換回路１２にパラレル／シリアル変換を行わせるように制御すると共に、クロック発生器１８に基準クロック入力端子ＲＥＦＣＬＫから供給される基準クロック信号の基準周波数を逓倍させて、逓倍したクロック信号をシリアルデータ用のクロック信号として出力させる。本例では、動作モード信号が、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示し、かつパラレルデータ入出力端子ＤＡＴＡ（１５：０）の１６ビットを使用することを指示しているので、動作モード設定用レジスタ１６に設定されている動作モードは、４の逓倍比を規定する。

これにより、図５の第３行目に示されるように、クロック発生器１８は、基準クロック信号の基準周波数を４逓倍して、４逓倍したクロック信号をシリアルデータ用のクロック信号として出力する。基準クロック信号に同期して、第１のラッチ回路４４は、パラレルデータ入出力端子ＤＡＴＡ（１５：０）から供給される１６ビットのパラレルデータをラッチし、ラッチした信号を出力セレクタ４６へ供給する。クロック制御回路４２の制御の下で、出力セレクタ４６は、これらラッチした信号を選択して、選択した信号を、図５の第４〜７行目に示されるように、４ビットパラレルのシリアルデータとして出力する。

このようにして、１６ビットのパラレルデータが４ビットパラレルのシリアルデータに変換される。

次に、図６に加えて図１及び図２をも参照して、４ビットパラレルのシリアルデータを１６ビットのパラレルデータに変換する場合の動作について説明する。

図６において、第１行目はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）に供給されるシリアルデータ用のクロック信号を示し、第２行目は第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）に供給される第１ビット目のシリアルデータを示し、第３行目は第２のシリアルデータ入出力端子（ＤＬ１＋、ＤＬ１−）から供給される第２ビット目のシリアルデータを示し、第４行目は第３のシリアルデータ入出力端子（ＤＬ２＋、ＤＬ２−）に供給される第３ビット目のシリアルデータを示し、第５行目は第４のシリアルデータ入出力端子（ＤＬ３＋、ＤＬ３−）に供給される第４ビット目のシリアルデータを示し、第６行目はパラレル用クロック出力端子ＣＬＫＯから出力されるパラレルデータ用のクロック信号を示し、第７行目はパラレルデータ入出力端子ＤＡＴＡ（１５：０）から出力されるパラレルデータを示す。

この場合、モード入力端子ＭＯＤＥ１には、シリアル／パラレル変換の変換方向を指示する論理“０”レベルの変換モード信号が供給される。一方、動作モード設定用レジスタ１６に設定される動作モード信号のビット１とビット２の両方とも論理“０”レベルで、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示している。また、動作モード信号のビット３は論理“１”レベルで、パラレルデータ入出力端子ＤＡＴＡ（１５：０）の１６ビットを使用することを指示している。

変換モード信号が論理“０”レベルのシリアル／パラレル変換を指示しているので、モード制御回路１４は、変換回路１２にシリアル／パラレル変換を行わせるように制御すると共に、クロック発生器１８にシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から供給されるシリアルデータ用のクロック信号の周波数を分周させて、分周したクロック信号をパラレルデータ用のクロック信号として出力させる。本例では、動作モード信号が、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）の全てを使用することを指示し、かつパラレルデータ入出力端子ＤＡＴＡ（１５：０）の１６ビットを使用することを指示しているので、動作モード設定用レジスタ１６に設定されている動作モードは、４の分周比を規定している。

これにより、図６の第６行目に示されるように、クロック発生器１８は、シリアル用のクロック信号の周波数を４分周して、４分周したクロック信号をパラレルデータ用のクロック信号として出力する。シリアルデータ用のクロック信号に同期して、シフトレジスタ５０は、第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）から供給される４ビットパラレルのシリアルデータをシフトし、シフトした信号を第２のラッチ回路４８へ供給する。クロック制御回路４２の制御の下で、第２のラッチ回路４８は、このシフトした信号をラッチして、ラッチした信号を、図４の第７行目に示されるように、１６ビットのパラレルデータとして出力する。

このようにして、４ビットパラレルのシリアルデータが１６ビットのパラレルデータに変換される。

以上では、２２ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第１の変換例と、４ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換する第２の変換例と、１６ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第３の変換例と、４ビットパラレルのシリアルデータを１６ビットのパラレルデータに変換する第４の変換例とについて述べたが、それ以外の変換例においても同様に動作することは明らかである。

例えば、２２ビットのパラレルデータを２ビットパラレルのシリアルデータに変換するとする。この場合、モード入力端子ＭＯＤＥ１にはパラレル／シリアル変換を指示する論理“１”レベルの変換モード信号が供給される。また、動作モード設定用レジスタ１６には、ビット１が論理“０”レベル、ビット２が論理“１”レベル、ビット３が論理“０”レベルの動作モード信号が設定される。モード制御回路１４によって、変換回路１２はパラレル／シリアル変換を行うように制御される。また、動作モード設定用レジスタ１６に設定された動作モードによって、第１及び第２のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）、（ＤＬ１＋、ＤＬ１−）を使用するように制御され、クロック発生器１８のＰＬＬ２０は１１の逓倍比が規定される。これにより、クロック発生器１８は基準クロック入力端子ＲＥＦＣＬＫから供給される基準クロック信号の基準周波数を１１逓倍して、１１逓倍したクロック信号をシリアルデータ用のクロック信号として出力する。

２ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換するとする。この場合、モード入力端子ＭＯＤＥ１にはシリアル／パラレル変換を指示する論理“０”レベルの変換モード信号が供給される。また、動作モード設定用レジスタ１６には、ビット１が論理“０”レベル、ビット２が論理“１”レベル、ビット３が論理“０”レベルの動作モード信号が設定される。モード制御回路１４によって、変換回路１２はシリアル／パラレル変換を行うように制御される。また、動作モード設定用レジスタ１６に設定された動作モードによって、第１及び第２のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）、（ＤＬ１＋、ＤＬ１−）を使用するように制御され、クロック発生器１８のＰＬＬ２０は１１の分周比が規定される。これにより、クロック発生器１８はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から供給されるシリアルデータ用のクロック信号の周波数を１１分周して、１１分周したクロック信号をパラレルデータ用のクロック信号として出力する。

２２ビットのパラレルデータを１ビットパラレルのシリアルデータに変換するとする。この場合、モード入力端子ＭＯＤＥ１にはパラレル／シリアル変換を指示する論理“１”レベルの変換モード信号が供給される。また、動作モード設定用レジスタ１６には、ビット１が論理“１”レベル、ビット２が論理“０”レベル、ビット３が論理“０”レベルの動作モード信号が設定される。モード制御回路１４によって、変換回路１２はパラレル／シリアル変換を行うように制御される。また、動作モード設定用レジスタ１６に設定された動作モードによって、第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）のみを使用するように制御され、クロック発生器１８のＰＬＬ２０は２２の逓倍比に規定される。これにより、クロック発生器１８は基準クロック入力端子ＲＥＦＣＬＫから供給される基準クロック信号の基準周波数を２２逓倍して、２２逓倍したクロック信号をシリアルデータ用のクロック信号として出力する。

１ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換するとする。この場合、モード入力端子ＭＯＤＥ１にはシリアル／パラレル変換を指示する論理“０”レベルの変換モード信号が供給される。また、動作モード設定用レジスタ１６には、ビット１が論理“１”レベル、ビット２が論理“０”レベル、ビット３が論理“０”レベルの動作モード信号が設定される。モード制御回路１４によって、変換回路１２はシリアル／パラレル変換を行うように制御される。また、動作モード設定用レジスタ１６に設定された動作モードによって、第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）のみを使用するように制御され、クロック発生器１８のＰＬＬ２０は２２の分周比に規定される。これにより、クロック発生器１８はシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から供給されるシリアルデータ用のクロック信号の周波数を２２分周して、２２分周したクロック信号をパラレルデータ用のクロック信号として出力する。

以上の説明で明らかなように、本発明では、変換回路１２の動作モードを、変換回路１２が変換動作を行う前に、動作モード設定用レジスタに設定するようにしたので、半導体集積回路装置１０の端子数を削減することができるという効果を奏する。

図７に図１に示した半導体集積回路装置(変換ＩＣ)１０を２個使用したデータ転送システム１００を示す。図示のデータ転送システム１００は、例えば、折り畳み型携帯電話機のような折畳式携帯端末において、ホストＣＰＵ６０からデータ受信デバイス７０へデータを通信するために使用される。したがって、ホストＣＰＵ６０は、送信パラレルデータを送信する送信部として働き、データ受信デバイス７０は、受信パラレルデータを受信する受信部として働く。

この技術分野において周知のように、折畳式携帯端末では、テンキーなどの操作部を有する下側ユニット１１０と、表示部を有する上側ユニット１２０と、下側ユニット１１０と上側ユニット１２０とを開閉自在に結合するヒンジ部１３０とを有する。ホストＣＰＵ６０は下側ユニット１１０に内蔵され、データ受信デバイス７０は上側ユニット１２０に内蔵される。ヒンジ部１３０は、下側ユニット１１０と上側ユニット１２０とを開閉自在に結合するので、ホストＣＰＵ６０とデータ受信デバイス７０との間を、多数の本数の信号線（バス）で接続することは極めて困難である。

そこで、ヒンジ部１３０を通過させる信号線（伝送線）１７０の本数を少なくするために、下部ユニット１１０には、ホストＣＰＵ６０にパラレル接続されて、並直列変換器（serializer）として動作する第１の変換ＩＣ１０Ａを内蔵し、上側ユニット１２０には、データ受信デバイス７０にパラレル接続されて、直並列変換器（deserializer）として動作する第２の変換ＩＣ１０Ｂを内蔵し、第１の変換ＩＣ１０Ａと第２の変換ＩＣ１０Ｂとをヒンジ部１３０の伝送線１７０を介してシリアル接続する。

第１及び第２の変換ＩＣ１０Ａ及び１０Ｂの構成は、図１に図示した変換ＩＣ１０と同様の構成を有する。したがって、図７では、第１及び第２の変換ＩＣ１０Ａ及び１０Ｂの構成については図示していないが、以下では、図１に示す構成要素を有するものとして説明する。

第１の変換ＩＣ１０Ａのパラレルデータ入出力端子ＤＡＴＡ（２１：０）と待機入力端子／ＳＴＢＹと基準クロック入力端子ＲＥＦＣＬＫとは、第１のバス１５０を介してホストＣＰＵ６０と接続される。ここで、第１の変換ＩＣ１０Ａを並直列変換器として動作させるために、モード入力端子ＭＯＤＥ１には論理“１”レベルの変換モード信号が設定される。

一方、第２の変換ＩＣ１０Ｂのパラレルデータ入出力端子ＤＡＴＡ（２１：０）とパラレル用クロック出力端子ＣＬＫＯとは、第２のバス１６０を介してデータ受信デバイス７０と接続される。ここで、第２の変換ＩＣ１０Ｂを直並列変換器として動作させるために、モード入力端子ＭＯＤＥ１には論理“０”レベルの変換モード信号が設定される。

第１の変換ＩＣ１０Ａの第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）及びシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）は、ヒンジ部１３０中を通過する信号線（伝送線）１７０を介して、それぞれ、第２の変換ＩＣ１０Ｂの第１乃至第４のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）〜（ＤＬ３＋、ＤＬ３−）及びシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）に接続される。

このような構成のデータ転送システム１００において、実際にデータ通信を行う前に、第１及び第２の変換ＩＣ１０Ａ及び１０Ｂの動作モード設定用レジスタ１６に動作モードが設定される。この動作モードの設定は、折畳式携帯端末の電源の投入時やリセット時、或いは待機入力端子／ＳＴＢＹに供給される待機信号の解除後に自動的に行われる。

第１の変換ＩＣ１０Ａにおいては、基準クロック入力端子ＦＥＦＣＬＫに供給される基準クロック信号の最初の立上り時点で、ホストＣＰＵ６０からパラレルデータ入出力端子（２１：０）へ供給される３ビットの動作モード信号が、動作モード設定用レジスタ１６に格納され設定される。

また、第１の変換ＩＣ１０Ａにおいては、上記基準クロック信号に応答して、クロック発生器１８がシリアルデータ用のクロック信号を発生する。このシリアルデータ用のクロック信号は、クロック用出力バッファ２６を通りシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）から信号線（伝送線）１７０を介して第２の変換ＩＣ１０Ｂのシリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）へ供給される。このシリアルデータ用のクロック信号に同期して、変換回路１２は、パラレルデータ入出力端子（２：０）から供給される３ビットの動作モード信号をシリアルデータに変換する。このシリアルデータは、第１のシリアル用出力バッファ２１を通り第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）から信号線（伝送線）１７０を介して第２の変換ＩＣ１０Ｂの第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）へ供給される。

第２の変換ＩＣ１０Ｂにおいて、第１のシリアルデータ入出力端子（ＤＬ０＋、ＤＬ０−）に供給された上記シリアルデータは、第１のシリアルデータ用入力バッファ３１を介して動作モード設定用レジスタ１６に供給される。シリアル用クロック入出力端子（ＣＬＫ＋、ＣＬＫ−）に供給されたシリアルデータ用のクロック信号は、クロック用入力バッファ３６を介して動作モード設定用レジスタ１６に供給される。このシリアルデータ用のクロック信号に同期して、動作モード設定用レジスタ１６は、上記シリアルデータを格納し設定する。これにより、第２の変換ＩＣ１０Ｂにおいても、その動作モード設定用レジスタ１６には、３ビットの動作モード信号が書き込まれ設定される。

このようにして、第１及び第２の変換ＩＣ１０Ａ及び１０Ｂの動作モード設定用レジスタ１６には、変換回路１２の動作モードが自動的に設定される。

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、パラレルデータ入出力端子の使用するビット数が２２ビットか１６ビットかのいずれかであり、４つのシリアルデータ入出力端子を使用する例について述べているが、これに限定されないのは勿論である。

本発明の一実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図１に示した半導体集積回路装置に使用される変換回路の構成を示すブロック図である。 図１に示した半導体集積回路装置における、２２ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第１の変換例を示すタイムチャートである。 図１に示した半導体集積回路装置における、４ビットパラレルのシリアルデータを２２ビットのパラレルデータに変換する第２の変換例を示すタイムチャートである。 図１に示した半導体集積回路装置における、１６ビットのパラレルデータを４ビットパラレルのシリアルデータに変換する第３の変換例を示すタイムチャートである。 図１に示した半導体集積回路装置における、４ビットパラレルのシリアルデータを１６ビットのパラレルデータに変換する第４の変換例を示すタイムチャートである。 図１に示した半導体集積回路装置（変換ＩＣ）を２個使用したデータ転送システムを示すブロック図である。

符号の説明

１０ 半導体集積回路装置
１０Ａ 第１の変換ＩＣ（並直列変換器）
１０Ｂ 第２の変換ＩＣ（直並列変換器）
１２ 変換回路（serializer/deserializer）
１４ モード制御回路（system controller）
１６ 動作モード設定用レジスタ（control register）
１８ クロック発生器（clock generator）
２０ 位相同期ループ（ＰＬＬ）
２１〜２４ シリアルデータ用出力バッファ
２６ クロック用出力バッファ
３１〜３４ シリアルデータ用入力バッファ
３６ クロック用入力バッファ
ＤＡＴＡ（２１：０） パラレルデータ入出力端子
（ＤＬ０＋、ＤＬ０−） 第１のシリアルデータ入出力端子
（ＤＬ１＋、ＤＬ１−） 第２のシリアルデータ入出力端子
（ＤＬ２＋、ＤＬ２−） 第３のシリアルデータ入出力端子
（ＤＬ３＋、ＤＬ３−） 第４のシリアルデータ入出力端子
ＭＯＤＥ１ モード入力端子
／ＳＴＢＹ 待機入力端子
ＲＥＦＣＬＫ 基準クロック入力端子
ＣＬＫＯ パラレル用クロック出力端子
（ＣＬＫ＋、ＣＬＫ−） シリアル用クロック入出力端子
４２ クロック制御回路
４４ 第１のラッチ回路
４６ 出力セレクタ
４８ 第２のラッチ回路
５０ シフトレジスタ
６０ ホストＣＰＵ（送信部）
７０ データ受信デバイス（受信部）
１００ データ転送システム
１１０ 下側ユニット
１２０ 上側ユニット
１３０ ヒンジ部
１５０ 第１のバス
１６０ 第２のバス
１７０ 信号線（伝送線）

Claims (6)

1. パラレルデータを入出力するための複数の端子から成るパラレルデータ入出力端子と、シリアルデータを入出力するための複数の端子から成るシリアルデータ入出力端子と、前記シリアルデータと前記パラレルデータとの間の変換を行う変換回路と、該変換回路に対して、前記シリアルデータから前記パラレルデータへ変換させる第１の変換モードと前記パラレルデータから前記シリアルデータへ変換させる第２の変換モードとのいずれか一方を設定するモード制御回路とを有する半導体集積回路装置であって、
   前記モード制御回路に接続されて、変換の方向を指示する変換モード信号を入力する１つのモード入力端子と、
   前記変換回路による変換動作を行う前の初期化直後のデータ通信によって、前記パラレルデータ入出力端子の使用する端子数と前記シリアルデータ入出力端子の使用する端子数とを決定する動作モードを設定するための動作モード設定用レジスタと、
   を有し、
   前記動作モード設定用レジスタへの前記動作モードの設定が、前記パラレルデータ入出力端子及び前記シリアルデータ入出力端子の双方から設定可能であることを特徴とする半導体集積回路装置。
2. 基準クロック信号を入力するための基準クロック入力端子と、パラレルデータ用のクロック信号を出力するためのパラレル用クロック出力端子と、シリアルデータ用のクロック信号を入出力するためのシリアル用クロック入出力端子とを持ち、
   前記モード制御回路が前記第１の変換モードに設定されているときには、前記動作モード設定用レジスタに設定されている動作モードによって規定される分周比で、前記シリアル用クロック入出力端子から入力される前記シリアルデータ用クロック信号の周波数を分周して、該分周したクロック信号を前記パラレルデータ用のクロック信号として前記パラレル用クロック出力端子から出力し、前記モード制御回路が前記第２の変換モードに設定されているときには、前記動作モード設定用レジスタに設定されている動作モードによって規定される逓倍比で、前記基準クロック入力端子から入力される前記基準クロック信号の基準周波数を逓倍して、該逓倍したクロック信号を前記シリアル用のクロック信号として前記シリアル用クロック入出力端子から出力する、クロック発生器を更に有する、請求項１に記載の半導体集積回路装置。
3. パラレルデータを入出力するための複数の端子から成るパラレルデータ入出力端子と、シリアルデータを入出力するための複数の端子から成るシリアルデータ入出力端子と、前記シリアルデータと前記パラレルデータとの間の変換を行う変換回路と、該変換回路に対して、前記シリアルデータから前記パラレルデータへ変換させる第１の変換モードと前記パラレルデータから前記シリアルデータへ変換させる第２の変換モードとのいずれか一方を設定するモード制御回路とを有する半導体集積回路装置に対してモードを設定する方法であって、
   前記モード制御回路に接続される１つのモード入力端子から、変換の方向を指示する変換モード信号を入力する段階と、
   前記変換回路による変換動作を行う前の初期化直後のデータ通信によって、動作モード設定用レジスタに、前記パラレルデータ入出力端子の使用する端子数と前記シリアルデータ入出力端子の使用する端子数とを決定する動作モードを設定する段階と、
   を含み、
   前記動作モード設定レジスタへの前記動作モードの設定を、前記パラレルデータ入出力端子及び前記シリアルデータ入出力端子の双方から設定可能としたことを特徴とする半導体集積回路装置のモード設定方法。
4. 前記半導体集積回路装置は、基準クロック信号を入力するための基準クロック入力端子と、パラレルデータ用のクロック信号を出力するためのパラレル用クロック出力端子と、シリアルデータ用のクロック信号を入出力するためのシリアル用クロック入出力端子とを持つと共に、クロック発生器を備え、
   前記モード制御回路が前記第１の変換モードに設定されているときには、前記クロック発生器に、前記動作モード設定用レジスタに設定されている動作モードによって規定される分周比で、前記シリアル用クロック入出力端子から入力される前記シリアルデータ用クロック信号の周波数を分周させて、該分周したクロック信号を前記パラレルデータ用のクロック信号として前記パラレル用クロック出力端子から出力させる段階と、
   前記モード制御回路が前記第２の変換モードに設定されているときには、前記クロック発生器に、前記動作モード設定用レジスタに設定されている動作モードによって規定される逓倍比で、前記基準クロック入力端子から入力される前記基準クロック信号の基準周波数を逓倍させて、該逓倍したクロック信号を前記シリアル用のクロック信号として前記シリアル用クロック入出力端子から出力させる段階と
   を更に有する、請求項３に記載の半導体集積回路装置のモード設定方法。
5. 送信パラレルデータを出力する送信部と、該送信部に接続されて、前記送信パラレルデータを送信シリアルデータに変換するパラレル／シリアル変換回路と、前記送信シリアルデータを伝送する伝送線と、該伝送線で伝送された前記送信シリアルデータを受信シリアルデータとして受け、該受信シリアルデータを受信パラレルデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路に接続されて、前記受信パラレルデータを受信する受信部とを有するデータ転送システムであって、
   前記パラレル／シリアル変換回路および前記シリアル／パラレル変換回路の各々として請求項１又は２に記載の半導体集積回路装置を使用し、
   前記パラレル／シリアル変換回路は、前記半導体集積回路装置が前記モード入力端子から入力された変換モード信号によって前記モード制御回路に前記第２の変換モードが設定されたものであり、
   前記シリアル／パラレル変換回路は、前記半導体集積回路装置が前記モード入力端子から入力された変換モード信号によって前記モード制御回路に前記第１の変換モードが設定されたものである、
   ことを特徴とするデータ転送システム。
6. 前記パラレル／シリアル変換回路の前記動作モード設定用レジスタには、前記送信部から前記パラレルデータ入出力端子に供給された前記動作モードが設定され、
   前記シリアル／パラレル変換回路の前記動作モード設定用レジスタには、前記パラレル／シリアル変換回路から前記伝送線を介して前記シリアルデータ入出力端子に供給された前記動作モードが設定される、
   請求項５に記載のデータ転送システム。

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