JP2008140003A

JP2008140003A - 回路ユニット

Info

Publication number: JP2008140003A
Application number: JP2006324167A
Authority: JP
Inventors: Takayuki Suzuki; 貴之鈴木
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2006-11-30
Filing date: 2006-11-30
Publication date: 2008-06-19
Anticipated expiration: 2026-11-30
Also published as: JP4582082B2

Abstract

【課題】バス調停回路周辺のバスラインを大幅に削減でき、バス調停回路周辺のスペースを効率的に利用可能な構成を提供する。
【解決手段】回路ユニット１は、メモリに対してバスラインＢＬ１〜ＢＬ５を介してアクセス可能な複数の処理回路１４〜１９と、ＣＰＵ１０と、バス調停回路２６と、中継回路２１とを備えている。この中継回路２１は、各処理回路１４〜１９から延びるバスラインを減らし、その減らしたバスラインをバス調停回路２６に接続する役割を果たすものである。このうち、第１中継回路２２は、ＣＰＵ１０の配置領域を除いた残余領域のうちのバス調停回路２６よりも一方の側の領域に配置される複数の処理回路１４，１５にバスラインＢＬ４を介して接続され、第２中継回路２３は、バス調停回路２６よりも他方の側の領域に配置される複数の処理回路１６〜１９にバスラインＢＬ５を介して接続されている。
【選択図】図２

Description

本発明は、回路ユニット関する。

従来より、画像形成装置のＬＳＩなどでは、バスラインを介して複数の処理回路からメモリにアクセスする技術が用いられている。このような回路ユニットでは、バスラインの利用許可をバス調停回路によって管理する方法が用いられている。
特開平１１−３１０３１号公報

一般的な回路ユニットでは、バスラインの利用許可をバス調停回路によって管理する都合上、バス調停回路付近に複数の処理回路からの信号線などが集中しやすくなる。このように信号線が集中したエリアは、回路等を配置するスペースが小さくなるため、レイアウト上の自由度が小さくなりやすく、処理回路を所望の位置に配置しにくくなってしまう。

このようにレイアウト上の制約が大きいと、例えば、各処理回路をバス調停回路から離れたスペースに配置しなければならなくなり、処理回路とバス調停回路との間の信号伝播時間が長くなってしまうという問題が生じる。逆に、処理回路をバス調停回路に少しでも近づけようとすると、回路設計が複雑化しやすく、回路設計に多大な時間を費やしてしまうこととなる。

本発明は上記のような事情に基づいて完成されたものであって、複数の処理回路からバスラインを介してメモリにアクセス可能な回路ユニットにおいて、バス調停回路周辺のバスラインを大幅に削減でき、バス調停回路周辺のスペースを効率的に利用可能な構成を提供することを目的とする。

本発明の回路ユニットは、メモリに対してバスラインを介してアクセス可能な複数の処理回路と、前記複数の処理回路を制御するＣＰＵと、前記バスラインによって前記メモリと前記複数の処理回路と接続され、前記複数の処理回路のいずれかに前記バスラインの利用許可を与えるバス調停回路と、各処理回路から延びるバスラインの数を減らし、その減らしたバスラインを前記バス調停回路に接続し、前記バス調停回路による利用許可対象となる処理回路との間で情報通信する中継回路と、を備え、前記中継回路は、前記ＣＰＵの配置領域を除いた残余領域のうちの前記バス調停回路よりも一方の側の領域に配置される前記複数の処理回路に、前記バスラインを介して接続される第１中継回路と、前記バス調停回路よりも他方の側の領域に配置される前記複数の処理回路に、前記バスラインを介して接続される第２中継回路と、を含んでいる。
本発明によれば、複数の処理回路からの複数の情報伝送のためのバスラインが中継回路にまとめられ、その中継回路が、バス調停回路によって許可が与えられる処理回路と選択的に情報通信するようになっている。従って、複数の処理回路のいずれもがバス調停回路にアクセスしうるように構成しつつ、バス調停回路周辺のバスラインを大幅に削減することができ、ひいては、バス調停回路周辺のスペースをより効率的に利用できるようになる。

また、上記構成において、前記第１中継回路を前記バス調停回路よりも前記一方の側の領域に配置し、前記第２中継回路を、前記バス調停回路よりも前記他方の側の領域に配置してもよい。
このようにすれば、各領域の配置を考慮した上で、それぞれの領域に適した位置にそれぞれ中継回路を配置できるようになる。

また、上記構成において、前記複数の処理回路を、端子又はハードマクロに接続される配置制約回路を有する構成とし、前記配置制約回路を、当該配置制約回路から最短距離に配置される前記中継回路に接続される構成とすることができる。
このようにすれば、位置的な制約の大きい複数の配置制約回路を、それぞれ近接する中継回路でまとめることができる。従って、複数の配置制約回路からのアクセスラインを全てバス調停回路に接続するような場合と比較してラインの削減効果が極めて高くなる。

また、前記ハードマクロを、当該回路ユニットの外縁に接するように配してもよい。
このようにすれば、ハードマクロを効率的に配置でき、スペースを効率的に使用できる構成となる。

また、上記構成において、当該回路ユニットは、外縁が矩形状をなしており、前記ＣＰＵは、当該回路ユニットの４つの角部のうち１つの角部に配置され、前記残余領域は、Ｌ字状に構成するようにしてもよい。
このようにすれば、外形が簡素な回路ユニットにおいてＣＰＵをより効率的に配置することができる。また、このような制約下ではバス調停回路付近の配線集中が懸念されるが、一方領域及び他方領域において処理回路からの配線が効率的にまとめられるため、バス調停回路付近での処理回路からの配線集中を効果的に抑制できる。

また、上記構成において、前記中継回路は、前記処理回路から当該中継回路を介して前記バス調停回路まで伝送される伝送信号の伝送時間よりも、その伝送信号を出力する前記処理回路の動作周期のほうが長くなるように配置することもできる。
このようにすれば、レイアウト作業を短時間で終えることができる。

また、前記メモリ又は前記メモリに接続されるメモリインターフェースを備え、前記バス調停回路は、前記メモリ又は前記メモリインターフェースに対して直線状の前記バスラインを介して接続されている。
このようにすると、バス調停回路とメモリ又はメモリインターフェースとの間の時間ロスが少なく良好な情報伝送が可能となる。

また、前記バス調停回路と、前記メモリ又は前記メモリインターフェースとの間には前記バスラインのみ配されている。
このようにすれば、バス調停回路とメモリ又はメモリインターフェースとの間の時間ロスが少なくなり、かつ回路配置も効率的となる。

本発明によれば、複数の処理回路からの複数の情報伝送のためのバスラインが中継回路にまとめられ、その中継回路が、バス調停回路によって許可が与えられる処理回路と選択的に情報通信するようになっている。従って、複数の処理回路のいずれもがバス調停回路にアクセスしうるように構成しつつ、バス調停回路周辺のバスラインを大幅に削減することができ、ひいては、バス調停回路周辺のスペースをより効率的に利用できるようになる。

＜実施形態１＞
本発明の実施形態１を図面を参照して説明する。
図１は、本発明の実施形態１に係る回路ユニットを概念的に例示するブロック図である。図２は、実施形態１の回路ユニットのレイアウトを概略的に説明する説明図である。図３は、残余領域を説明する説明図である。

本発明の回路ユニット１は、例えばレーザプリンタ等の画像形成装置の制御部に用いられるものである。回路ユニット１は、図１，図２に示すように、ＳＤＲＡＭ３（ＳＤＲＡＭ３はメモリの一例に相当する）に対してバスラインＢＬ１〜ＢＬ５を介してアクセス可能な複数の処理回路１４〜１９と、複数の処理回路１４〜１９を制御するＣＰＵ１０とを備える。さらに、回路ユニット１は、バスラインＢＬ１によってＳＤＲＡＭ３に接続されると共にバスラインＢＬ２〜ＢＬ５によって複数の処理回路１４〜１９に接続され、複数の処理回路１４〜１９のいずれかにバスラインＢＬ１〜ＢＬ５の利用許可を与えるバス調停回路２６を備えている。なお、図１に示すようにＣＰＵ１０は、内部回路制御インターフェース１２を介して各処理回路１４〜１９に接続されているが、図３ではこの内部回路制御インターフェース１２を省略して示している。また、ＣＰＵ１０は、フラッシュＲＯＭインターフェース１１を介して外部のフラッシュＲＯＭ２に接続されている。

図２に示すように、本実施形態に係る回路ユニット１では、バス調停回路２６と複数の処理回路１４〜１９の間に中継回路２１が介在している。この中継回路２１は、各処理回路１４〜１９から延びるバスラインＢＬ４，ＢＬ５を減らし、その減らしたバスラインＢＬ２，ＢＬ３をバス調停回路２６に接続し、バス調停回路２６による利用許可対象となる処理回路との間で情報通信する構成をなしている。つまり、中継回路２１が存在しない状態の場合、複数の処理回路１４〜１９からそれぞれバスラインＢＬ４，ＢＬ５を延ばしてバス調停回路２６に接続する必要があるが、中継回路２１は、これらバスラインＢＬ４，ＢＬ５の総面積及び総体積を減らし、その減らして残ったバスラインＢＬ２、ＢＬ３をバス調停回路２６に接続する役割を果たしている。

中継回路２１は、第１中継回路２２と第２中継回路２３とを備えている。第１中継回路２２は、ＣＰＵ１０の配置領域を除いた残余領域（図３の一点鎖線ＳＰ１の領域参照）のうちのバス調停回路２６よりも一方の側の領域（一点鎖線ＳＰ１に囲まれる領域のうちのハッチング側の領域）に配置される複数の処理回路１４、１５に、バスラインＢＬ４を介して接続されている。また、第２中継回路２３は、バス調停回路２６よりも他方の側の領域（一点鎖線ＳＰ１に囲まれる領域のうちのハッチングとは反対側の領域）に配置される複数の処理回路１６〜１９に、バスラインＢＬ５を介して接続される構成をなしている。

即ち、複数の処理回路１４〜１９からの複数のバスラインが中継回路２１にまとめられ、その中継回路２１が、バス調停回路２６によって許可が与えられる処理回路と選択的に情報通信するようになっている。これにより、複数の処理回路１４〜１９のいずれもがバス調停回路２６にアクセスできるようになっており、かつ、各処理回路１４〜１９からそれぞれバス調停回路２６にバスラインを直接接続する構成と比較してバス調停回路２６周辺におけるバスラインの大幅な削減が図られている。

なお、各処理回路１４〜１９からバス調停回路２６に対してそれぞれ図示しない信号線が設けられている。各処理回路１４〜１９は、ＳＤＲＡＭ３へのアクセスを希望する場合、バス調停回路２６に対し図示しない信号線を介して要求信号を送信する。バス調停回路２６は、予め決められた手順に従い、要求信号を出力した処理回路に対してＳＤＲＡＭ３へのアクセスを許可するか否かを判断する。要求信号を出力した処理回路に対しＳＤＲＡＭ３へのアクセスを許可する場合には、バス調停回路２６は、中継回路２１に対し要求信号を出力した処理回路の通信路を確保する旨の指令を与える。中継回路２１は、要求信号を出力した処理回路からバスラインＢＬ２又はＢＬ３を介した通信が可能となるように通信路を切り換える。

第１中継回路２２は、バス調停回路２６よりも上記一方の側の領域（一点鎖線ＳＰ１に囲まれる領域のうちのハッチング側の領域）に配置されており、同じく一方側の領域に配置される複数の処理回路１４、１５と近接した位置関係となっている。第２中継回路２４は、バス調停回路２６よりも上記他方の側の領域（一点鎖線ＳＰ１に囲まれる領域のうちのハッチングとは反対側の領域）に配置されており、他方側の領域に配置される複数の処理回路１６〜１９と近接した位置関係となっている。

また、図３に示すように、複数の処理回路１４〜１９のうち、処理回路１４〜１６は、端子又はハードマクロに接続される配置制約回路とされている（なお、本実施形態では、端子又はハードマクロに接続される処理回路を配置制約回路としている）。配置制約回路に相当する処理回路１４〜１６はそれぞれ、各処理回路から最短距離に配置される中継回路２１に接続される構成となっている。

即ち、端子３４に接続される処理回路１４（配置制約回路）及びハードマクロに相当するＳＲＡＭ３２に接続される処理回路１５（配置制約回路）は、２つの中継回路２２、２３のうち、これら処理回路１４、１５から最短距離に配置される方の第１中継回路２２に接続されている。同様に、ハードマクロに相当するＡＤ変換回路３６に接続される処理回路１６（配置制約回路）は、２つの中継回路２２、２３のうち、処理回路１６から最短距離に配置される方の第２中継回路２３に接続されている。なお、本実施形態では、各ハードマクロ（ＳＲＡＭ３２、ＡＤ変換回路３６）は、基板９の周縁部上に搭載され、当該回路ユニット１の外縁に接するように配されている。また、外部と接続する端子３４も、当該回路ユニット１の外縁に接するように配されている。

また、回路ユニット１において基板９は矩形状をなしており、この基板９の外縁は回路ユニット１の外縁に相当するため、当該回路ユニット１全体としても外縁が矩形状をなしている。ＣＰＵ１０は、当該回路ユニット１の４つの角部５〜８のうち１つの角部８に寄った状態で配置され、ＣＰＵ１０の配置領域を除く残余領域（図３の一点鎖線ＳＰ１内の領域を参照）は、Ｌ字状に構成されている。

上記構成のような構成において、中継回路２１は、各処理回路１４〜１９から当該中継回路２１を介してバス調停回路２６まで伝送される伝送信号の伝送時間よりも、その伝送信号を出力する処理回路の動作周期のほうが長くなるように配置されている。

本実施形態では、回路ユニット１の基板９上にメモリインターフェース２８が設けられている。メモリインターフェース２８は、基板９の周縁部に設けられた端子３８を介して当該回路ユニット１の外部に設けられるＳＤＲＡＭ３に電気的に接続されている。バス調停回路２６は、メモリインターフェース２８に対して直線状のバスラインＢＬ１を介して接続されている。また、バス調停回路２６と、メモリインターフェース２８との間にはバスラインＢＬ１のみが配され、バス調停回路２６とメモリインターフェース２８とが近接配置されるように、他の回路等が配されない構成となっている。

以上のように、本発明によれば、複数の処理回路１４〜１９からの複数の情報伝送のためのバスラインが中継回路にまとめられ、その中継回路が、バス調停回路２６によって許可が与えられる処理回路と選択的に情報通信するようになっている。従って、複数の処理回路１４〜１９のいずれもがバス調停回路２６にアクセスできるようになると共に、バス調停回路２６周辺のバスラインを大幅に削減することができ、ひいては、バス調停回路２６周辺のスペースをより効率的に利用できるようになる。

また、第１中継回路２２をバス調停回路２６よりも一方の側の領域に配置し、第２中継回路２４を、バス調停回路２６よりも他方の側の領域に配置している。従って、各領域の配置を考慮した上で、それぞれの領域に適した位置にそれぞれ中継回路を配置できる。

また、複数の処理回路１４〜１９は、端子又はハードマクロに接続される配置制約回路を有する構成とされており、各配置制約回路は、当該配置制約回路から最短距離に配置される中継回路に接続される構成となっている。従って、位置的な制約の大きい複数の配置制約回路が、それぞれ近接する中継回路でまとめられ、複数の配置制約回路からのアクセスラインを全てバス調停回路２６に接続するような場合と比較してラインの削減効果が極めて高くなる。

また、ハードマクロが、回路ユニット１の外縁に接するように配されているため、ハードマクロの効率的配置が図られ、スペースを効率的に使用できる構成となっている。

また、回路ユニット１は、外縁が矩形状となっており、ＣＰＵ１０は、当該回路ユニットの４つの角部５〜８のうち１つの角部８に寄った状態で配置され、残余領域は、Ｌ字状に構成されている。このようにすれば、外形が簡素な回路ユニット１においてＣＰＵ１０をより効率的に配置することができる。また、このような制約下ではバス調停回路２６付近の配線集中が懸念されるが、一方領域及び他方領域において処理回路１４〜１９からの配線が効率的にまとめられるため、バス調停回路２６付近での処理回路１４〜１９からの配線集中を効果的に抑制できる。

また、上記構成において、中継回路２１は、処理回路１４〜１９から当該中継回路２１を介してバス調停回路２６まで伝送される伝送信号の伝送時間よりも、その伝送信号を出力する処理回路の動作周期のほうが長くなるように配置されている。このようにすれば、レイアウト作業を短時間で終えることができる。

また、回路ユニット１は、メモリの一例に相当するＳＤＲＡＭ３に接続されるメモリインターフェース２８を備えており、バス調停回路２６は、メモリインターフェース２８に対して直線状のバスラインＢＬ１を介して接続されている。このようにすると、バス調停回路２６とメモリインターフェース２８との間の時間ロスが少なく良好な情報伝送が可能となる。

また、バス調停回路２６と、メモリインターフェースとの間にはバスラインＢＬ１のみが配されている。このようにすれば、バス調停回路２６とメモリインターフェース２８との間の時間ロスが少なくなり、かつ回路配置も効率的となる。

＜実施形態２＞
次に、本発明の実施形態２を図４によって説明する。なお、図４は、実施形態２に係る回路ユニットのレイアウトを概略的に説明する説明図である。本実施形態では、回路ユニット１の基板上にメモリの一例に相当するＳＤＲＡＭ５０が配されており、バス調停回路２６に接続されている点が実施形態１と異なっている。即ち、メモリインターフェース２８、端子３８、ＳＤＲＡＭ３を省略して代わりにＳＤＲＡＭ５０を配した点のみが実施形態１と異なっており、それ以外の構成は実施形態１と同一である。よって実施形態１と同一の部分については同一の符号を付し、詳細な説明は省略する。

本実施形態の回路ユニット１は、上述のようにＳＤＲＡＭ５０を備えており、バス調停回路２６は、ＳＤＲＡＭ５０に対して直線状のバスラインＢＬ１を介して接続されている。また、バス調停回路２６と、ＳＤＲＡＭ５０との間にはバスラインＢＬ１のみが配されている。

＜実施形態３＞
次に、本発明の実施形態３を図５によって説明する。
実施形態３の構成は、各部品の配置レイアウトが実施形態１と異なり、各部品の機能、各部品の回路構成は実施形態１と同一である。よって各部品については実施形態１と同一の符号を付し、詳細な説明は省略することとする。実施形態３の回路ユニット１は、実施形態１と同様にＣＰＵ１０の配置領域を除いた残余領域がＬ字状に構成されており、バス調停回路２６は、残余領域の端部寄りに配置されている。即ち、実施形態１のように、バス調停回路２６が残余領域を２つの矩形状の領域に分断する位置に配置されるのではなく、バス調停回路２６が残余領域を１つの矩形状の領域と１つのＬ字状の領域とに分断する位置に配置されている。残余領域からバス調停回路２６及びメモリインターフェース２８の配置領域を除いた領域において、第１中継回路２２と処理回路１４及び１５が、ＳＲＡＭ３２及び端子３４近傍にまとまって配置されており、第２中継回路２３と処理回路１６〜１９が、ＡＤ変換回路３６近傍にまとまって配置されている。

このような構成においても、実施形態１と同様に、複数の処理回路１４〜１９からの複数の情報伝送のためのバスラインが中継回路２１にまとめられ（詳しくは第１中継回路２２及び第２中継回路２３それぞれにまとめられ）、その中継回路２１が、バス調停回路２６によって許可が与えられる処理回路と選択的に情報通信することとなる。従って、複数の処理回路１４〜１９のいずれもがバス調停回路２６にアクセスできるようになると共に、バス調停回路２６周辺のバスラインを大幅に削減することができ、ひいては、バス調停回路２６周辺のスペースをより効率的に利用できるようになる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記実施形態ではメモリの一例としてＳＤＲＡＭを例示したが、他の種類のメモリ（例えば、ＥＥＰＲＯＭなどの不揮発性メモリ等）であってもよい。
（２）上記実施形態では、全体として矩形状の回路ユニットを例示したが、回路ユニットの外形は矩形状でなくてもよい。

図１は、本発明の実施形態１に係る回路ユニットを概念的に例示するブロック図である。図２は、実施形態１の回路ユニットのレイアウトを概略的に説明する説明図である。図３は、残余領域等を説明する説明図である。図４は、実施形態２に係る回路ユニットのレイアウトを概略的に説明する説明図である。図５は、実施形態３に係る回路ユニットのレイアウトを概略的に説明する説明図である。

符号の説明

１…回路ユニット
３…ＳＤＲＡＭ（メモリ）
５，６，７，８…角部
１０…ＣＰＵ
１４，１５，１６，１７…処理回路（配置制約回路）
１８，１９…処理回路…
２１…中継回路
２２…第１中継回路
２３…第２中継回路
２６…バス調停回路
２８…メモリインターフェース
３２…ＳＲＡＭ（ハードマクロ）
３４…端子
３６…ＡＤ変換回路（ハードマクロ）
ＢＬ１〜ＢＬ５…バスライン

Claims

メモリに対してバスラインを介してアクセス可能な複数の処理回路と、
前記複数の処理回路を制御するＣＰＵと、
前記バスラインによって前記メモリと前記複数の処理回路とに接続され、前記複数の処理回路のいずれかに前記バスラインの利用許可を与えるバス調停回路と、
各処理回路から延びるバスラインを減らし、その減らしたバスラインを前記バス調停回路に接続し、前記バス調停回路による利用許可対象となる処理回路との間で情報通信する中継回路と、
を備え、
前記中継回路は、
前記ＣＰＵの配置領域を除いた残余領域のうちの前記バス調停回路よりも一方の側の領域に配置される前記複数の処理回路に、前記バスラインを介して接続される第１中継回路と、
前記バス調停回路よりも他方の側の領域に配置される前記複数の処理回路に、前記バスラインを介して接続される第２中継回路と、
を含む回路ユニット。
前記第１中継回路は、
前記バス調停回路よりも前記一方の側の領域に配置され、
前記第２中継回路は、
前記バス調停回路よりも前記他方の側の領域に配置されることを特徴とする請求項１に記載の回路ユニット。
前記複数の処理回路は、端子又はハードマクロに接続される配置制約回路を有し、
前記配置制約回路は、当該配置制約回路から最短距離に配置される前記中継回路に接続されていることを特徴とする請求項１又は請求項２に記載の回路ユニット。
前記ハードマクロは、当該回路ユニットの外縁に接するように配されていることを特徴とする請求項３に記載の回路ユニット。
当該回路ユニットは、外縁が矩形状をなしており、
前記ＣＰＵは、当該回路ユニットの４つの角部のうち１つの角部に配置され、
前記残余領域は、Ｌ字状に構成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の回路ユニット。
前記中継回路は、前記処理回路から当該中継回路を介して前記バス調停回路まで伝送される伝送信号の伝送時間よりも、その伝送信号を出力する前記処理回路の動作周期のほうが長くなるように配置されていることを特徴とする請求項１から請求項６のいずれか１項に記載の回路ユニット。
前記メモリ又は前記メモリに接続されるメモリインターフェースを備え、
前記バス調停回路は、前記メモリ又は前記メモリインターフェースに対して直線状の前記バスラインを介して接続されていることを特徴とする請求項１から請求項６のいずれか１項に記載の回路ユニット。
前記バス調停回路と、前記メモリ又は前記メモリインターフェースとの間には前記バスラインのみ配されていることを特徴とする請求項１から請求項７のいずれか１項に記載の回路ユニット。