JPS6324315A - スカラ演算とベクトル演算のス−パ−ポジシヨンコンピユ−タのためのバツクプレイン構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （発明の産業上の利用分野） 本発明は、コンピュータの各部間の通信に使用される内
部バスラインのためのバックプレイン構造に関する。

（従来の技術） はとんどのコンピュータは一般にデータ及びプログラム
命令を格納するたるのメモリ部、−時的にデータを格納
するためのバッファ部、すなわちレジスタ部、および、
演算を実行するための機能ユニット部からなる。コンピ
ュータ内の各部間の通信と、またコンピュータと周辺装
置との通信にはデータ、アドレス、および、制郭信号を
転送するために１以上のバスラインが使用される。その
バスラインは双方向性であるか、あるいは、単方向であ
る。分割されたバスラインを使用すると各ユニットの内
部接続は非常に簡単になる。しかし、信号の衝突や干渉
の問題避けるように注意して設計されなければならない
。はとんどのコンピュータにおいて、構成要素を含む種
々の回路長板は適当なバックプレイン上の基板エツジコ
ネクタ内に取付けられており、信号ラインは各構成要素
間に信号を通信するために、全ての基板上の対応するバ
スラインのビンを接続するようにバックプレイン上を走
っている。コンピュータのサイズ、速度、および複雑さ
が増すと、各部の内部接続の問題は複雑になる。信号を
転送するために必要なラインの数は、スカラ演算とベク
トル演算をスーパーポジションするコンピュータでは巨
大な数に増加し、それは今日の高密度エツジコネクタの
範囲から外れてしまう。このようにして、コンピュータ
アーキテクチャは、必要とされる分離されたバスライン
の数を提供するには不十分なビンを基板エツジコネクタ
が有するにすぎないということがわかる。

例えば、単一バックプレイン上に２本から４本の３２ビ
ツトバスを有する標準的なスカラ演算コンピュータでは
実際にバックプレインの物理的電気的容量が飽和してい
る。そのようなバックプレインは１８本の６４ビツトバ
スラインを必要とするアーキテクチャに対してはまった
く不十分である。

また、隣合うバスライン間の距離は最少許容限度であり
、それ以下ではライン間の干渉が発生する。

非常に多数のバスラインが信号転送のために必要とされ
る場合、必要な数のラインを提供するために充分な距離
がバックプレイン上にはない。これに加えて特定のコン
ピュータで必要とされる信号転送の速度によって、その
ラインの長さが制限されるという事実がある。

これらの問題のうちいくつかは、回路基板間をポイント
ワイヤリングすることによって過去において解決されて
いる。しかし、この結果、大型コンピュータではワイヤ
リングの距離が長くなり、データ転送の速度が落ちてし
まった。ポイントワイヤリングによる製造は、また、非
常に時間がかかり、冗長な動作を必要とし、従って、そ
のようなコンピュータの製造コストは増加し、生産数量
は比較的低下する。そのようなマシンのバックプレイン
は集積されたバスラインバックプレイ構造を有する装置
におけるアッセンブリとメンテナンスの比較的容易なこ
とと比べて、ワイヤリングが巨大であり、据付けとメン
テナンスが困難である。

最近スカシ演算能力とベクトル演算能力を兼ね備えたア
ーキテクチャを提供することによって高能率計算を実現
するコンピューターの分野が現われた。スカシ構造とベ
クトル構造を単一の構成に集積することは、スーパーポ
ジションと呼ばれる。

このスーパーポジションによりスカシ処理の精度と柔軟
性を保ちながらベクトル処理に固有の速度を達成するた
めにスカシシステムとベクトルシステムとコンパチブル
なソフトウェアを使用することができるコンピュータマ
シンが現われた。ベクトル機能とスカシ機能をスーパー
ポジションするマシンは一般的にスーパーコンピュータ
と呼ばれる。この種のマシンの最もよい例としては、ミ
ネソタ州チッペアホールのクレイリサーチ株式会社から
販売されている製品がある。これらのコンピューターは
、例えば、ベクトルデータ構造のスタートインデックス
とエンドインデックスを計算するために同時にスカシ演
算とベクトル演算を実行することと、および、インデッ
クスで指定されたベクトル構造上のメモリ参照動作と機
能演算を実行するためのベクトル技術を採用することに
よって、スカシ演算とベトル演算をスーパーポジション
する。

普通、スカシ演算とベクトル演算をスーパーポジション
するコンピュータは、インターリーブされる複数の個別
のメモリユニットからなるメインメモリを有し、それら
の複数のメモリユニットにおいて、いくつかのメモリユ
ニットは、格納と呼出しを同時に処理することによって
同時にアクセスされることができる。スーパポジション
のためにはまた複数の機能ユニットが必要であり、それ
らの各々は、指定された算術機能、あるいは、論理機能
を実行するためのものである。通常機能ユニットはパイ
プライン構造をしており、前の演算のために一組のオペ
ランドをまだ処理している間に、次の演算のための一組
のオペランドが受信されることができる。そのような機
能ユニットは、スカシオペランドに関する浮動少数点演
算と性能と同様に、ベクトル演算のために使用されるこ
とができる。最後に、スーパーポジションコンピュータ
のアーキテクチャは通常、メモリと機能ユニットの間に
バッファ、すなわちキャッシュとして働くスカシとベク
トルのレジスタバンクを有する。

バッフ７レジスタを設ける第１の目的は、スカシ演算の
際にメモリアクセス時間を減少させることであり、ベク
トル演算の際にメモリのスルーブツトを増加させること
である。

クレイＸ−ＭＰは最近のコンピュータの例であり、それ
はスカシ演算とベクトル演算をスーパーポジションし、
前述の要素を含むアーキテクチャを有する。このマシン
では、各アーキテクチャのブロック間の接続は単方向デ
ータバス上で行われ、それはポイントワイヤリングを使
用して物理的に行われている。今日までスーパーポジシ
ョンコンピュータの内部接続技術として双方向データバ
スが組込まれたことはない。スカシ演算とベクトル演粋
において、メモリとの間に独立ではあるが共同ではない
パスをもつことが許されないので、現在の形ではそのよ
うなデータバス構造はスーパーポジションコンピュータ
に応用することは出来ない。インデックスを必要とする
同時演算ベクトル処理と干渉することなく、スカラ部は
全てのインデックス計算を完全に実行することができる
ので、そのような独立のメモリデータ接続が必要である
。

さらに、従来の双方向データバスでは、スカラマシンの
メモリジェネラルパーパスレジスタおよびＡＬＵはデー
タ転送のために同じデータバスを使用するように強制さ
れる。このようにして、メモリとＡＬＵの間から、践能
的にそして物理的にバッファが取除かれる。独立のデー
タバスを持たないアーキテクチャはメモリと機能ユニッ
トの間にスカラレジスタとベクトルレジスタを設けるこ
とによって応答時間とスルーブツトとかけ離れてしまう
。

このように、スーパーポジションコンピュータの分野で
はデータの内部接続をサポートするために必要とされる
物理的リソースの量を減少させることが明らかに必要で
あり、それはコンピュータ内の全てのデータ転送がなさ
れる従来のデータバス構造によって達成されない。

（発明が解決しようとする問題） 従って、本発明の第１の目的は、スカラ演算とベクトル
演算をスーパーポジションし、コンピュータのデータ内
部接続のりンースの物理的大きさを減少させ、さらに、
コンピュータのアーキテクチャによって実現される速い
応答時間と効率的なスルーブツトを維持するコンピュー
タにおいて使用されるバックプレイン構造を提供するこ
とである。また、本発明の他の目的は、スカラ演算とベ
クトル演算をスーパーポジションするコンピュータにお
けるユニット間の内部接続のための改善されたバックプ
レイン構造を提供することである。

［発明の構成］ （問題を解決するための手段と作用） 本発明は一対の双方向データーバス構造は、１つはメイ
ンメモリとバッファーを接続するために、そして、他方
はバッファーを機能ユニットを接続させるためのもので
ある一対の独立の双方向データーバス構造を提供するこ
とによって、既存のスーパーポジションコンピュータア
ーキテクチャに　　゛適応することができるという観察
に基づいている。

そのようなバス構造を使用すると、データーの内部接続
構造の構成を合理化し、サイズを減少させながら既存の
スーパーポジションコンピューターの望ましいアーキテ
クチャ構造が得られる。

本発明によればコンピュータのメモリ部と機能ユニット
部からなる一連の回路基板のコネクタエツジを受取るた
めの第１の方向に一連の平行で離れた基板エツジコネク
タを各々有する第１と第２の離れたバックプレイン部を
有するバックプレイン構造が提供される。第３の、すな
わち中央のバックプレイン部の間に広がり、少なくとも
いくつかが、コンピュータのバッファ部からなる一連の
回路基板の方向に垂直な第２の離れた基板エツジコネク
タを有する。前記第１と第２のバックプレイン部の各々
は、そのバックプレイン部内の回路基板を内部接続する
ための基板エツジコネクタの横方向に走る複数の平行な
双方向バスラインを有し、前記第３のバックプレイン部
内の各バッファ基板コネクタの外部エツジは前記第１と
第２のバックプレイン部のバスラインの各選択された部
分に接続されている。このようにして本発明を採用する
スーパーポジションコンピュータは、各メモリ部と機能
ユニット部の間に物理的及び１能的におかれたバッファ
部の構成を維持することができる。本発明のバックプレ
イン部に隣合ってベクトルレジスタとスカラレジスタを
有するバッファ部が置かれ前記第１と第２の離れたバッ
クフレイン部に隣合うメモリ部と芸能ユニット部が置か
れる。

本発明の実施例では、外部バックプレイン部のコネクタ
は垂直に配置され、一方、中央のバックプレインコネク
タは水平に配置されている。このようにして各水平なバ
ッファ基板はメモリ部と機能ユニット部の回路基板の各
々に最少のバスライン長で接続され、そのバスラインは
従来の構成において必要とされるように全体のバックプ
レインを横切って伸びる必要はない。各Ｊｌエツジコネ
クタに接続されなければならない個々のバスラインの数
は減少されスカラ演算とベクトル演算をスーパーポジシ
ョンするコンピュータにおいて、バプレインによる内部
接続とＡ密度基板エツジコネクタを使用することを可能
としている。メモリ部と應能ユニット部における基板の
垂直配置により、またバッファ部における基板の水平配
置によりバッファ基板はメモリユニットと機能ユニット
の間にブリッジのように働くように配置されていること
ができる。各バッファ基板は種々のレジスタがらなり、
信号バスターミネータはその基板が接続されているコネ
クターの両端の近くのバッファ基板の向い合う端に設け
られている。各バッファ基板は種々のレジスタからなり
、信号バスターミネータはその基板が接続されているコ
ネクタの両端近（のバッファ基板の向い合うエツジのと
ころに設けられている。メモリ部と特定のバッファ基板
との間の信号バスは、従って、任意のメモリ基板から、
そのバスラインに沿って伸び、９０”回転し、そのバッ
ファ基板の近くの信号バスターミネータに接続する水平
コネクタの任意のビンに接続する。同様の信号バスが機
能ユニット部とバッフ７基板の反対端の間に広がってい
る。信号は実行されるべき特定の演算に従ってメモリ部
あるいは機能ユニット部に転送するために任意のバッフ
ァ基板レジスタ内にラッチされる。

この構成の原理的理由は適切なコンピュータであるバッ
ファ部が非常に多くの制御信号を必要とし、これらの信
号は短くなければならないということである。この構成
では、バッフツバツクプレイン部の中央部は非常に多数
の短い垂直に転送される制卸信号のために使用される。

本発明の構成では三つのバックプレイン部が外部の第１
と第２のエツジ間に広がる第３のセクションと直線上に
並んで配置される。バックプレインは連続的な集積構造
であり、すなわち、隣合うエツジにおいて共に適切に接
続された３つの別々のバックプレイン部からなる。望ま
しくは第１と第２のバックプレイン部上のコネクタはそ
のバックプレインの一つの面上にメモリ基板と機能ユニ
ット基板を取付けるように配置されることが望ましく、
第３すなわち中央のバックプレイン部のコネクタはバッ
クプレイン上の反対面上のバッファ基板を取付けるよう
に配置することが望ましい。これによりメモリ部と機能
ユニット部の間の隙間に、及びバッファ部の、例えば反
対側において、装置あるいは他の構成物を冷やすための
空間が提供され、回路基板の支持構造はバックプレイン
の全体の長さに広がる必要がないということが保障され
る３つの双方向データバスがメモリ部バックプレイン上
に提供されることが望ましく、そのメモリ部バックプレ
インは二つのベクトルバスとメモリ基板とバッファ基板
との間でベクトル量とスカラ景を転送するための二つの
ベクトルバスとスカラバスからなることが望ましい。反
対も同様である。各バスは７２ラインすなわち６４デー
タラインと８パリテイラインを有し、本発明の実施例で
はバッファ基板は各バスの全体の７２ラインに対して最
初のバッフ７基板に接続された各メモリバスの最初の８
＋パリテイビツトでバイトスライスされ、第２のバッフ
７基板に接続された各バスの次の８ビツトでバイトスラ
イスされ、以後同様である。機能ユニットバスは同様に
して最初のバッファ基板に接続された各機能ユニットバ
スの最初の８＋パリテイラインで次のバッファ基板に接
続された機能ユニットバスの次の８＋パリテイラインで
、以後同様に、バッファ基板に接続されている。バッフ
ァ基板のスライスは、４ピツトのようなデータの他の部
分に対応する。実施例の構成における機能ユニットのバ
ックプレインは４つのバスを有し、そのうちの２つは、
バッフ基板レジスタに結果を戻すように転送するために
双方向性である。残りのバスはシステムの拡張の可能性
のために提供される。

本発明の構成では、第３のバックプレイン構造のコネク
タのいくつかは、コンピュータの制即部を有する回路基
板に接続するために採用される。

これらのコネクタは互いに内部接続され、第３のバック
プレイン部の中央領域におれる、垂直制御信号バスライ
ンを経由してバッファ基板のコネクタに内部接続される
。第３のバックプレイン部はメモリと傭能ユニットの間
の接続が、その第３のバックプレイン部の両端に広がっ
ているだけなので、自由である。このようにしてコンピ
ュータのコンパクトなバックプレイン構造が提供され、
それにより、最少のバスラインの長さで非常に多数の内
部接続がなされ、高速演算が必要であるスカラ演算とベ
クトル演算をスーパーポジションするコンピュータに対
して適切である。そして、このようにして最少の信号パ
ス長が有効となる。

（実施例） 第１図は、本出願の譲り受入に譲渡された゛コンピュー
タのベクトル演算とスカラ演算のスーパーポジションを
サポートするための双方向データバスシステム′°とい
う名称の出願にのべられているスカラ演算とベクトル演
算をスーパーポジションするコンピュータを示すブロッ
クダイヤグラムである。本出願は第１図に示されるコン
ピュータにおける、および、バスラインの長さが演算速
度によって制限され、また非常に多くのバスラインが必
要とされる他のコンピュータシステムにおける内部接続
に適するバックプレイン構造に関する。

第１図に示されるように、コンピュータは基本的にデー
タ及びプログラム命令を格納するためのメモリ部１０、
データを一時格納するためのバッファ部１２、データを
処理するための機能ユニット部１４、および、信号転送
と各部の動作を制御するための＄す胛部１６とからなる
。種々のバスは各部を内部接続する。各部は多くの個別
のユニットに分割され、メモリ部１０は４つのメモリユ
ニットを含み、バッファ部１２はスカラ量とベクトル量
を一時的に格納するためのいくつかのスカラレジスタと
ベクトルレジスタを有し、機能ユニット部１４はデータ
に関して異なる演算を実行するための種々のユニットを
有する。

第２図のコンピュータにおいてメモリ部１０はインター
リーブされる４個の個別のメモリユニットＩＭＵからな
る。アドレス指定可能な各メモリロケーションは６４ビ
ツトのデータ要素、すなわちワードが格納される。スカ
ラ処理の場合には、基本的なスカラデータの対象は単一
の６４ビツトワードであると理解される。ベクトル処理
が考えられる時には処理される各ベクトルデータ対象は
１から６４藺までの６４ビツトのデータ要素、すなわち
、ワードからなる。

ベクトル論理、計算、および、浮動少数点算術演算は門
能ユニット部１４の各ユニットによって実行される。機
能ユニットは特定の算術あるいは論理機能を実行する従
来のプロセッサである。機能ユニットのアーキテクチャ
は従来通りであり、それぞれは必然的にパイプライン化
されたプロセッサからなる。バイブライン化された機能
ユニットの例としてのアーキテクチャと動作はよく知ら
れている。バッフ７部１２はメモリ部１０と機能ユニッ
ト部１４の間に機能的に、あるいは物理的に設けられて
いる。バッフ７部１２の目的は、メモリ部１ｏと償能ユ
ニット部１４の間でスカラデータ対象とベクトルデータ
対象を渡すことであり、またベクトル演算の中間結果を
一時的に格納することである。

スカラアドレス既能ユニットは引用番号１７によって支
持されるバッフ７部１２のブロック内に置かれている。

−組のスカラ（Ｓ）レジスタ１８と一組のアドレス（Ａ
＞レジスタ１９はバッファ部１２内に含まれる。Ｓレジ
スタ１８は８個の６４ビツトレジスタを一組として構成
される。同様に、８（支）の６４ビツトＡレジスタが存
在するスカラ演算は他のの組のＴレジスタ２１によって
支持され、一方アドレス指定動作は別の一組の８レジス
タ２２によって支持される。スカラクロスバ（ＸＢＡＲ
）２ａはスカラデータ対象をＳ、Ａ、Ｔ、および、Ｂレ
ジスタに供給し、また、それらのレジスタからスカラデ
ータ対象を引出す。

バッファ部１２はまた複数のベクトル（）レジスタ２６
を有し、それらは、各々６４個までの６４ビツト要素を
格納することができる。ベクトルクロスバ（ＸＢＡＲ）
２７は、ベクトルデータ対象を■レジスタから引出し、
あるいはＶレジスタに供給する。

■、Ｓ、Ａ、Ｂ、およびＴレジスタの機能は米国特許４
，１２８，８８０に述べられているレジスタの機能に実
質的に対応する。それは引例としてここに組込まれてい
る。

第１図に示されるコンピュータのメモリ部１０゜レジス
タ、機能ユニット部１４、および、データバスリソース
の制御は、ｔｉＩＩ　１１（１部１６によって実行され
、ｖｊ御郡部１６メモリ制御ユニット２９、スカラυＩ
Ｉ′Ｉｌユニット３０、ベクトル制■ユニット３１、結
果１１１ｉ１ユニツト３２、および機能制御ユニット３
３を有する。

インストラクションユニット３５はインストラクション
をキャッシュし、発行するように動作する。

制園部１６に含まれる個々のユニットの構成と機能は前
に述べられた特許出願を参照して理解されることができ
、それは引例としてここに組込まれる。

その発明は２つの機能部分に分けられた双方向バスシス
テムをサポートすることに関する。第１の機能部分は、
メモリ部１０とバッファ部１２を内部接続する複数の双
方向メモリデータバスＭＯ１Ｍ１、およびＭＳＣからな
る。そのメモリデータバスの各々は６４個の完全に双方
向性のデータバスからなり、その各々が６４ビツトのス
カラデータ要素あるいはベクトルデータ要素を伝達する
ことができる。スカラメモリデータバスＭＳＣはスカラ
クロスバを介してメモリ部１０をＳ、Ａ、Ｔ。

およびＢレジスタに接続する。ベクトルメモリデータバ
スＭＯとＭｌは、ベクトルクロスバ２７を介してメモリ
部１０と■レジスタ２６の間でベクトルを転送する。メ
モリ制御ユニット２９は、４つのメモリｉｌｌ　１０バ
スとアドレスバスＭＣＯからＭＣ３に渡ってメモリ部１
０への全てのベクトルアクセス、スカラアクセス、及び
インストラクションアクセスを制御する。バスＭＣＯか
らＭＣ３の各々により、メモリυ１＠ユニット２９内の
独立に動作するメモリ制御プロセッサが独立のメモリ参
照プロセスに導かれることができる。これらのプロセス
はまた、組込まれている特許出願を参照することによっ
て理解されることができる。

その発明が関係するデータバスシステムの第２の部分は
、一対の機能データバスからなる。機能データバスの各
々は一対の信号転送バスを有する。

これらの対の第１のものはＸｏとＹＯとして引用され、
第２のものは×１とＹｌとして引用される。

Ｘ信号転送バスとＸ信号転送パスの各々はデータ要素を
転送することができる６４ビツト幅のデータバスからな
る。Ｘによって引用されるデータバスは単方向性であり
、バラフッ部１２からのワードを機能ユニット部１４に
伝達する。Ｙによって引用される機能データバスは双方
向性であり、スカラデータ対象とベクトルデータ対象の
対照をバッファ部１２と機能ユニット部１４の間の両方
向に伝達する。

組込まれた特許出願において説明されるように、バスの
動作はバスインターフェイスクロックによって同期され
、それらのサイクルはバス転送サイクルと呼ばれる。引
例に３つのバス転送サイクルＮ、Ｎ＋１、Ｎ＋２が示さ
れる第７図に与えられる。各バス転送サイクルは等しい
期間を有する２つのバス転送位相に分割されている。バ
ス転送サイクルの第１の位組の間にデータ要素はバスＭ
　０１Ｍ１．およびＭＳＣ上でバッファ部１２からメモ
リ部１０に転送されることができ、また各機能ユニット
バスの両方のバス上で機能ユニット部１４に転送される
ことができる。これはバス転送サイクルのデータパ位相
°′と呼ばれる。バス転送サイクルの第２の、すなわち
“結果′°転送位組の間にはデータ要素は機能ユニット
バスのＹ信号パス上において、およびメモリデータバス
の全てのバス上においてバッファ部１２に転送されるこ
とができる。バス転送サイクル位組の時間間隔は、一つ
のデータ要素がクロスバ２４あるいは２７のうち一つと
メモリ部１０あるいは機能ユニット部１４のどちらかと
の間を一方方向に進行するための時間に対応する。

上述のようにバス上に供給されるデータ転送ラインと制
御信号転送ラインのほかに、コンピュータに電源あるい
は接地を供給するためのラインが他に必要である。これ
らの一つが制御バス（ＣＤＡＴＡ）である。知られてい
るように、電源と接地のために必要とされるラインの数
は信号転送ラインの数の約２０％程度である。また、拡
張に備えて他のラインが普通システムには供給されてい
る。この多くのラインを標準的なバックプレイン上に供
給するという問題は、必要とされる別々のラインの数と
接続から簡単に理解されよう。

コンピュータシステムの種々の部分の構成物を含む基板
エツジがバックプレイン上にプラグインされることがで
きる高密度バックプレインコネクタは現在のところ最大
６８４ビンである。メモリ部１０、機能ユニット部１４
、および制御部１６のバスを標準的な第１図に示される
システムのバッファ部１２に接続するためには、７００
ビン以上のコネクタが必要である。さらに、バックプレ
インに広がるそのような高密度のバスラインは、信号の
干渉と分離という問題を生じる。また第１因に示される
システムは、４５ｎ秒のクロックを使用し、双方向バス
は２２．５秒マイナクロツクを有している。これは、次
のクロックの前に許される２２．５秒の時間間隔内に信
号転送を確保することができる最大のバス長は１８イン
チであるということを意味する。

これらのパ接続性″の問題は第２図、第４図、第５図、
および第６図に描かれるバックプレイン構造で解決され
ることができる。本発明の実施例によれば、バックプレ
インは３つの部分に分割される。その第１のバックプレ
イン部５０と第２のバックプレイン部５２は各々２つの
バックプレイン部を横切る。第１の垂直方向に一連の基
板５８と６０を取付けるための一連の離れた垂直基板エ
ツジコネクタ５４．５６を有している。この実施例では
、各コネクタでは高密度コネクタである。（第４図およ
び第６図を参照して）コネクタの各々のビン６２は各取
付けられた基板エツジの遺切なコネクタに接続し、バッ
クプレインの反対面にまで伸びている。

適当な基板コネクタへの各ビンの接続は、コンピュータ
及び電子回路アッセンブリの分野でよく知られているよ
うに、標準的なビンとソケットタイプである。

水平方向バスライン６４と６６は各々標準的な各基板上
の対応する適切な構成物を内部接続するために、各基板
コネクタのビンをそのバックプレイン部内の他の基板コ
ネクタの適切なビンに接続するように第４図に一般的に
示されるように、２つのバックプレイン部の各々を走っ
ている。図に示される本発明の実施例では、バックプレ
イン部は多層構造であり、バスラインは個々のラインを
さらに分離するために各外部層上に提供されている。

バックプレインの各面上の適切なラインに接続するビン
は各バックプレイン部の全ての層を通っている。しかし
ながら、この構造は必須条件ではなく、単一層バツクプ
レインあるいは内部バックプレイン層によるバスライン
の接続が本発明の他の実施例において使用される。

第１のバックプレイン部５０に取付けられた基板５８は
、第１図に示されるコンピュータのメモリ部１０からな
り、最も内部の基板はメモリ制御ユニット２９からなる
。第２のバックプレイン部５２に取付けられた基板６０
は、第１図に示されるコンピュータの機能ユニット部１
４からなる。このようにして、第１のバックプレイン部
に沿って水平に伸びるバスラインは、第１図に示される
３つのメモリデータバスと４つのメモリ制御バスと、構
成物に対して必要な電源ライン及び接地ラインに対応す
る。

同様に、第２のバックプレイン部５２を横切って水平に
伸びるバスラインは、必要な電源ラインおよび接地ライ
ンと同様に、第１図に示される４つの機能ユニットデー
タバスと機能ユニット制御バスに対応する。もっと多い
数の、あるいはもっと少ない数のデータバス及び制御バ
スというものが、他の実施例において提案されることが
でき、あるいは２本の使用されないバスが拡張のたのめ
に各バックプレイン部に設けられることが望ましい。

外部の第１と第２のバックプレイン部５０と５２は、第
３の中央のバックプレイン部６８によって区切られ、そ
の第３の中央のバックプレイン部６８は外部のバックプ
レイン部の基板に垂直な第２の水平方向にコンピュータ
のバッファ部１２と制御部１６からなる基板を取付ける
ように構成されている。このようにして、第３のバック
プレイン部６８は、第２図と第４図に示されるような２
つの外部のバックプレイン部５０と５２の垂直方向のコ
ネクタ５４と５６と反対のバックプレインの面上に取付
けられた一連の水平方向の基板エツジコネクタ７０を有
する。各水平方向のコネクタはメモリ部１０と機能ユニ
ット部１４の隣にある中央のバックプレイン部６８の両
側のエツジ間に伸び、そのコネクタに取付けられた基艮
眞は、第３図と関連して以下により詳細に説明するメモ
リ基板と機能ユニット基板間のブリッジとして動くよう
に設計されることができる。

一連の離れた水平方向の基板７２は、第２図に示される
ように、メモリ基板と機能ユニット基板と反対のバック
プレイン面上に中央のバックプレイン部６８の水平方向
のコネクタ７０に取付けられている。これらの基板は、
第５図に示されるように、第１図に示されるコンピュー
タのバラフッ部１２と制御部１６を提供するバッファ基
板７４と制御基板７６からなる。コネクタ７０のビン７
８はバックプレイン部６８を介して伸びており、バラツ
クブレイン部６８上の第４図と第５図に示される垂直方
向のバスライン８０は第１図に示されるバッファ制御バ
スを提供するようにコネクタ７０の適当なビンを内部接
続する。

第２図に示されるように、３つのバックプレイン部５０
．５２．６８は、バッファ基板と制御Ｉ基数と反対のバ
ックプレインの面上に取付けられたメモリ基板と敦能ユ
ニット基板と一直線となるように提供されることが望ま
しい。サポートフレーム８２のような適当な標準的なカ
ードケージ８２が離れて平行な構成となるように、その
バックプレイン部内の基板　を止めるためのスタックを
支持するように各バックプレイン部に対して提供される
。外部バックプレイン基板と反対の面上に中央のバック
プレイン部６８の基板を提供することにより、サポート
フレームの構成は、バックプレインの１つの面に沿って
広がる必要はない。それはバックプレインに、そして、
このようにして、バスラインに余分な長さを追加し、周
辺装置、冷却ユニット等を取付けるための空間８４がバ
ッファ部１２と制御部１６の両側に、およびメモリ部１
０と機能ユニット部１４との間に残され、それにより、
従来の設計よりも全体としてコンパクトな構造になると
いうところに意味がある。全体の構造は適当なハウジン
グ（図示せず）に囲まれている。

第２図、第４図、第５図から明らかなように、３つのバ
ックプレイン部５０．５２．６８は機能ユニット部１４
とバッファ部１２のバックプレイン部の重なり部分を介
して伸びる最も内部の機能ユニット部のコネクタ１００
のビンと、メモリ部とバッファ部のバックプレイン部の
重なり部分を介して伸びる最も内部の二つのメモリ基板
コネクタ１０２と１０４のビンと共に重ねられ、ボルト
締めされた隣り合うエツジで分けられている。他の実施
例では、バンクプレイン部はメモリ、バッファ、制御、
機能ユニット部のコネクタの適当な位置合せて単一の連
続するバックプレインとして形成されることができる。

第４図はメモリ部のバックプレイン部と機能ユニット部
のバックプレイン部のコネクタ側から見た図であり、第
５図はバッファ部のバックプレイン部のコネクタ側から
見た図であり、基板ははっきりとみせっために除かれて
いる。最も内部の２つのメモリ基板コネクタのどちらか
の１つはメモリ制如基板を取付けるために使用される。

第５図は水平方向のコネクタ７０の各々が最も内部の機
能ユニット基板コネクタ、およびメモリ基板コネクタの
間にどのように伸びているかを示し−ている。第１図に
示されるコンピュータの機能ユニット部１４とバッファ
部１２の間に濡能ユニットデータバスを提供し、また第
１図に示される機能ユニット制卸バスを提供するために
、接続、あるいは接続ラインが最も内部の機能ユニット
コネクタとバッファ基板の隣合うエツジおよび制闇コネ
クタとの間に必要に応じて提供される。これらの接続ラ
インは、第５図に示され、以下に詳細に説明するように
、第６図において１バイトデータの機能ユニットバスに
対してより正確に示される。

同様に、第１図に示されるメモリデータバスと制御デー
タバスを提供するために、接続ラインが最も内部のメモ
リコネクタと、メモリ制御コネクタと、および水平方向
のバッファ基板とｔｉｌｌ　ＩＩＩコネクタの隣合うエ
ツジ間に伸びている。

それに内部メモリバスと１能ユニットバスの全てが接続
されている最も内部のメモリコネクタと機能ユニットコ
ネクタとの隣に位置する向かい合うエツジをバッファ基
板コネクタと制御１１基板コネクタの各々が有するので
、これらの接続バスラインは比較的短いことを必要とす
るだけであるということは明らかである。このようにし
て、接続ラインは、第６図に示され、以下に詳細に説明
するように、機能ユニット部とメモリ部の最も内部のコ
ネクタの適当なビンを、選択されたバッファ基板コネク
タと制御基板コネクタの隣合うエツジの適当な対応する
ビンに接続しなければならないということにすぎない。

本発明の実施例では、コンピュータのバッファ部はバイ
ト単位にスライスされ、各バッフ７基板は適当なメモリ
バスラインと機能ユニットバスラインから各バイトデー
タを受取るように接続されている。このようにして、各
バッファ基板は全てのメモリバスラインと機能ユニット
バスラインに接続されなければならないということはな
く、それにより、重要なことは接続性の問題が減少する
ということである。

第５図に一般に示されているような構成において、連続
するバイトデータを処理するバッファ基板のためのバッ
ファ基板コネクタがバックプレイン部６８の上部及び下
部に設けられ、ｔｌＩＩＩＩＤ基板コネクタは中央部に
設けられている。第５図の構成では最上部のコネクタ６
８はアドレス／マルチプル基板に接続するためのもので
あり、次の４つのコネクタはメモリバス及び機能ユニッ
トバスから各々バイト０から３までのデータを受信する
ためのバッファ基板に接続するためのものである。次の
３つのコネクター８８．９０、および９２は結果制御基
板、スカラー制御基板、及びベクトル制ａｌｌ基板を取
付けるためのものである。（第１図参照）。コネクタ９
４は、拡張用の４つのコネクタは各々バイト４から７ま
でのデータを受信するためのバッファ基板への接続のた
めのものであり、最下部のコネクタ９６はクロック制御
基板を取付けるためのものである。これら全ての基板を
内部接続するための垂直方向の制御バス８０は、第５図
に示されており、必要とされる他の制御バスと同様に、
第１図に示されるスカラ制御バス、ベクトル制御バス、
および結果制御バスからなる。スペアの制御バスがシス
テムの将来の拡張性のために提供されることが望ましい
。

バスの内部接続を提供するために都合がよいように、バ
ッファ基板と制ｍ基板のはっきりと別の構成が使用され
ることができ、バッファ基板はバイトスライスではなく
、バッファ基板の数に増減に応じて１バイトの倍数ある
いは副倍数のような他の長さのデータを受信するように
構成されることができ、バッファ基板のバイトあるいは
データの切出しにより、例えば、全てのバッファ基板コ
ネクタに接続することは全てのメモリデータバス、ある
いは機能ユニットデータバスの各ラインに対して必要で
はない。メモリ部とバッフ７部を内部接続するために必
要とされる全ては、各バス上で１ビツトと同等（らいに
小さい各連続するバイトデータ、あるいはスライスされ
たデータに対応するラインが、その特定のデータバイト
あるいはスライスのために適当なバッファ基板コネクタ
に接続されることである。

さらに、信号の経路長を減少させるために、信号線の漏
話を防ぐために、及び信号線の配線性を改善するために
全・てのバスラインが組合わされる。

組合わせの結果として、メモリバスＭＯ，Ｍ１、および
ＭＳＣのそれぞれのビット０から７に対応するラインは
、バイト１バツフア基板コネクタ（第５図においてバッ
ファ０）に対応するレベルの、あるいはその隣のメモリ
バックプレインの部分におかれ、各バスのピント８から
１５はバイト１バツフア基板コネクタくバッファ１）の
レベルにできるだけ近く置かれ、最下位のバイト７バツ
フ７基板コネクタ（バッファ７）のレベルに、あるいは
、その隣に位置する各バスの最終的な８ビツトにまで続
けられる。同様の原理をまた機能ユニットバスに適用し
、それは適切なバッファ基板にレベルの隣にあるように
インターリーブされた同等のバイトデータに対応するラ
インを有する。そのバスのこの組合わせは、第５図にお
いて水平方向の矢印によって示されている。必要ならば
バスラインはコンピュータバックプレイン設計で知られ
ているように、いくつかに層にバックプレインを製造す
ることにより、また、さらに分離することができるよう
に別の層の適切なバスライン、及び分離された層におけ
るクロスオーバを有することによってさらに分離される
ことができる。しかしながら、この説明では簡単のため
にバックプレインは一表うだけを有するとして示されて
いる。

第６図は機能ユニットバスＸＯおよびメモリバスＭＯお
よびＭＳＣのバイトＯに対応するラインをバイトＯバッ
ファ基板コネクタ１０６の隣合う各エツジにある適切な
ビンに接続する時の様子を示している。また第６図には
バスがどのように組合わされているかを示すために他の
圀能ユニットバスの各々のバイトＯが示されている。全
てのバスのバイトＯの他のビットを電送するラインが同
様にして第６図に示されるラインと組合わされ、内部接
続ラインはそれらが別のバックプレイン層になければク
ロスオーバを避け、また、信号の干渉を避けるために隣
合うライン間の予め決められた許容できる最少の距離よ
りも大きく維持するように配置されているということが
理解されよう。

第６図に左側において、最も内部の垂直方向の機能ユニ
ットコネクタ１００とそのＸＯババスためのバイトＯバ
ッファ基板コネクタの当該ビン６２と７８の間の接続ラ
インが示される。このようにして、×ＯＯはバイト０の
ビット○に対する接続ラインであり、ＸＯｌはビット１
に対する接続ラインであり、ＸＯ７まで同様であり、そ
れはバイトＯの最終ビット７のための接続ラインである
。ＸＯＰはＸＯパリティバスである。ｙｏｏ、ｘｉｏ、
およびＹｌｏはそれぞれＹＯ，Ｘｌ、およびＹ１バスの
ビットＯに対する接続ラインである。

データのこれらのビットに対応する水平方向のバスライ
ンは最も内部のコネクタの適切なビンまで、救能ユニッ
トバックプレイン部を横切って伸びている。接続ライン
Ｘ０Ｏ−ＸＯ７、×○○−Ｙ○７、×１Ｏ−Ｘ１７、お
よびＹｌ　０−Ｙｌ　７は、垂直方向のコネクタ１００
の横方向に、適切な対応するビンから伸びていて、９０
°有効に回転され、バッファ基板コネクタビンに接続す
るために適切な比較的水平な位置にある水平方向のバイ
ト０バツフア基板コネクタの横方向に導かれるまで、第
６図に示されるように一巻あるいはそれ以上巻かれて、
あるいは角度づ′けられた部分を介して導かれる。第６
図に示される接続ラインの構成は、同時に信号経路の全
てを回転させ、また適切なコネンタビンと一直線にする
ための多くの可能な構成の一つにすぎないということは
明かである。

このようにして接続ビンおよび接続ラインは信号の遷移
時間を減少させるように、各ラインの長さを最少にして
使用できる空間を最も有効に利用できるように設計者に
よって配置されている。

第６図に右側は最も内部の二つのメモリ基板コネクタを
バイト○のバッファ基板コネクタに接続するための同様
な構成を示す。第６図は各々ＭＯ〇−Ｍ○７およびＭ　
Ｓ　ＣＯ−Ｍ　Ｓ　Ｃ７として示されるＭＯ＜ベクトル
）及びＭＳＣ（スカシ）バスのビットＯから７を示す。

再び第６図には示されないこれらのビットデータを転送
するため水平方向の内部メモリ転送ラインは適切なメモ
リコネクタビンに接続する。図示されていないメモリバ
スＭ１に他のバイト○ラインは、都合が良いように、示
されたラインと組合わされ、あるいは、バックプレイン
が多層構造である場合には望まれるように別のバックプ
レイン層に設けられることができる。最も内部のメモリ
コネクタをバイト０バツフア基板コネクタに接続するラ
インは、水平方向から垂直方向に転送され、個々の回転
されたラインの比較的水平な位置は、それらがクロスオ
ーバ、あるいは他のラインと近づき過ぎること無しに、
適切なバッファ基板コネクタビンに接続することができ
るように配置される。上述のように単一バックプレイン
層内のラインが、これを達成するためにあまりにも密集
しているならば、バックプレインは分離をさらによくす
るために多層構造に作られることができる。

示されない他のメモリデータバスラインおよび制御デー
タバスラインは、図では特に示されない他の機能ユニッ
トデータライン及び機能ユニット制御ラインと同様にし
て、適切なバッファ基板コネクタビンと１ｉ１１（財）
基板コネクタビンに接続される。

このようにして、例えば、第１図の制御データバスＣＤ
ＡＴＡはメモリ制御コネクタから適当なパソファ基板コ
ネクタビンに接続される。

バッファ部へのメモリユニットと１能ユニットとの接続
は、各バッフ７基板コネクタの外部エツジの微少部分を
取上げるだけで、それにより、垂直方向ｉｌｌ　ＩＩＩ
バスのために多くのビンが使用されないということは明
かである。

スペアのバスラインが後での拡張のために用意されるこ
とが望ましい。このようにして、×２およびＹ２バスは
、Ｍ２メモリバスと同様にして、機能ユニット部とバッ
ファ部の間に提供される。

各バッファ基板はメモリ基板と機能ユニット基板に垂直
な面にあるメモリ部と機能ユニット部に間に伸びている
バスラインのバイトスライス、およびインターリーブは
、必要とされる内部接続の数を減少させデータの経路長
を最少とさせることができるということは明かである。

述べられた実施例において、メモリコネクタと傭能ユニ
ットコネクタは水平なバッファ基板コネクタと垂直であ
るとして示されているが、バッファ基板コネクタがコネ
クタの位置に垂直であり、それらに間に伸びている限り
において、他の方向も可能である。このようにして、第
２図の全体としてのバンクプレイン構造が、他の上部に
止められた連続するバックプレイン部と９０”曲げられ
、その結果、バッファコネクタと薇能ユニットコネクタ
とバッファ基板コネクタは垂直方向に伸びる。

バッファ基板コネクタビンから各バッファ基板の信号経
路を第３図を参照してより詳細に説明する。選択された
メモリ基板からのデータは、その基板から適切な水平方
向のメモリバス上に転送され、最も内部のメモリコネク
タに伝播され、内部接続ラインを介して適切なバッファ
基板コネクタービンに送信される。

第３図を参照して明らかなように、本発明のバックプレ
イン構造はバッファ基板０〜７の有効で合理的なレイア
ウトを許している。第３図は、バッファＯの信号経路の
レイアウトの一部を示す。

しかしながら、それは、バッフ？１−７のレイアウトの
対応部位を表わすことは理解されよう。

第３図において、バックプレインの中央部とのバッファ
Ｏのコネクタのインターフェイス面は、ライン１１０に
よって示される。ここで、オペランドと結果バスはイン
ターフェイス面１１０の左端で終端されている。一方、
メモリバスはインターフェイス１１０の右がわで終端す
る。オペランドバス終端は、オペランドバスの信号経路
に各バイトデータを提供するためのラッチバンク１１２
を有する。

このインターフェイスはまた、結果バスＹＯとＹｌから
のバイトをラッチする一対のレジスタ１１４を有する。

ラッチ１１２への信号の配線は４個の２−１マルチプレ
クサ１１６−１１９によって供給される。マルチプレク
サ１１Ｂ−１１９はオペランドバスｘｏｙｏとＸＩＹＩ
の信号経路のためにベクトルレジスタソースとスカシ／
アドレスレジスタソースのいずれか一方を選択する。オ
ペランドバスソースとして特定のベクトルレジスタを選
択することは、４個の８−１マルチプレクサ１２１−１
２４によってなされる。他のマルチプレクサ１２６はオ
ペランドバスのＸデータ経路上にバイトデータを供給す
るためにＳレジスタとＡレジスタのいずれか一方を選択
する。マルチプレクサ１２６の出力はレジスタ１２１に
よってクロックに同期される。

レジスタ１１４を介して結果バスＹＯとＹｌからのデー
タを伝達することは、８円の４−１マルチプレクサを介
してバッファＯにあるベクトルレジスタのバイトスライ
スに供給される。結果バスからスカラレジスタへの書か
れるべきデータを供給することは、マルチプレクサ１３
２によって実行される。メモリバスは、メモリデータバ
スにデータを伝達するラッチバンク１３３によって、コ
ネクタインターフェイス１１０の隣で終端される。レジ
スタバンク１３６は、Ｓ／ＡあるいはＶレジスタに供給
するためのメモリバスからデータをランチする。

スカラデータは、ＳあるいはＡレジスタからマルチプレ
クサ１３８を介してＭＳＣデータバス上に転送される。

メモリに向かうベクトルデータは、８−１マルチプレク
サ１４０と１４１を介してＭＯとＭ１ベクトルデータバ
ス上に転送される。ＭＳＣデータバス上でメモリ部から
バッファ部にへのデータの流れは、マルチプレクサ１３
２と１４３を介してＳあるいはＡレジスタに転送される
。

バッファ０のレジスタ回路は、引用番号１４５によって
示されるブロックによって表わされる８個のＳレジスタ
の各々の第１のバイトを有する。このようにして、この
ブロックは５ｏａ−７として図に示されるレジスタＳ○
の第１のバイトを有する。同様に、ブロック１４７は８
個のＡレジスタの各々の第１のバイトを表わす。Ｓレジ
スタとＡレジスタの両方は、従来のリード（Ｒ）信号、
ライト（Ｗ）信号、およびアドレス（ＡＤＤ）信号を提
供することによって読み出され、あるいは書込まれる、
ランダムアクセスメモリ（ＲＡＭ）技術を使用して従来
のように組込まれる。８個のベクトルレジスタの各要素
の第１のバイトは、ブロック１４９によって表わされる
。各ブロックは、各Ｖレジスタの６４個までの要素の最
初の８ビツトを格納するための容量を有する各々別々に
制御されるＲＡＭデバイスからなる。このようにして、
ｖＯによって示されるブロック１４９のその部分は、ｖ
Ｏに格納されるベクトルを作り出すことができる６４個
の可能な要素Ｅ　Ｏ−Ｅ　６３の最初の８ビツト（○か
ら７）を表わす。ベクトルレジスタＲＡＭ回路に各々に
対してなされるデータ参照動作は、従来のようにＲ，Ｗ
、および、ＡＤＤ信号によって実行される。

第３図のマルチプレクサを介しての信号伝播の制御は、
データ転送要求に依存して１１１１部１６のベクトルユ
ニット、スカラユニット、および、結果制御ユニットか
らの経路選択信号の供給によって行われる。Ｓ／Ａレジ
スタと■レジスタに対するリード１ｌｌｌｌｌおよびラ
イト制御は各々スカラユニット、結果制御ユニット、お
よび、ベクトル制御ユニットによって作成される。

このようにして、本発明のバックプレイン構造は第１図
に示されるコンピュータのメモリ部と聚能ユニット部の
間に有効に機能するブリッジを提供するコンパクトで合
理的なパンツアレイアウトをもたらすということは明か
である。望まれるように、バラフッ部はコンピュータの
メモリデータ経路と機能ユニットデータ経路の間にある
Ｓレジスタ、Ａレジスタ、およびＶレジスタをおく。さ
らに、バックプレインの中央部におかれることができる
バックプレイン構造は、ベクトルレジスタに直接に影響
を与える制旧ユニットがメモリデータバス、機能ユニッ
トデータバス、および、ベクトルレジスタＩＩＩ　ＩＩ
］信号を物理的および電気的に分離するための非常に有
効な手段を提供する。

このようにして、本発明はｌ！！１なコンピュータシス
テムにおける高密度接続性の問題を減らし、必要とされ
る信号経路を提供するために必要な接続ライン長を著し
く減らし、それにより、スピードを向上させ、パラレル
処理システムにおける高速のベクトルスカラ演算を実現
する。バックプレイン構造は、一般に数マイルにものぼ
るポイントワイヤリングを必要とするこの種の従来のマ
シンよりも簡単で、しかも容易に速く構成することがで
きる。コンパクトなバックプレイン構造が提供され、著
しく少ないコストと期間でスカラ演算とおよびベクトル
演算をスーパーポジションするコンピュータの製造が実
現される。

本発明の実施例は、上述のように説明されたが、本発明
の艶聞から離れることなく開示された実施例に対して、
当該技術分野の熟練者によって改造及び変更がなされる
ことができるということは理解される。

［発明の効果コ 以上詳述したように、本発明によれば、コンピュータの
コンパクトなバックプレイン構造が提供され、それによ
り、最少のバスライン長で多数の内部接続をすることが
でき、それは、高速演算が必要なスカラ演算とベクトル
演算をスーパーポジションするコンピュータに適する。

このようにして、最少の信号経路長だけでも有効となる
。

【図面の簡単な説明】

第１図は、スカラ演算とベクトル演算をスーパーポジシ
ョンするコンピュータの、種々のユニットを種々の双方
向データバスがどのように内部接続するかを示すブロッ
クダイアグラムであり、第２図は、第１図に示されるシ
ステムの構成物を有する基板を取付け、適切に配置され
たバスラインにそって種々の基板を内部接続するための
バックプレイン構造の斜視図であり、 第３図は、バッフ７基板に取付けられた構成物の図と、
バッファ基板の平面図の合成図であり、第４図は、外部
バックプレイン部の垂直ビンコネクタと水平バスライン
の構成を示すために、基板が除かれたバックプレインの
部分的正面からの上面図であり、 第５図は、外部のバックプレイン部のコネクタビン側を
示す、第２図に示されたバックプレイン構造のバッファ
部の後からの上面図であり、および、 第６図は、バスラインインターリーブを示すために、バ
ッフ？基板コネンクタの１つの各端のビンと、適当なビ
ンをメモリバスと礪能ユニットバスの１つの１バイトに
、および、他のバスの１ピツトに接続する代表的なライ
ンとを示す部分図である。 ５０．５２．６８・・・バックプレイン出願人代理人　
弁理士　鈴江武彦 手　続　ネ由　ＥＦ　　書　（方式） 昭和６２年８月６日 特許庁長官　小　川　邦　夫　殿 １−事件の表示 特願昭６２−４４０５３号 ２、発明の名称 スカラ演算とベクトル演算のスーパーポジションコンピ
ュータのためのバックプレイン構造３　補正をする者 事件との関係　　特許出願人 名称　サイエンティフィック・コンピューター・システ
ムズ・コーポレーション ４、代理人 住所　東京都千代田区霞が関３丁目７番２号　ＵＢＥビ
ル　・昭和６２年７月２８日 ６、補正の対象 明細書（図面の簡単な説明の欄） ７、補正の内容 （１）明細書第５５頁第１１行目ないし１２行目に於て
「および、ｊとあるを削除する。 （２）明細書同頁第１８行目に於て「ある、」とあるを
「あり、および、第７図は、パス転送サイクルを説明す
るためのタイミングチャートである。」と訂正する。

Claims (14)

【特許請求の範囲】
1. （１）一連の平行な空間的に離された回路基板を取付け
   るために、第１の方向に一連の空間的に離されたコネク
   タアッセンブリと、および、前記コネクタアッセンブリ
   の対応する点を内部接続するために、前記コネクタアッ
   センブリの横方向に走っている一連の空間的に離れた平
   行なバスラインとをおのおのが有する第１と第２の空間
   的に離れたバックプレイン部と、 前記第１と第２のバックプレイン部の間に伸び、前記第
   １と第２のバックプレイン部の基板に垂直で、また、前
   記第１と第２のバックプレイン部のバスラインに平行な
   平面内に、さらに別の一連の平行な空間的に離された基
   板を取付けるための前記第１の方向に垂直な第２の方向
   に第３の一連の空間的に離された平行なコンネクタアツ
   センブリを有する第３のバックプレイン部であって、前
   記第３のバックプレイン部のコネクタアッセンブリの各
   々が、前記第１と第２のバックプレイン部と隣合う前記
   第３のバックプレイン部のコネクタアッセンブリの向か
   い合う端部を有する前記第１と第２のバックプレイン部
   の間で前記第３のバックプレイン部を横切って伸びてい
   る第３のバックプレイン部と、および、 前記第１と第２のバックプレイン部のバスラインの選択
   されたものを、前記第３のバックプレイン部のコネクタ
   アセンブリの選択されたものの隣の向い合う端部にそれ
   ぞれ接続するための接続手段とを具備することを特徴と
   するコンピュータのバックプレイン構造。
2. （２）前記第１と第２のバックプレイン部の前記コネク
   タアッセンブリは垂直であり、前記第３のバックプレイ
   ン部の前記コネクタアッセンブリは水平であることを特
   徴とする特許請求の範囲第１項に記載の構造。
3. （３）前記接続手段は、前記第１と第２のバックプレイ
   ン部の最も内部のコネクツタアッセンブリ間と、および
   、前記選択された第３のバックプレイン部のコネックタ
   アッセンブリの隣合う端部の間とに伸びる接続ラインを
   具備することを特徴とする特許請求の範囲第１項に記載
   の構造。
4. （４）前記接続手段は、前記第１と第２のバックプレイ
   ン部のコネックタアッセンブリの横方向から前記第３部
   のコネクタアッセンブリの横方向に９０°各前記第１と
   第２のバックプレイン部と前記第３のバックプレイン部
   の間で、信号経路を曲げるための手段を有することを特
   徴とする特許請求の範囲第１項に記載の構造。
5. （５）前記３つのバックプレイン部は、連続的な線形バ
   ックプレインアッセンブリを形成するように直線的に提
   供されることを特徴とする特許請求の範囲第１項に記載
   の構造。
6. （６）前記第１と第２のバックプレイン部は、前記バッ
   クプレインアッセンブリの前記第３のバックプレイン部
   のコネクタアッセンブリと反対の面上に提供されること
   を特徴とする特許請求の範囲第５項に記載の構造。
7. （７）前記第１のバックプレイン部のコネクタアッセン
   ブリはコンピュータのメモリ部を有する基板を取付ける
   ための手段を具備し、前記第１のバックプレイン部のバ
   スラインは前記コンピュータのメモリデータバスを有し
   、前記第２のバックプレイン部のコネクタアッセンブリ
   はコンピュータの機能ユニットを有する基板を取付ける
   ための手段を具備し、前記第２のバックプレイン部のバ
   スラインは前記コンピュータの機能ユニットのバスライ
   ンを有し、および、前記第３のバックプレイン部のコネ
   クタアッセンブリは、コンピュータのバッファ部を具備
   する基板を取付けるためのバッファ基板コネクタと、コ
   ンピュータの制御部を具備する基板を取付けるための制
   御基板コネクタとを有し、前記第３のバックプレイン部
   は、前記バッファ基板と前記制御基板とを内部接続する
   ための前記バッファ基板コネクタと前記制御基板コネク
   タの横方向に伸びる一連の平行な制御バスラインを有す
   ることを特徴とする特許請求の範囲第１項に記載の構造
   。
8. （８）前記バッファ部基板の各々は、前記メモリバスラ
   インと前記機能ユニットバスラインからのデータの選択
   された部分に対応し、前記接続手段は、前記それぞれの
   選択されたデータ部分に対応する前記メモリバスと前記
   機能ユニットバスの選択されたバスラインを、前記第１
   と第２のバックプレイン部の隣の範囲の前記バッファコ
   ネクタのそれぞれ選択されたものにそれぞれ接続するた
   めの手段を具備することを特徴とする特許請求の範囲第
   ７項に記載の構造。
9. （９）前記バッファ基板はバイトスライスされ、前記接
   続手段は、各バイトデータに対応する各メモリバスライ
   ンと機能ユニットバスラインを、そのバイトデータを処
   理するための前記バッファ基板を取付けるための各バッ
   ファ基板コネクタに接続するための手段を具備すること
   を特徴とする特許請求の範囲第８項に記載の構造。
10. （１０）前記メモリバスラインは、前記第１のバックプ
    レイン部の互いに隣合う同等のバイトデータに対応する
    全てのバスラインを位置するようにインターリーブされ
    、前記機能ユニットバスラインは前記第２のバックプレ
    イン部の互いに隣合う同とのバイトデータに対応する各
    バスラインを位置するようにインターリーブされること
    を特徴とする特許請求の範囲第８項に記載の構造。
11. （１１）前記接続手段は、前記第１と第２のバックプレ
    イン部のコネクタアッセンブリの横方向から、前記当該
    選択されたバッファ基板コネクタへの接続のための前記
    バッファ基板コネクタの横方向に、各選択されたデータ
    部分に対応するバスラインを変換するための手段を具備
    することを特徴とする特許請求の範囲第８項に記載の構
    造。
12. （１２）前記バッファ基板は、前記第１のバックプレイ
    ン部の隣の選択されたバッファ基板コネクタの一部への
    接続のための一方の側のエッジの隣にメモリ信号経路の
    ターミネイタと、および、前記第２のバックプレイン部
    の隣の前記選択されたバッファ基板コネクタの一部への
    接続のための反対側のエッジの隣の機能ユニットの信号
    経路のターミネイタとを有し、また、前記接続手段は、
    データの順番の部分に対応するメモリバスラインと機能
    ユニットバスラインとを、データの当該部分を処理する
    ための各バッファ基板の向い合う信号経路に接続するた
    めの手段を具備することを特徴とする特許請求の範囲第
    ８項に記載の構造。
13. （１３）前記メモリバスラインは双方向性であり、少な
    くとも１つのベクトルバスラインと２つのスカラバスラ
    インを有し、前記機能ユニットバスラインは少なくとも
    ４つのバスラインを有し、その内２つのバスラインは双
    方向性であることを特徴とする特許請求の範囲第７項に
    記載の構造。
14. （１４）空間的に離れた関係に、コンピュータのメモリ
    部を具備する第１の一連の基板を取付けるための第１の
    取付け手段と、 前記第１の取付け手段と離れていて、前記第１の一連の
    基板と平行な空間的に離れた平行関係に、コンピュータ
    の機能ユニット部を具備する第２の一連の基板を取付け
    るための第２の取付け手段と、 前記第１と第２の取付け手段の間に伸び、前記第１と第
    ２の一連の基板の間に伸びる第３の基板の各々を有する
    前記第１と第２の一連の基板に直角に空間的に離れて平
    行になるように前記第３の一連の基板を取付けるための
    第３の取付け手段と、 前記第１と第２の一連の基板を横切って横方向に伸び、
    前記第１と第２の一連の基板の間を選択的に内部接続す
    るための第１と第２の組の接続ラインと、および、 前記第１と第２の組の接続ラインを前記第３の一連の基
    板の選択されたものに接続するための手段であって、前
    記第１と第２の組の接続ラインの選択された連続するグ
    ループを前記第３の一連の基板の選択された連続するも
    のに接続するための手段を具備する接続手段を具備する
    ことを特徴とするコンピュータのシステム内部接続構造
    。