JP2528129B2 - バレルシフタ - Google Patents
バレルシフタInfo
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- JP2528129B2 JP2528129B2 JP62165423A JP16542387A JP2528129B2 JP 2528129 B2 JP2528129 B2 JP 2528129B2 JP 62165423 A JP62165423 A JP 62165423A JP 16542387 A JP16542387 A JP 16542387A JP 2528129 B2 JP2528129 B2 JP 2528129B2
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術(第11図〜第13図) 発明が解決しようとする問題点(第14図) 問題点を解決するための手段(第1A図) 作用(第1B図) 実施例(第2図〜第10図) 発明の効果 〔概 要〕 入力ビット数のn(>1)入力1出力セレクタを配列
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン(P)、第1アルミニウム層(LA)により行
い、各セレクタの入力端子および出力端子への外部配線
を第2アルミニウム層(LB)により行い、さらに、各セ
レクタの0ビットシフト端子、出力端子、およびこれら
の外部配線は同一直線上に配置し、これにより、上述の
外部配線を直交方向に接続する第1アルミニウム層の配
線レイアウトを単純化せしめたものである。
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン(P)、第1アルミニウム層(LA)により行
い、各セレクタの入力端子および出力端子への外部配線
を第2アルミニウム層(LB)により行い、さらに、各セ
レクタの0ビットシフト端子、出力端子、およびこれら
の外部配線は同一直線上に配置し、これにより、上述の
外部配線を直交方向に接続する第1アルミニウム層の配
線レイアウトを単純化せしめたものである。
本発明は集積回路装置として製造されるバレルシフタ
に関する。
に関する。
一般的なバレルシフタはマルチプレクサ(セレクタ)
を並列に配列し、さらにこれらを層状に配列せしめたも
のである。たとえば、第11図に示すように、4→1セレ
クタ100〜115;2→1セレクタ200〜215;2→1セレクタ30
0〜315を並列配列し、さらに層状に配列せしめてある。
ここで、各4→1セレクタ100〜115は制御信号S11〜S14
により同一の動作を行い、各2→1セレクタ200〜215は
制御信号S21,S22により同一動作を行い、各2→1セレ
クタ300〜315は制御信号S31,S32により同一動作を行
う。従って、4→1セレクタ100〜115は、0ビットシフ
ト(入力端子A選択)、4ビット左シフト(入力端子B
選択)、8ビット左シフト(入力端子C選択)、および
12ビット左シフト(入力端子D選択)を行い、2→1セ
レクタ200〜215は、0ビットシフト(入力端子A選択)
および2ビット右シフト(入力端子B選択)を行い、2
→1セレクタ300〜315は、1ビット右シフト(入力端子
A選択)および2ビット右シフト(入力端子B選択)を
行う。この結果、制御信号S11〜S14、S21,22,S31,32の
組合せに応じてバレルシフタは、入力信号IN15〜IN0に
対して0ビットシフトから15ビット右シフトを行い、出
力信号OUT15〜OUT0を送出する。
を並列に配列し、さらにこれらを層状に配列せしめたも
のである。たとえば、第11図に示すように、4→1セレ
クタ100〜115;2→1セレクタ200〜215;2→1セレクタ30
0〜315を並列配列し、さらに層状に配列せしめてある。
ここで、各4→1セレクタ100〜115は制御信号S11〜S14
により同一の動作を行い、各2→1セレクタ200〜215は
制御信号S21,S22により同一動作を行い、各2→1セレ
クタ300〜315は制御信号S31,S32により同一動作を行
う。従って、4→1セレクタ100〜115は、0ビットシフ
ト(入力端子A選択)、4ビット左シフト(入力端子B
選択)、8ビット左シフト(入力端子C選択)、および
12ビット左シフト(入力端子D選択)を行い、2→1セ
レクタ200〜215は、0ビットシフト(入力端子A選択)
および2ビット右シフト(入力端子B選択)を行い、2
→1セレクタ300〜315は、1ビット右シフト(入力端子
A選択)および2ビット右シフト(入力端子B選択)を
行う。この結果、制御信号S11〜S14、S21,22,S31,32の
組合せに応じてバレルシフタは、入力信号IN15〜IN0に
対して0ビットシフトから15ビット右シフトを行い、出
力信号OUT15〜OUT0を送出する。
第11図に示す各4→1セレクタおよび2→1セレクタ
は、第12図にその等価回路を示すように、CMOS回路によ
り構成できる。従って、CMOSトランジスタを用いてバレ
ルシフタを構成できる。その一例として、第13図に、CM
OSトランジスタにおける4→1セレクタのユニットセル
の平面図を示す。なお、2→1セレクタのユニットセル
も4→1ユニットセルと同一であり、第2アルミニウム
層(LB)を変更すればよい。第13図においては、ユニッ
トセル内の内部配線はポリシリコン層(P)および第1
アルミニウム層(LA)のみにより行い、ユニットセル間
の配線は第1アルミニウム層(LA)と共に第2アルミニ
ウム層(LB、図示せず)により行う。このように構成す
ると、第2アルミニウム層(LB)はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
は、第12図にその等価回路を示すように、CMOS回路によ
り構成できる。従って、CMOSトランジスタを用いてバレ
ルシフタを構成できる。その一例として、第13図に、CM
OSトランジスタにおける4→1セレクタのユニットセル
の平面図を示す。なお、2→1セレクタのユニットセル
も4→1ユニットセルと同一であり、第2アルミニウム
層(LB)を変更すればよい。第13図においては、ユニッ
トセル内の内部配線はポリシリコン層(P)および第1
アルミニウム層(LA)のみにより行い、ユニットセル間
の配線は第1アルミニウム層(LA)と共に第2アルミニ
ウム層(LB、図示せず)により行う。このように構成す
ると、第2アルミニウム層(LB)はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
しかしながら、上述のユニットセルを用いた場合、入
力端子A,B,C,Dの位置と出力端子Xの位置とが同一端に
あり、この結果、ユニットセル間の配線が複雑になると
いう問題点があり、さらに、入出力端子A,B,C,D,Xがポ
リシリコン層(P)もしくは第1アルミニウム層(LA)
であるので、第14図に示すごとく、第1アルミニウム層
(LA)と第2アルミニウム層(LB)との接続のためのLA
−LBビア(コンタクトホール)および/あるいはポリシ
リコン層(P)と第1アルミニウム層(LA)との接続の
ためのP−LAビアを必要とし、この結果、このようなビ
ア占有面積の増加に伴い、配線密度が実質的に増加し、
レイアウトの自動配線の効率が低下するという問題点も
あった。
力端子A,B,C,Dの位置と出力端子Xの位置とが同一端に
あり、この結果、ユニットセル間の配線が複雑になると
いう問題点があり、さらに、入出力端子A,B,C,D,Xがポ
リシリコン層(P)もしくは第1アルミニウム層(LA)
であるので、第14図に示すごとく、第1アルミニウム層
(LA)と第2アルミニウム層(LB)との接続のためのLA
−LBビア(コンタクトホール)および/あるいはポリシ
リコン層(P)と第1アルミニウム層(LA)との接続の
ためのP−LAビアを必要とし、この結果、このようなビ
ア占有面積の増加に伴い、配線密度が実質的に増加し、
レイアウトの自動配線の効率が低下するという問題点も
あった。
従って、本発明の目的は、レイアウトを簡素化してレ
イアウトの自動配線の効率を向せしめたバレルシフタを
提供することにある。
イアウトの自動配線の効率を向せしめたバレルシフタを
提供することにある。
上述の問題点を解決するための手段は第1A図に示され
る。第1A図においては、セレクタの入力端子A,B,C,Dの
うち、0ビットシフト端子Aと出力端子Xとをy方向の
一直線上に配置させると共に、入力端子A,B,C,Dおよび
出力端子Xへの外部配線をユニットセル内の配線(P,L
A)と異なる配線(LB)で行うものである。
る。第1A図においては、セレクタの入力端子A,B,C,Dの
うち、0ビットシフト端子Aと出力端子Xとをy方向の
一直線上に配置させると共に、入力端子A,B,C,Dおよび
出力端子Xへの外部配線をユニットセル内の配線(P,L
A)と異なる配線(LB)で行うものである。
上述の手段によれば、第1B図に示すように、各ユニッ
トセルには、配線(LB)がy方向に0ビットシフト入力
端子Aと出力端子X上に配置され、また、他の入力端子
B,C,Dにもy方向に配線(LB)が配置される。このよう
にして、ユニットセルの入出力端子への接続のためのビ
アは存在しない。なお、配線(LB)には、後述のごと
く、x方向の配線(LA)との接続のためのビアは存在す
るが、上述のユニットセルの入出力端子へのビアがユニ
ットセル間に存在しない分、x方向の配線(LB)のレイ
アウトは容易となる。
トセルには、配線(LB)がy方向に0ビットシフト入力
端子Aと出力端子X上に配置され、また、他の入力端子
B,C,Dにもy方向に配線(LB)が配置される。このよう
にして、ユニットセルの入出力端子への接続のためのビ
アは存在しない。なお、配線(LB)には、後述のごと
く、x方向の配線(LA)との接続のためのビアは存在す
るが、上述のユニットセルの入出力端子へのビアがユニ
ットセル間に存在しない分、x方向の配線(LB)のレイ
アウトは容易となる。
第2図は本発明に係るバレルシフタの一セレクタのユ
ニットセルの平面図を示す。第2図においては、ユニッ
トセルの入出力端子へは第2アルミニウム層(LB)がLA
−LBビアを介して直接接続される。ユニットセル内にお
いても、各第2アルミニウム層(LB)はy方向に平行で
ある。また、0ビットシフト入力端子Aと出力端子Xと
はy方向の同一直線上に位置している。第2図のユニッ
トセルの等価回路をその入出力端子位置が明確になるよ
うに第3図に示す。
ニットセルの平面図を示す。第2図においては、ユニッ
トセルの入出力端子へは第2アルミニウム層(LB)がLA
−LBビアを介して直接接続される。ユニットセル内にお
いても、各第2アルミニウム層(LB)はy方向に平行で
ある。また、0ビットシフト入力端子Aと出力端子Xと
はy方向の同一直線上に位置している。第2図のユニッ
トセルの等価回路をその入出力端子位置が明確になるよ
うに第3図に示す。
第4図、第5図に2→1セレクタの配線例を示す。第
4図のごとく配線すると、0,2ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子A
を選択すると、0ビットシフト動作であり、各セレクタ
の入力端子Bを選択すると、2ビット右シフト動作であ
る。また、第5図のごとく配線すると0,2ビット左シフ
トのバレルシフタが構成できる。つまり、各セレクタの
入力端子Aを選択すると、0ビットシフト動作であり、
各セレクタの入力端子Bを選択すると、2ビット左シフ
ト動作である。
4図のごとく配線すると、0,2ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子A
を選択すると、0ビットシフト動作であり、各セレクタ
の入力端子Bを選択すると、2ビット右シフト動作であ
る。また、第5図のごとく配線すると0,2ビット左シフ
トのバレルシフタが構成できる。つまり、各セレクタの
入力端子Aを選択すると、0ビットシフト動作であり、
各セレクタの入力端子Bを選択すると、2ビット左シフ
ト動作である。
第6図、第7図もまた2→1セレクタの配線例を示
す。第6図、第7図は第4図、第5図にそれぞれ対応す
るものであって、入力端子A,Bの位置のみが異なる。す
なわち、第6図、第7図のごとくユニットセルの端子位
置を決定すると、ユニットセル間の第1アルミニウム層
(LA)と第2アルミニウム層(LB)との交差の数が減少
すると共に、第1アルミニウム層(LA)の長さも減少す
る。この結果、ユニットセル間の配線密度は低下し、配
線レイアウトが容易となる。
す。第6図、第7図は第4図、第5図にそれぞれ対応す
るものであって、入力端子A,Bの位置のみが異なる。す
なわち、第6図、第7図のごとくユニットセルの端子位
置を決定すると、ユニットセル間の第1アルミニウム層
(LA)と第2アルミニウム層(LB)との交差の数が減少
すると共に、第1アルミニウム層(LA)の長さも減少す
る。この結果、ユニットセル間の配線密度は低下し、配
線レイアウトが容易となる。
第8図は4→1セレクタの配線例を示す。第8図にお
いては、x方向に配列されたセレクタ群の入力端子Aお
よび出力端子Xは、他のx方向に配列されたセレクタ群
の入力端子Aおよび出力端子Xと同一直線上に位置す
る。この結果、バレルシフタ全体において、第2アルミ
ニウム層(LB)の配線レイアウトは容易かつ簡略化され
る。
いては、x方向に配列されたセレクタ群の入力端子Aお
よび出力端子Xは、他のx方向に配列されたセレクタ群
の入力端子Aおよび出力端子Xと同一直線上に位置す
る。この結果、バレルシフタ全体において、第2アルミ
ニウム層(LB)の配線レイアウトは容易かつ簡略化され
る。
第9図は4→1セレクタおよび2→1セレクタが混在
した配置例を示す。この場合にも、x方向のセレクタ群
の入力端子Aおよび出力端子Xは他のx方向のセレクタ
群の入力端子Aおよび出力端子Xとy方向の同一直線上
に配置される。さらに、2→1セレクタの入力端子Bの
位置は、第2アルミニウム層(LB)の規則性を保持する
ように決定されている。
した配置例を示す。この場合にも、x方向のセレクタ群
の入力端子Aおよび出力端子Xは他のx方向のセレクタ
群の入力端子Aおよび出力端子Xとy方向の同一直線上
に配置される。さらに、2→1セレクタの入力端子Bの
位置は、第2アルミニウム層(LB)の規則性を保持する
ように決定されている。
第10図はさらに4→1セレクタおよび2→1セレクタ
の配置列を示すものであって、0〜7ビット右シフトバ
レルシフタを構成する。4→1セレクタで構成される第
1のシフタは、制御信号S11〜S14に応じて、0ビットシ
フト、2ビット右シフト、4ビット右シフト、6ビット
右シフト、および6ビット右シフトを行い、2→1セレ
クタで構成される第2のシフタは、0ビットシフト、2
ビット右シフトを行う。従って、全体で0〜7ビットの
右シフトを行える。たとえば、第1のシフタにおいて、
入力端子Cを選択し、第2のシフタにおいて、入力端子
Bを選択すると、5ビット右シフトが行われる。この場
合においても、第2アルミニウム層(LB)の配線レイア
ウトは容易かつ簡略化される。
の配置列を示すものであって、0〜7ビット右シフトバ
レルシフタを構成する。4→1セレクタで構成される第
1のシフタは、制御信号S11〜S14に応じて、0ビットシ
フト、2ビット右シフト、4ビット右シフト、6ビット
右シフト、および6ビット右シフトを行い、2→1セレ
クタで構成される第2のシフタは、0ビットシフト、2
ビット右シフトを行う。従って、全体で0〜7ビットの
右シフトを行える。たとえば、第1のシフタにおいて、
入力端子Cを選択し、第2のシフタにおいて、入力端子
Bを選択すると、5ビット右シフトが行われる。この場
合においても、第2アルミニウム層(LB)の配線レイア
ウトは容易かつ簡略化される。
以上説明したように本発明によれば、ユニットセルの
内部配線と異なるユニットセル間の配線(LB)の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線(LB)の配線レイアウトも容易かつ簡略化
され、バレルシフタの全体の配線効率を向上できる。
内部配線と異なるユニットセル間の配線(LB)の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線(LB)の配線レイアウトも容易かつ簡略化
され、バレルシフタの全体の配線効率を向上できる。
第1A図は本発明の原理構成を示す図、 第1B図は本発明の作用を説明する配線図、 第2図は本発明に係るバレルシフタのセレクタのユニッ
トセル平面図、 第3図は第2図の等価回路図、 第4図〜第10図は本発明に係るバレルシフタの配線図、 第11図は一般的なバレルシフタのブロック回路図、 第12図は第11図のセレクタの回路図、 第13図は従来のセレクタのユニットセル平面図、 第14図は従来のユニットセル外の配線図である。 P……ポリシリコン層、 LA……第1アルミニウム層、 LB……第2アルミニウム層、 P−LA……ポリシリコン−第1アルミニウムビア、 LA−LB……第1、第2アルミニウムビア、 A,B,C,D……セレクタの入力端子、 X……セレクタの出力端子。
トセル平面図、 第3図は第2図の等価回路図、 第4図〜第10図は本発明に係るバレルシフタの配線図、 第11図は一般的なバレルシフタのブロック回路図、 第12図は第11図のセレクタの回路図、 第13図は従来のセレクタのユニットセル平面図、 第14図は従来のユニットセル外の配線図である。 P……ポリシリコン層、 LA……第1アルミニウム層、 LB……第2アルミニウム層、 P−LA……ポリシリコン−第1アルミニウムビア、 LA−LB……第1、第2アルミニウムビア、 A,B,C,D……セレクタの入力端子、 X……セレクタの出力端子。
Claims (1)
- 【請求項1】入力ビット数のn(>1)入力1出力セレ
クタをx方向に並列に配列し、さらに、該並列接続され
たセレクタをy方向に層状に配列して接続せしめたバレ
ルシフタであって、 前記各セレクタの内部配線層(P,LA)と異なる配線層
(LA,LB)により前記各セレクタの入力端子(A,B,C,D)
および出力端子(X)への外部配線を行い、 前記入力端子のうち0ビットシフト端子(A)の位置を
前記各セレクタに対して固定し、 前記各セレクタにおいて前記0ビットシフト端子、前記
出力端子およびこれらの外部配線を前記y方向の同一直
線上に配置したバレルシフタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01132135A JPH01132135A (ja) | 1989-05-24 |
JP2528129B2 true JP2528129B2 (ja) | 1996-08-28 |
Family
ID=15812141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62165423A Expired - Lifetime JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2528129B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3271602B2 (ja) | 1999-02-17 | 2002-04-02 | 日本電気株式会社 | 半導体集積回路装置およびその設計方法 |
EP1607858A1 (en) | 2004-06-16 | 2005-12-21 | Koninklijke Philips Electronics N.V. | Bit-plane extraction operation |
-
1987
- 1987-07-03 JP JP62165423A patent/JP2528129B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01132135A (ja) | 1989-05-24 |
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