JP2528129B2 - バレルシフタ - Google Patents
バレルシフタInfo
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- JP2528129B2 JP2528129B2 JP62165423A JP16542387A JP2528129B2 JP 2528129 B2 JP2528129 B2 JP 2528129B2 JP 62165423 A JP62165423 A JP 62165423A JP 16542387 A JP16542387 A JP 16542387A JP 2528129 B2 JP2528129 B2 JP 2528129B2
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- Japan
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- barrel shifter
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第11図〜第13図） 発明が解決しようとする問題点（第14図） 問題点を解決するための手段（第1A図） 作用（第1B図） 実施例（第２図〜第10図） 発明の効果 〔概 要〕 入力ビット数のｎ（＞１）入力１出力セレクタを配列
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン（Ｐ）、第１アルミニウム層（LA）により行
い、各セレクタの入力端子および出力端子への外部配線
を第２アルミニウム層（LB）により行い、さらに、各セ
レクタの０ビットシフト端子、出力端子、およびこれら
の外部配線は同一直線上に配置し、これにより、上述の
外部配線を直交方向に接続する第１アルミニウム層の配
線レイアウトを単純化せしめたものである。
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン（Ｐ）、第１アルミニウム層（LA）により行
い、各セレクタの入力端子および出力端子への外部配線
を第２アルミニウム層（LB）により行い、さらに、各セ
レクタの０ビットシフト端子、出力端子、およびこれら
の外部配線は同一直線上に配置し、これにより、上述の
外部配線を直交方向に接続する第１アルミニウム層の配
線レイアウトを単純化せしめたものである。
本発明は集積回路装置として製造されるバレルシフタ
に関する。
に関する。
一般的なバレルシフタはマルチプレクサ（セレクタ）
を並列に配列し、さらにこれらを層状に配列せしめたも
のである。たとえば、第11図に示すように、４→１セレ
クタ100〜115;2→１セレクタ200〜215;2→１セレクタ30
0〜315を並列配列し、さらに層状に配列せしめてある。
ここで、各４→１セレクタ100〜115は制御信号S11〜S14
により同一の動作を行い、各２→１セレクタ200〜215は
制御信号S21,S22により同一動作を行い、各２→１セレ
クタ300〜315は制御信号S31,S32により同一動作を行
う。従って、４→１セレクタ100〜115は、０ビットシフ
ト（入力端子Ａ選択）、４ビット左シフト（入力端子Ｂ
選択）、８ビット左シフト（入力端子Ｃ選択）、および
12ビット左シフト（入力端子Ｄ選択）を行い、２→１セ
レクタ200〜215は、０ビットシフト（入力端子Ａ選択）
および２ビット右シフト（入力端子Ｂ選択）を行い、２
→１セレクタ300〜315は、１ビット右シフト（入力端子
Ａ選択）および２ビット右シフト（入力端子Ｂ選択）を
行う。この結果、制御信号S11〜S14、S21,22,S31,32の
組合せに応じてバレルシフタは、入力信号IN15〜IN0に
対して０ビットシフトから15ビット右シフトを行い、出
力信号OUT15〜OUT0を送出する。
を並列に配列し、さらにこれらを層状に配列せしめたも
のである。たとえば、第11図に示すように、４→１セレ
クタ100〜115;2→１セレクタ200〜215;2→１セレクタ30
0〜315を並列配列し、さらに層状に配列せしめてある。
ここで、各４→１セレクタ100〜115は制御信号S11〜S14
により同一の動作を行い、各２→１セレクタ200〜215は
制御信号S21,S22により同一動作を行い、各２→１セレ
クタ300〜315は制御信号S31,S32により同一動作を行
う。従って、４→１セレクタ100〜115は、０ビットシフ
ト（入力端子Ａ選択）、４ビット左シフト（入力端子Ｂ
選択）、８ビット左シフト（入力端子Ｃ選択）、および
12ビット左シフト（入力端子Ｄ選択）を行い、２→１セ
レクタ200〜215は、０ビットシフト（入力端子Ａ選択）
および２ビット右シフト（入力端子Ｂ選択）を行い、２
→１セレクタ300〜315は、１ビット右シフト（入力端子
Ａ選択）および２ビット右シフト（入力端子Ｂ選択）を
行う。この結果、制御信号S11〜S14、S21,22,S31,32の
組合せに応じてバレルシフタは、入力信号IN15〜IN0に
対して０ビットシフトから15ビット右シフトを行い、出
力信号OUT15〜OUT0を送出する。
第11図に示す各４→１セレクタおよび２→１セレクタ
は、第12図にその等価回路を示すように、CMOS回路によ
り構成できる。従って、CMOSトランジスタを用いてバレ
ルシフタを構成できる。その一例として、第13図に、CM
OSトランジスタにおける４→１セレクタのユニットセル
の平面図を示す。なお、２→１セレクタのユニットセル
も４→１ユニットセルと同一であり、第２アルミニウム
層（LB）を変更すればよい。第13図においては、ユニッ
トセル内の内部配線はポリシリコン層（Ｐ）および第１
アルミニウム層（LA）のみにより行い、ユニットセル間
の配線は第１アルミニウム層（LA）と共に第２アルミニ
ウム層（LB、図示せず）により行う。このように構成す
ると、第２アルミニウム層（LB）はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
は、第12図にその等価回路を示すように、CMOS回路によ
り構成できる。従って、CMOSトランジスタを用いてバレ
ルシフタを構成できる。その一例として、第13図に、CM
OSトランジスタにおける４→１セレクタのユニットセル
の平面図を示す。なお、２→１セレクタのユニットセル
も４→１ユニットセルと同一であり、第２アルミニウム
層（LB）を変更すればよい。第13図においては、ユニッ
トセル内の内部配線はポリシリコン層（Ｐ）および第１
アルミニウム層（LA）のみにより行い、ユニットセル間
の配線は第１アルミニウム層（LA）と共に第２アルミニ
ウム層（LB、図示せず）により行う。このように構成す
ると、第２アルミニウム層（LB）はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
しかしながら、上述のユニットセルを用いた場合、入
力端子A,B,C,Dの位置と出力端子Ｘの位置とが同一端に
あり、この結果、ユニットセル間の配線が複雑になると
いう問題点があり、さらに、入出力端子A,B,C,D,Xがポ
リシリコン層（Ｐ）もしくは第１アルミニウム層（LA）
であるので、第14図に示すごとく、第１アルミニウム層
（LA）と第２アルミニウム層（LB）との接続のためのLA
−LBビア（コンタクトホール）および／あるいはポリシ
リコン層（Ｐ）と第１アルミニウム層（LA）との接続の
ためのＰ−LAビアを必要とし、この結果、このようなビ
ア占有面積の増加に伴い、配線密度が実質的に増加し、
レイアウトの自動配線の効率が低下するという問題点も
あった。
力端子A,B,C,Dの位置と出力端子Ｘの位置とが同一端に
あり、この結果、ユニットセル間の配線が複雑になると
いう問題点があり、さらに、入出力端子A,B,C,D,Xがポ
リシリコン層（Ｐ）もしくは第１アルミニウム層（LA）
であるので、第14図に示すごとく、第１アルミニウム層
（LA）と第２アルミニウム層（LB）との接続のためのLA
−LBビア（コンタクトホール）および／あるいはポリシ
リコン層（Ｐ）と第１アルミニウム層（LA）との接続の
ためのＰ−LAビアを必要とし、この結果、このようなビ
ア占有面積の増加に伴い、配線密度が実質的に増加し、
レイアウトの自動配線の効率が低下するという問題点も
あった。
従って、本発明の目的は、レイアウトを簡素化してレ
イアウトの自動配線の効率を向せしめたバレルシフタを
提供することにある。
イアウトの自動配線の効率を向せしめたバレルシフタを
提供することにある。
上述の問題点を解決するための手段は第1A図に示され
る。第1A図においては、セレクタの入力端子A,B,C,Dの
うち、０ビットシフト端子Ａと出力端子Ｘとをｙ方向の
一直線上に配置させると共に、入力端子A,B,C,Dおよび
出力端子Ｘへの外部配線をユニットセル内の配線（P,L
A）と異なる配線（LB）で行うものである。
る。第1A図においては、セレクタの入力端子A,B,C,Dの
うち、０ビットシフト端子Ａと出力端子Ｘとをｙ方向の
一直線上に配置させると共に、入力端子A,B,C,Dおよび
出力端子Ｘへの外部配線をユニットセル内の配線（P,L
A）と異なる配線（LB）で行うものである。
上述の手段によれば、第1B図に示すように、各ユニッ
トセルには、配線（LB）がｙ方向に０ビットシフト入力
端子Ａと出力端子Ｘ上に配置され、また、他の入力端子
B,C,Dにもｙ方向に配線（LB）が配置される。このよう
にして、ユニットセルの入出力端子への接続のためのビ
アは存在しない。なお、配線（LB）には、後述のごと
く、ｘ方向の配線（LA）との接続のためのビアは存在す
るが、上述のユニットセルの入出力端子へのビアがユニ
ットセル間に存在しない分、ｘ方向の配線（LB）のレイ
アウトは容易となる。
トセルには、配線（LB）がｙ方向に０ビットシフト入力
端子Ａと出力端子Ｘ上に配置され、また、他の入力端子
B,C,Dにもｙ方向に配線（LB）が配置される。このよう
にして、ユニットセルの入出力端子への接続のためのビ
アは存在しない。なお、配線（LB）には、後述のごと
く、ｘ方向の配線（LA）との接続のためのビアは存在す
るが、上述のユニットセルの入出力端子へのビアがユニ
ットセル間に存在しない分、ｘ方向の配線（LB）のレイ
アウトは容易となる。
第２図は本発明に係るバレルシフタの一セレクタのユ
ニットセルの平面図を示す。第２図においては、ユニッ
トセルの入出力端子へは第２アルミニウム層（LB）がLA
−LBビアを介して直接接続される。ユニットセル内にお
いても、各第２アルミニウム層（LB）はｙ方向に平行で
ある。また、０ビットシフト入力端子Ａと出力端子Ｘと
はｙ方向の同一直線上に位置している。第２図のユニッ
トセルの等価回路をその入出力端子位置が明確になるよ
うに第３図に示す。
ニットセルの平面図を示す。第２図においては、ユニッ
トセルの入出力端子へは第２アルミニウム層（LB）がLA
−LBビアを介して直接接続される。ユニットセル内にお
いても、各第２アルミニウム層（LB）はｙ方向に平行で
ある。また、０ビットシフト入力端子Ａと出力端子Ｘと
はｙ方向の同一直線上に位置している。第２図のユニッ
トセルの等価回路をその入出力端子位置が明確になるよ
うに第３図に示す。
第４図、第５図に２→１セレクタの配線例を示す。第
４図のごとく配線すると、0,2ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子Ａ
を選択すると、０ビットシフト動作であり、各セレクタ
の入力端子Ｂを選択すると、２ビット右シフト動作であ
る。また、第５図のごとく配線すると0,2ビット左シフ
トのバレルシフタが構成できる。つまり、各セレクタの
入力端子Ａを選択すると、０ビットシフト動作であり、
各セレクタの入力端子Ｂを選択すると、２ビット左シフ
ト動作である。
４図のごとく配線すると、0,2ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子Ａ
を選択すると、０ビットシフト動作であり、各セレクタ
の入力端子Ｂを選択すると、２ビット右シフト動作であ
る。また、第５図のごとく配線すると0,2ビット左シフ
トのバレルシフタが構成できる。つまり、各セレクタの
入力端子Ａを選択すると、０ビットシフト動作であり、
各セレクタの入力端子Ｂを選択すると、２ビット左シフ
ト動作である。
第６図、第７図もまた２→１セレクタの配線例を示
す。第６図、第７図は第４図、第５図にそれぞれ対応す
るものであって、入力端子A,Bの位置のみが異なる。す
なわち、第６図、第７図のごとくユニットセルの端子位
置を決定すると、ユニットセル間の第１アルミニウム層
（LA）と第２アルミニウム層（LB）との交差の数が減少
すると共に、第１アルミニウム層（LA）の長さも減少す
る。この結果、ユニットセル間の配線密度は低下し、配
線レイアウトが容易となる。
す。第６図、第７図は第４図、第５図にそれぞれ対応す
るものであって、入力端子A,Bの位置のみが異なる。す
なわち、第６図、第７図のごとくユニットセルの端子位
置を決定すると、ユニットセル間の第１アルミニウム層
（LA）と第２アルミニウム層（LB）との交差の数が減少
すると共に、第１アルミニウム層（LA）の長さも減少す
る。この結果、ユニットセル間の配線密度は低下し、配
線レイアウトが容易となる。
第８図は４→１セレクタの配線例を示す。第８図にお
いては、ｘ方向に配列されたセレクタ群の入力端子Ａお
よび出力端子Ｘは、他のｘ方向に配列されたセレクタ群
の入力端子Ａおよび出力端子Ｘと同一直線上に位置す
る。この結果、バレルシフタ全体において、第２アルミ
ニウム層（LB）の配線レイアウトは容易かつ簡略化され
る。
いては、ｘ方向に配列されたセレクタ群の入力端子Ａお
よび出力端子Ｘは、他のｘ方向に配列されたセレクタ群
の入力端子Ａおよび出力端子Ｘと同一直線上に位置す
る。この結果、バレルシフタ全体において、第２アルミ
ニウム層（LB）の配線レイアウトは容易かつ簡略化され
る。
第９図は４→１セレクタおよび２→１セレクタが混在
した配置例を示す。この場合にも、ｘ方向のセレクタ群
の入力端子Ａおよび出力端子Ｘは他のｘ方向のセレクタ
群の入力端子Ａおよび出力端子Ｘとｙ方向の同一直線上
に配置される。さらに、２→１セレクタの入力端子Ｂの
位置は、第２アルミニウム層（LB）の規則性を保持する
ように決定されている。
した配置例を示す。この場合にも、ｘ方向のセレクタ群
の入力端子Ａおよび出力端子Ｘは他のｘ方向のセレクタ
群の入力端子Ａおよび出力端子Ｘとｙ方向の同一直線上
に配置される。さらに、２→１セレクタの入力端子Ｂの
位置は、第２アルミニウム層（LB）の規則性を保持する
ように決定されている。
第10図はさらに４→１セレクタおよび２→１セレクタ
の配置列を示すものであって、０〜７ビット右シフトバ
レルシフタを構成する。４→１セレクタで構成される第
１のシフタは、制御信号S11〜S14に応じて、０ビットシ
フト、２ビット右シフト、４ビット右シフト、６ビット
右シフト、および６ビット右シフトを行い、２→１セレ
クタで構成される第２のシフタは、０ビットシフト、２
ビット右シフトを行う。従って、全体で０〜７ビットの
右シフトを行える。たとえば、第１のシフタにおいて、
入力端子Ｃを選択し、第２のシフタにおいて、入力端子
Ｂを選択すると、５ビット右シフトが行われる。この場
合においても、第２アルミニウム層（LB）の配線レイア
ウトは容易かつ簡略化される。
の配置列を示すものであって、０〜７ビット右シフトバ
レルシフタを構成する。４→１セレクタで構成される第
１のシフタは、制御信号S11〜S14に応じて、０ビットシ
フト、２ビット右シフト、４ビット右シフト、６ビット
右シフト、および６ビット右シフトを行い、２→１セレ
クタで構成される第２のシフタは、０ビットシフト、２
ビット右シフトを行う。従って、全体で０〜７ビットの
右シフトを行える。たとえば、第１のシフタにおいて、
入力端子Ｃを選択し、第２のシフタにおいて、入力端子
Ｂを選択すると、５ビット右シフトが行われる。この場
合においても、第２アルミニウム層（LB）の配線レイア
ウトは容易かつ簡略化される。
以上説明したように本発明によれば、ユニットセルの
内部配線と異なるユニットセル間の配線（LB）の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線（LB）の配線レイアウトも容易かつ簡略化
され、バレルシフタの全体の配線効率を向上できる。
内部配線と異なるユニットセル間の配線（LB）の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線（LB）の配線レイアウトも容易かつ簡略化
され、バレルシフタの全体の配線効率を向上できる。
第1A図は本発明の原理構成を示す図、 第1B図は本発明の作用を説明する配線図、 第２図は本発明に係るバレルシフタのセレクタのユニッ
トセル平面図、 第３図は第２図の等価回路図、 第４図〜第10図は本発明に係るバレルシフタの配線図、 第11図は一般的なバレルシフタのブロック回路図、 第12図は第11図のセレクタの回路図、 第13図は従来のセレクタのユニットセル平面図、 第14図は従来のユニットセル外の配線図である。 Ｐ……ポリシリコン層、 LA……第１アルミニウム層、 LB……第２アルミニウム層、 Ｐ−LA……ポリシリコン−第１アルミニウムビア、 LA−LB……第１、第２アルミニウムビア、 A,B,C,D……セレクタの入力端子、 Ｘ……セレクタの出力端子。
トセル平面図、 第３図は第２図の等価回路図、 第４図〜第10図は本発明に係るバレルシフタの配線図、 第11図は一般的なバレルシフタのブロック回路図、 第12図は第11図のセレクタの回路図、 第13図は従来のセレクタのユニットセル平面図、 第14図は従来のユニットセル外の配線図である。 Ｐ……ポリシリコン層、 LA……第１アルミニウム層、 LB……第２アルミニウム層、 Ｐ−LA……ポリシリコン−第１アルミニウムビア、 LA−LB……第１、第２アルミニウムビア、 A,B,C,D……セレクタの入力端子、 Ｘ……セレクタの出力端子。
Claims (1)
- 【請求項１】入力ビット数のｎ（＞１）入力１出力セレ
クタをｘ方向に並列に配列し、さらに、該並列接続され
たセレクタをｙ方向に層状に配列して接続せしめたバレ
ルシフタであって、 前記各セレクタの内部配線層（P,LA）と異なる配線層
（LA,LB）により前記各セレクタの入力端子（A,B,C,D）
および出力端子（Ｘ）への外部配線を行い、 前記入力端子のうち０ビットシフト端子（Ａ）の位置を
前記各セレクタに対して固定し、 前記各セレクタにおいて前記０ビットシフト端子、前記
出力端子およびこれらの外部配線を前記ｙ方向の同一直
線上に配置したバレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132135A JPH01132135A (ja) | 1989-05-24 |
| JP2528129B2 true JP2528129B2 (ja) | 1996-08-28 |
Family
ID=15812141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165423A Expired - Lifetime JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528129B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3271602B2 (ja) | 1999-02-17 | 2002-04-02 | 日本電気株式会社 | 半導体集積回路装置およびその設計方法 |
| EP1607858A1 (en) * | 2004-06-16 | 2005-12-21 | Koninklijke Philips Electronics N.V. | Bit-plane extraction operation |
-
1987
- 1987-07-03 JP JP62165423A patent/JP2528129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01132135A (ja) | 1989-05-24 |
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