JPS62133836A

JPS62133836A - クロツク再生装置

Info

Publication number: JPS62133836A
Application number: JP60273439A
Authority: JP
Inventors: Noriaki Kondo; 近藤　則昭; Shigeru Ono; 茂小野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-12-06
Filing date: 1985-12-06
Publication date: 1987-06-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル信号伝送装置の受信系におけるクロ
ック再生装置に関するものである。

（従来の技術）従来、この種のクロック再生装置は、位相比較器、積分
回路、電圧制御発振器（ＶＣＯ）等からなるフェーズロ
ックループ（ＰＬＬ）回路を備え、受信信号より特定の
信号パターンを有する同期信号を取出し、これよりタイ
ミング信号（情報）を作成し、該タイミング情報を前記
位相比較器に基準信号として入力することにより、再生
するクロックパルスの同期をとるようになしていた。

（発明が解決しようとする問題点）ところで、ＰＬＬ回路において、再生クロックパルスの
位相が定常値に達するまでに必要とする応答時間（同期
速度）および再生クロックパルスの出カシツタは積分回
路の時定数に依存し、該時定数（ディジタルフェイズロ
ックループ（ＤＰＬＬ）回路においては、アップダウン
カウンタ等のディジタル積分回路の段数）を大きくする
と、前記応答時間は長く（同期速度は遅く）なり、出カ
シツタは小さくなる性質がある。

即ち、従来のクロック再生装置では、出力のジッタを抑
えるために積分回路の時定数を大きくすると、再生クロ
ックパルスが定常値に達するまでの応答時間が長く（同
期速度が遅く）なるという問題点を有していた。

本発明は前記問題点を除去し、再生クロックパルスの出
カシツタを抑え、且つ再生クロックパルスが定常値に達
するまでの時間を短かくなし得るクロック再生装置を実
現することを目的とする。

（問題点を解決するための手段）本発明では前記問題点を解決するため、受信信号中より
抽出されたタイミング情報に基づいて、ディジタルフェ
ーズロックループ（ＤＰＬＬ）回路により、送信側のク
ロックパルスと同期した再生クロックパルスを発生する
クロック再生装置において、受信信号が正常になったこ
とを検出した時、もしくは受信開始後、所定時間経過し
た時にレディ情報を発生する第１の手段と、受信信号よ
り特定パターンを検出し、該特定パターン中の所定のピ
ーク位置や立上りエツジ等に同期したタイミング情報Ｔ
ＩＭ１を発生する第２の手段と、前記レディ情報が得ら
れた後のタイミング情報ＴＩＭ１を１回だけ、タイミン
グ情報ＴＩＭ２として出力Ｊる第３の手段とを備え、前
記タイミング情報ＴＩＭ１をＤＰＬＬ回路の基準入力信
号として入力するとともに、前記タイミング情報ＴＩＭ
２を入力した時、ＤＰＬＬ回路の再生クロックパルスの
位相を強制的に所定の位相に合わせるようになした。

（作用）本発明によれば、再生クロックパルスの位相は、通常、
前記タイミング情報ＴＩＭＩにより同期され、また、受
信開始時等のように受信信号が不安定な場合では、受信
信号が正常となった後、もしくは受信開始後、所定時間
経過した後に前記タイミング情報ＴＩＭ２により、直ち
に所定の位相に同期される。

（実施例）第１図は本発明のクロック再生装置の一実施例を示すブ
ロック図である。同図において、ＩＮは入力端子、ＯＵ
Ｔは出力端子、１は等化増幅器、２は等化制御器、３は
パターン検出器、４は立上りエツジ検出器、５，６はア
ンドゲート、７は１ビツトラツチ、８はディジタルフェ
ーズロックループ（ＤＰＬＬ＞回路、９は識別器である
。なお、ここではリターンツーゼロ（ＲＺ）信号等のユ
ニポーラのディジタル信号を用いるものとし、ハイ（Ｈ
）レベルを２値信号の““１”で表わし、ロー（Ｌ）レ
ベルをＯ″で表わすものとする。

等化増幅器１は、伝送路により減衰を受け、かつ、９ｆ
ｆ１％ｊが相加されている受信信号に対して、帯域制限
を加え、さらに歪みの等化を行なう。また、等化制御器
２は等化増幅器１の出力を受け、その出力信号のレベル
が所定の値となり、また、波形歪みが一定規格以下とな
るよう等化増幅器１を制御し、さらに該出力が正常にな
った時、““１”のレディ情報ＲＤＹをアンドゲート５
の−の入力端子に送出する如くなっている。

これら等化増幅器１および等化制御器２は、受信信号が
正常になったことを検出した時、もしくは受信開始後、
所定時間経過した時にレディ情報を発生ずる第１の手段
を構成する。なお、所定時間経過した時にレディ情報を
発生する回路としては、周知のタイマ等が用いられる。

ここで、所定時間とは受信開始後、受信信号が正常にな
ることが、高い確率（例えば９９％以上）をもって推定
される時間のことである。

パターン検出器３は、等化増幅器１の出力信号より特定
パターン、例えば「ＩＩ　Ｑ　１１．“ｌ　Ｑ　ＩＩ。

”　１　”　Ｊの信号列を検出し、この信号列を検出す
ると、最後の°゛“１”の信号の受信タイミングと同時
に、信号““１”を出力する。また、立上りエツジ検出
回路４は、前記パターン検出器３の出力信号の立上りを
検出し、１１１　ＩＩのタイミング信号（情報’）ＴＩ
Ｍｌを、アンドゲート５の他の入力端子、アンドゲート
６の−の入力端子およびＤＰＬＬ回路８に送出する如く
なっている。

これらパターン検出器３および立上りエツジ検出器４は
、受信信号より特定パターンを検出し、該特定パターン
中の所定のピーク位置や立上りエツジ等に同期したタイ
ミング情報ＴＩＭＩを発生する第２の手段を構成する。

ここで、前記パターン検出器３において、特定パターン
を用いてタイミング検出を行なっている理由について説
明する。

パルス信号を伝達する場合、送信系あるいは受信系にお
かれるフィルタや伝送路による伝送歪みによって、受信
されるパルス信号は符号間の干渉を受け、ジッタの増大
や減衰を伴う。そして、パルス信号としてバイポーラの
ディジタル信号やＲＺ倍信号考えた場合、そのパルス信
号の符号列ａ１　、ａ２．ａ３　　（ａｎ＝“１′′ま
たは“０”）で、ａ３＝”１”としてａ３より抽出され
るタイミング情報は、ａ３に先行するａｌおよびａ２の
値によって異なる。

即ち、ａ１＝“Ｏ”　、ａ２　＝　”Ｑ”と続いた後の
ａ３＝”１”より抽出されるタイミング情報は、ａｌ　
＝　”１　”　、　ａ２　＝　”１′′と続いた後のａ
３＝ＩＩ　Ｉ　ＩＩより抽出されるタイミング情報に比
べて、符号間の干渉の小さなパターンよりタイミング情
報を抽出したことになる。従って、特定パターンよりタ
イミング情報を抽出することは、ジッタの抑圧に役立つ
ことになる。

アンドゲート５の出力信号Ｓは１ビツトラツチ７のデー
タ入力端子およびＤＰＬＬ回路８に送出され、また、ア
ンドゲート６の出力は１ビツトラツチ７のストローブ入
力端子に送出される如くなっている。

１ビツトラツチ７は、１ビツトの情報をラッチする周知
のもので、そのデータ出力はアンドゲート５，６のイン
ヒビット端子に送出される如くなっている。また、スト
ローブ入力端子には、前記アンドゲート６の出力とは別
に、受信開始直後において図示しない回路より電源スィ
ッチ等のスイッヂオンに基づいて発生Ｊるリセットパル
スＲが入力される如くなっている。

前記１ビツトラツチ７には、受信開始直後にリセットパ
ルスＲが入力されるが、この際、少なくともレディ情報
ＲＤＹについてはＯ″であるので、信号Ｓは““０”で
あり、１ビツトラツチ７には該“Ｏ１１がラッチされ、
該１ビツトラツチ７の出力によりアンドゲート５，６の
インヒビット端子に“ｏ゛′が入力される。この後、レ
ディ情報ＲＤＹが１′′となれば、アンドゲート５が開
かれる。この時、ＩＩ　Ｉ　１１のタイミング情報ＴＩ
Ｍ１が発せられると、該タイミング情報ＴＩＭ１はアン
ドゲート５を通過し、その出力信号Ｓ中に現れる。同時
に、タイミング情報ＴＩＭ１はアンドゲート６を通り、
１ビツトラツチ７にその時点のアンドゲート５の出力信
号Ｓ１即ち““１”をラッチする。以後、１ビツトラツ
チ７の出力ＩＩ　１　ＩＩによりアンドゲート５，６が
閉じられ、信号Ｓは“Ｏ″となる。この信号Ｓ中に１回
のみ出力されるタイミング情報を、以後、タイミング情
報ＴＩＭ２と称するものとする。

これらアンドゲート５，６および１ビツトラツチ７は、
レディ情報が得られた後のタイミング情報ＴＩＭ１を１
回だけ、タイミング情報ＴＩＭ２として出力する第３の
手段を構成する。

Ｄ　Ｐ　Ｌ　Ｌ回路８は、位相比較器８１と、積分回路
８２と、クロック発生部８３と、マスタクロック発生部
（ＭＣＬＫ）８４とからなっている。

位相比較器８１は、−の入力端子に前記タイミング情報
ＴＩＭ１を受け、他の入力端子にクロック発生部８３の
出力信号、即ち再生クロックパルスを受けて、これら両
信号の位相を比較し、その比較結果をディジタル信号で
積分回路８２に送出する。該ディジタル信号としては、
受信信号の１サイクル毎にタイミング情報ＴＩＭ１に対
し再生クロックパルスが進んでいると「＋１」の信号を
、また遅れていると「−１」の信号を、出力する如くな
っている。

積分回路８２は、前記位相比較器８１の出力よりノイズ
害による誤差を取除くためのもので、ここではアップダ
ウンカウンタからなっている。該積分回路８２は前記位
相比較器８１の出力を力・クントし、プラス（＋）でオ
ーバーフローした時は実際にタイミング情報ＴＩＭ１に
対し再生クロックパルスが進んでいると判定して、Ｊｌ
　Ｉ　ＩＴの進み信号Ｕおよび“０”の遅れ信号りを、
また、マイナス（−）でオーバーフローした時はタイミ
ング情報ＴＩＭＩに対し再生クロックパルスが遅れてい
ると判定して、“Ｏ”の進み信号Ｕおよび“１”の遅れ
信号りを、クロック発生部８３に対して出力する。また
、それ以外の積分途中等では信号ＵおよびＤは共に“０
”を出力する。

クロック発生部８３は、マスタクロック発生部８４から
送出される再生クロック周波数のＮ倍の周波数ｆＣにを
有するマスタクロックパルスを分周し、再生クロックパ
ルスを発生し、これを位相比較器８１および識別器９に
送出するとともに、第２図に示す状態遷移図に従って、
該マスタクロックパルスが“１”になる度に前記信号Ｕ
、Ｏ，Ｓに応じて、再生クロックパルスに対し、第３図
に示ずようなＴＩ　、Ｔ２　、Ｔ３　、Ｔ４のいずれか
の遷移を行なう。なお、状態「１」より状態「Ｎ／２」
の間を遷移する時に““１”を、また、状態ｒＮ／２Ｊ
より状態ｒＮＪの間を遷移する時にＯ１１を、再生クロ
ックパルスとして出力する如くなっている。

識別器９は、等化増幅器１の出力信号を前記再生りＯツ
クに基づいて識別・再生し、出力する如くなっている。

次に動作について説明する。まず、前述した再生クロッ
ク装置を有する受信系の電源スィッチをオンにすると、
受信信号は入力端子ＩＮより等化増幅器１に入力され、
等化が開始される。また、同時にリセットパルスＲが１
ビツトラツチ７に入力され、該１ビツトラツチ７に““
０”が保持される。

但し、この時点ではレディ情報ＲＤＹは““０”であり
、信号Ｓも“０”に保持される。

前記等化増幅器１の出力中よりパターン検出温３により
、前述した「Ｑ　１１　、　１１ＱＩＩ　、　　ＩＩ　
ｉ　Ｊｌ　Ｊの特定パターンが検出されると、該１１１
１１の信号が立上りエツジ検出器４に出ノ〕され、タイ
ミング情報ＴＩＭＩが出力される。このタイミング情報
ＴＩＭＩは、アンドゲート５，６および位相比較器８１
に送出される。

ＤＰＬＬ回路８も電源スイツチオンと同時に動作を開始
し、再生クロックパルスを発生し、その時点の信号Ｕ、
Ｄ、Ｓに基づいて遷移を行なう。

この時、例えばタイミング情報ＴＩＭＩと再生クロック
パルスとが同期していると、信号Ｌ１．　Ｄ。

Ｓは全て′“０”となり、第３図に示すようにＴ１の遷
移、即ちマスタクロックパルスが入力される毎に、第２
図に示づように状態を１つ進め、再生クロックパルスの
位相をそのまま保持する。

また、タイミング情報ＴＩＭ１に対し、再生クロックパ
ルスが進んでいると判定されると、信号Ｕが““１”と
なり、信号り、Ｓが““０”となり、第３図に示ずよう
にＴ２の遷移、即ちマスタクロツタパルスが入力された
時、第２図に示すように状態をそのまま保持し、再生ク
ロックパルスの位相を遅らせる。

さらにまた、タイミング情報ＴＩＭ１に対し、再生クロ
ックパルスが遅れていると判定されると、信号りが““
１”となり、信号Ｕ、Ｓが°゛“０”となり、第３図に
示すようにＴ３の遷移、即ちマスタクロックパルスが入
力された時、第２図に示すように状態を２つ進め、再生
クロックパルスの位相を進ませる。

一方、前記等化増幅器１および等化制御器２による等化
増幅が終了し、レディ情報ＲＤＹが出力されると、アン
ドゲート５が開かれる。従って、この後、立上りエツジ
検出器４より発生されるタイミング情報ＴＩＭ１はタイ
ミング情報ＴＩＭ２として、クロック発生部８３に加え
られる。

該タイミング情報ＴＩＭ２により、信号Ｓが１１１１１
となると、第３図に示すように他の信号Ｕ。

Ｄの状態に拘らずＴ４の遷移、即ちマスタクロックパル
スが入力された時、第２図に示すように状態を「１」に
復帰させ、再生クロックパルスの位相を所定の位相に一
致させる。

１ビツトラツチ７は前記タイミング情報ＴＩＭ２が加わ
った時点でパ“１”゛に保持され、その後のタイミング
情報ＴＩＭ１はアンドゲート５より出力されない。

以降、タイミング情報ＴＩＭ１と再生クロックパルスと
の位相差に応じて、前記ＴＩ　、　Ｔ２　。

Ｔ３の遷移が行なわれ、再生クロックパルスの位相が受
信信号に同期するようにｌ１１ｍされる。

また、等化増幅器１の出力は識別器９により、前記再生
クロックに基づいて識別・再生され、出力端子ＯＵＴよ
り出力される。

なお、前記実施例においては受信を開始し、一旦、遷移
Ｔ４による強制的な位相合せを行なった後は、通常、該
遷移Ｔ４による位相合せは行なわないが、受信途中にお
いで、なんらかの障害が生じて同期がまったくとれなく
なり、レディ情報ＲＤＹも“０”となった場合、これを
検出して、再度１ビツトラツチ７をリセットし、初期状
態に戻して、前記強制的な位相合せを実行させることも
可能である。

また、本発明は、特に変調されて受信側に送られる信号
のように、等化増幅を行なわない場合でも適用でき、こ
の際は、その復調信号のキャリアと受信側のキャリアと
の位相の一致を検出し、レディ情報を出すようにしても
良く、また、前述したように受信開始後、所定時間経過
した時にレディ情報を出すようにしても良い。

（発明の効果）以上説明したように本発明によれば、再生クロックパル
スの位相は、通常、タイミング情報ＴＩＭ１により同期
され、また、受信開始時等のように受信信号が不安定な
場合では、受信信号が正常となった後、もしくは受信開
始後、所定時間経過した後にタイミング情報ＴＩＭ２に
より、直ちに所定の位相に同期されるので、出カシツタ
を抑えるためにＤＰＬＬ回路の積分段数や位相比較の頻
度を増やしても、受信開始時等の同期引込み時に６いて
、再生クロックパルスが定常値となる時間が長くなるこ
とがない等の利点がある。

【図面の簡単な説明】

第１図は本発明のクロック再生装置の一実施例を示すブ
ロック図、第２図は第１図の装置における状態遷移の説
明図、第３図は第１図の装置における各部の信号と遷移
との関係を示ず図である。１・・・等化増幅器、２・・・等化制御器、３・・・パ
ター検出器、４・・・立上りエツジ検出器、５，６・・
・アンドゲート、７・・・１ビツトラツチ、８・・・デ
ィジタルフェーズロック回路、９・・・識別器。

Claims

【特許請求の範囲】

（１）受信信号中より抽出されたタイミング情報に基づ
いて、ディジタルフェーズロックループ（ＤＰＬＬ）回
路により、送信側のクロックパルスと同期した再生クロ
ックパルスを発生するクロック再生装置において、受信信号が正常になったことを検出した時、もしくは受
信開始後、所定時間経過した時にレディ情報を発生する
第１の手段と、受信信号より特定パターンを検出し、該特定パターン中
の所定のピーク位置や立上りエッジ等に同期したタイミ
ング情報ＴＩＭ１を発生する第２の手段と、前記レディ情報が得られた後のタイミング情報ＴＩＭ１
を１回だけ、タイミング情報ＴＩＭ２として出力する第
３の手段とを備え、前記タイミング情報ＴＩＭ１をＤＰＬＬ回路の基準入力
信号として入力するとともに、前記タイミング情報ＴＩ
Ｍ２を入力した時、ＤＰＬＬ回路の再生クロックパルス
の位相を強制的に所定の位相に合わせるようになしたこ
とを特徴とするクロック再生装置。
（２）バイポーラ信号を受信信号とし、ｎ個以上続く“
０”とこれに続く“１”および“−１”からなる信号パ
ターンを特定パターンとし、前記“１”および“−１”
よりタイミング情報ＴＩＭ１を取出すようになしたこと
を特徴とする特許請求の範囲第１項記載のクロック再生
装置。
（３）バイポーラ信号を受信信号とし、“＋１”とこれ
に続く複数の“−１”からなる信号パターンを特定パタ
ーンとし、前記“−１”よりタイミング情報ＴＩＭ１を
取出すようになしたことを特徴とする特許請求の範囲第
１項記載のクロック再生装置。
（４）ノンリターンツーゼロ（ＮＲＺ）信号を受信信号
とし、ｎ個以上続く“０”（又は“１”）とこれに続く
“１”（又は“０”）からなる信号パターンを特定パタ
ーンとし、前記変化点よりタイミング情報ＴＩＭ１を取
出すようになしたことを特徴とする特許請求の範囲第１
項記載のクロック再生装置。
（５）リターンツーゼロ（ＲＺ）信号等のユニポーラ信
号を受信信号とし、ｎ個以上続く“０”とこれに続く“
１”からなる信号パターンを特定パターンとし、前記“
１”よりタイミング情報ＴＩＭ１を取出すようになした
ことを特徴とする特許請求の範囲第１項記載のクロック
再生装置。
（６）リターンツーゼロ（ＲＺ）信号等のユニポーラ信
号を受信信号とし、ｎ個続く“１”とこれに続く“１”
からなる信号パターンを特定パターンとし、前記最後の
“１”よりタイミング情報ＴＩＭ１を取出すようになし
たことを特徴とする特許請求の範囲第１項記載のクロッ
ク再生装置。