JPS61500407A - 自己同期形スクランブラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自己同期形スクランブラ 不発１３＋５？′ｉ請求の範囲１の上位概念による目己同期形スクラングラに関 する。

従来改術 デジタル１■号云送の場合、妨害直流成分を有したり、または所足の離散的（個 別ン周成畝のもとで特１（高いエネルイ成分を有するパルスパターンが生じ得る 。このパルスパターンを回避するため、伝送すべきデジタル信号が、モジュロ２ フＩＩｌｌ算により擬似ランダム列で送信側に℃スクランブルされる。受信側で は別のモジュロ２加算により、既に送１！！ｒ側にて用いられた擬似ランダム列 でデスクランゾルが行なわれる。送Ｍ　（！ＡＩ及び受信側で用いられたｇ！似 ラうダムＮ主器の、その除必要な同期動作ｔ、自由ｆｉ動する、所膓乗真的ない し自己同期形スクランブラ及びデスクランゲラの使用により行なわないでも済む 。

デジタル通信網の−１の拡張７行なうことになれば当該通信網の午央ポイント間 で著しく高いステップ速反の信号に対する伝送装置の設置が行なわれることとな る。これによｒ）著しく高いクロック周波数のデジタル信号に対するスクランプ ２及びデスクランブラな構成する必要がある。

シーメンス研究及び開発レポート第６巻（１９７７年）ａ６ｉ、ｘｉ〜５頁から 、高いクコツク周波数のＰＣＭ信号に対するスクランブラを構成する手段が既に 公知である。その場合、高速ビット列のＰＣＭ信号は値数Ｑパラレルチャネルで 相応に比較的に低いビット繰返周波数でスクランブルされ、主じた信号が多重化 によってまとめられる。受信側は同様′に一構成さｎ℃おり、１つのデマルチプ レク”ＪＫＨパラレルのデスクランブルの複数Ｑチャネルがつづいている。それ ＩＣより高いコストのはかに、マルチプレクサ及びデマルチプレクサを相互１（ 同期する必要が生じる。

本発明の！ＡＭとするところは高いビット繰返周７ｉ数のデジタル信号の伝送に も通したスクランブルであって、比！５！幻わずかなコストのもとでマルチプレ クス装ｆｔｔ省いたスクランブラを提供することである。

上記昧趙ぼ本発明によれは冒頭に述べた形式の自己同期形スクランブラに？いて 、請求の範囲１のｔｒ４徴事項にて風足された檎成簀件１′ζより解決される。

不発明の手段てより傅られる脣ＩＣ臂駒な右点はＺ比！５２的長い構成長のスク ランブラの場合にも純然たるデジタル素子から成るすつきりした簡明なスフ２ン グラ装置構成が笑現されこの装置薄酸により統合化°が著しく量率化されること である。スクランブラ周期２７−１＝１２７ビツト又は２’−１＝３１を以って 信号を発生する本発明のスクランブラのＶ利な笑Ｎ例は請求範囲２．３１Ｃ詳述 し℃ある。

次に図を用い℃木兄ＦＡを詳述する。

Ｍ１図は単１のスクランブラ段の回路、第２図は７段のスクランブラ段路、第３ 図は５段スクランプ２の回路を示す。第１図に示すスクランブラ段はｎ段０スク ランゾラの一部である。このスクランブラ段は第１゜１ｇ２モｙユｏ　２加算器 Ａｉ、Ａ２と、シフトレジスタ段ＳＲを有しスクランブラ段（２デシタル信号の ｎ番目のビットのスクランブルのために用いられ、その結果シフトレジスタ＊ｓ ｎの出力側からは相応のスクランブルされたビン）　ＤｓＸ−’が送出される。

さらにシフトレジスタＳＲの出力特に第１モジュロ−２−加算器ム１の帛１入力 端に′ｆ！８成され℃おり、一方、それの第２人力１１Ｉｌｌは次のようなスク ランブラ段のシフトレジスタＳＲの出力側と接続され℃いる、即ちｍｖ目のビッ トをスクランブルし相応の出力信号Ｄｓ’Ｘ−”を生じさせるスクランブラ段○ シフトレジスタＳＲの出力側と接読され℃いる。第１モジュロ−２−加算器の出 力１＠は弗２モゾユｏ−２−加鼻器Ａ２の第１人力１匍と秦続さｎ℃おり、それ の第２入力端にはスクランブルすべき信号Ｄｉの１ビツトが加わる。第２モジュ ロ−２−ｍ算器の出力側からはスクランブルされたデジタル信号Ｄ８が取出可能 である。この信号は１クロック周期連れてシフトレジスタ段ＳＲの出力１！ｌｌ 　Ｉｃも現われる。その場合シフトレジスタ段ＳＲはり特表昭Ｇ１−５００４０ ７　（３） ロックＦＴＰ％　Ｆ）ｊ謂シフトクロックを供給される。このクロックはスクラ ンブルすべぎデジタルＮ４＋のビットクロックを、同時に並列処理されるビット の叙ｎで割ったもので茨わされる。

デジタル信号のスクランブルのため第１図に示すようなスクランブラ段複数伽が 金属裟αされる＠入力側Ｄ１と出力Ｉ＃ＤＪは並列接続され℃いて、その結禾厘 列釣な伝送のためスフラング２に直列−差列変ＦＡ器が前を接続され、証列−直 列変換器が後Ｒ接続され侍る。

スクランブラ及びデスクランブラ用の１列−並列変換及びまた相応の１列−直列 変換はビット同期して行なわれる必要はなく、スクランブラとデスクランゲラと の間の語同期も必要でない。並列ビット流の数μそのつどの通用例１１（従って 最適１こされ得る。例えばスフ２ンプル後、亘列−並列変換を前提とするコード 変換、例えは４Ｂ３ＴＸは５Ｂ６Ｂコード変換が行なわれる際、弗１の場合には ４つ、第２の場合には５つの並列ビット流が相応し℃スクランブルされ傅る。そ の踪いずれにしろ設けられる変換器は送信１剖及び受信南で不発明の並列スクラ ンブラの使用を量率化する。もとのビットクロックの何分の１かでの並列スクラ ンブルに几た自己同期形スクランブラが示しである。それらの縦！Ｍ絖構成＋（ より２’−１＝１２７ビントのスクランブラ周期χ宥する最大長さのビット列が 得られる。左から右へ向ってのシフト方向の場合左から右に向ってビットｎ、す なわち第７ビツト、第６ビツト、・・・第３゜第２１Ｍ１ビツトに対する各スク ランブラ段かつづいている。１＜ｍ＜ｎの際の段１を考察すると、考察される段 １の左一番目の段はデジタル信号出力側Ｄ８にて信号ＤＢ・ｚ＋１が現われ、シ フトレジスタ段として用いられたＤ７リツプフロンプの出力側にてＤｌｌ・ｚｌ −ｎが現われる。同僚にし゛て左方２瞥目の段では信号Ｄｓ−Ｘ２ないしＤ８・ ｘ２′″ｎが現われる。考察される段１の右一番目の段の相応の出力側には逆に １１１号Ｄ８・ｚ−１及びＤ６・ｚ−１−ｎが現われる。第２図■スク乏ングラ の場合ｎ　−７、ｍ　＝　ｎ　−ｉである。

入力１萌ＤＢ−Ｘ−”は出力Ｉｌｌ　Ｄ、・ｘ−６、すなわち左方に先行する段 のＤフリップフロップの出力１則と接穂されている。その際Ｍ７釜目で最後の段 はやはり第１設置（接続され℃いる。第１図におけると異なって、スフ乏ン出力 側が用いられ℃いて、そのｔｉ釆出力信−号はスクランブラの１クロック周期だ げず八て現われ、その際再度仮りコツク制御シフトレジスタを通過しそれにより パルスピークを含まない。第マスクランブ２段ｖＳ１の第１モシ二〇−２−加算 器の第２入力端は佃のいずれの段ともＡなって、出力側でなく第１スクランデラ 段ｖＳ１のシフトレジスタ段の入力側と接続されている。シフトレジスタ段とし て用いられているＤスリップフロップはスクランブルすべきデジタル信号のクロ ック周波数の沼に等しい周波数を有するクロック信号を供給される。

第３図には５段のスクランブラが示し℃あり、このスクランブラ段ではｎ　−５ 、ｍ　＝　ｎ　−２＝　３でみる。

個々のスクランブラ段ＶＳＫ　１・・・ｖｓｘ　３は第１図に示すスクランプ２ 段１ｃ相応し、その捺スク２ングルされた信号はＭ２図に示したのと類似して抛 々のシフトレジスタ段の通過後当該シフトレジスタ段の出力側から取出される。

最大長さの擬似ランダム列、すなわち最大スクランブラ段期の形成のため口＝３ ＝ｎ−２が選ばれている。それに相応して１＠々のスクランブラ段の第１モジュ ロ−２−ｙｙａ算器のＭ２入力端は当該スクランブラ段Ｏ２５：方谷第２嘗目の 段のシフトレジスタ出力１目ｕと接続されるか、それとも考察されるスクランブ ラ段う段ＯいずれＩＣおいても、尚該スクランブラ段の第１モジュロ−２−加算 器の落２入力端はｍ′＃ｒ目ビットに対するスクランブラ段のシフトレジスタ段 の出力側と接続されている。その＠ｍはｎより小であって整数である。その場合 （ｎ−ｍ）ｔｒ目のスクランブラ段がらは＠１モゾユロー２−加算器の第２入力 端からｍ誉目スクランブラ段Ｑシフトレジスタ段の入力側までの接続路が形成さ れ、（ｎ−ｍ−１）番目のスクランブラ段の場合（ｎ−１）を目のスフ乏ンプ２ 段Ｑシフトレジスタ段までの接続路が相応に形成さルる。スクランブラ段が不都 合な短周期に陥入らないようにするため・短周期に対する識別回路と接続された 目出人力側を宥する第３モゾユロー２−加算器を第１．第２モジュロ−２−加算 器間に夫々挿入法状するとよい。この場合にもシフトレジスタ段の出力側からの スクランブルされた信号の取出によりパルスピークの抑圧が行なわｎる。シフト レジスタ段として用いられたＤ７リツプフコツプに対するシフトクロック言号Ｔ ２（；分局によって生ぜしめられ、その際シフトクロックＴ２の周仮数はスクラ ンブルすべきデジタル信号のビットクロック周波数Ｏ′ｙｓである。

国際調査報告 Ａ−Ｎ）ｎＥＸ　Ｔｏ　、−Ｌ　：ＮＴＥＲＳＡＴ！０ＮＡＬ　５ＥＡＲＣＨＲ Ｅ？ＣＲ”　ｖＮ

Claims (3)

【特許請求の範囲】
1. １．２ｎ−１ビツトのスクランプラ周期を有する信号の発生のためｎのクロツク 制御されるシフトレジスタ段を有する自己同期形スクランプラであつて、少なく とも１つのシフトレジスタ段の出力側がモジユロ−２−加算器の入力側と接続さ れているものにおいて、スクランプルすべきデジタル信号のｎの並列ビツトの各 各に対してｎの並列の入力側を設け、各入力側は到来ビツトの列に相応して、第 １入力側にてｎ番目のビツトが加えられ次の入力側にて後続ビツトが加えられる ように配列されておりかつ夫々１つのスクランプラ段と接続され該スクランプラ 段は夫々１つのシフトレジスタ段（ＳＲ）と第１，第２モジユロ２加算器（Ａ１ ，Ａ２）とを有しており、各スクランプラ段は夫々１つのシフトレジスタ（ＳＲ ）と、第１，第２モジユロ−２−加算器（Ａ１，Ａ２）を有し、シフトレジスタ 段（ＳＲ）の出力側は第１モジユロ−２−加算器（Ａ１）の第１入力側と接続さ れ、該第１モジユロ−２−加算器の出力側が第２モジユコ−２−加算器（Ａ２） の第１入力側と接続されており、第２モジユロ−２−加算器（Ａ２）の第２入力 側はデジタル信号に対する所属の入力側と接続されており、更に第２モジユロ− ２−加算器（Ａ２）の出力側が、同じスクランプラ段に設けられているシフトレ ジスタ段（ＳＲ）の入力側と接続されており、（ｎ−ｍ＋１）番目までのいずれ のスクランプラ段においても当該スクランプラ段の第１モジユロ−２−加算器（ Ａ１）の第２入力側が、ｍ番目ビツトに対するスクランプラ段のシフトレジスタ 段の出力側と接続されており、ｍはｎより小の整数であり、（ｎ−ｍ）番目のス クランプラ段において第１モジユロ−２−加算器の第２入力側からｎ番目のスク ランプラ段のシフトレジスタ段入力側までの接続路が形放されるように構成され ており、同様に（ｎ−ｍ−１）番目のスクランプラ段から（ｎ−１）番目スクラ ンプラ段までの接続路が形成されるように構成されており、更に、選択的に入力 側にてスはシフトレジスタ段の出力側にてスクランプルされタデジタル信号の個 々のビツトが取出可能であり、シフトレジスタ段のクロツク入力側が、クロツク 信号に対する源と接組続されており、該クロツク信号の周波数はデジタル信号の ビツトクロツク周波数の１／ｎ倍であることを特徴とする自己同期形スクランプ ラ。
2. ２．直列一並列変換器の７つの段出力側への接続のため７つの並列入力側が設け られており、前記変換器の直列入力側が、スクランプルすべきデジタル信号に対 する源と接続されており、並列入力側（Ｄ１１…Ｄ１７）の各々は７つのスクラ ンプラ段（ＶＳ１…ＶＳ７）の１つと接続されており、第７スクランプラ段（Ｖ Ｓ７）の第１モジユロ−２−加算器の第２入力側は第１スクランブラ段（ＶＳ１ ）の第２モジユロ−２−加算器の出力側と接続されており、（２７−１）ビツト のスクランブラ周期を有するスクランプルされた信号に対する７つの並列出力側 を設け、該７つの並列出力側は夫々別個に個々のスクランプラ段のシフトレジス タ段（ＳＲ）の出力側と接続されており、更に、シフトレジタ段はスクランプル すべきデジタル信号のビツトクロツク周波数の１／７に相応する周波数を有する クロツク信号に対する源と接続されている請求の範囲第１項記載の自己同期形ス クランプラ。
3. ３．スクランプルすべきデジタル信号の５ビツトの並列処理のため５つの並列入 力側が設けられており、５つの並列入力側が、夫々別個に５つのスクランプラ段 （ＶＳＫ１…ＶＳＫ５）の１つと接続されており、第１スクランプラ段（ＶＳＫ １）の第１モジユコ−２−加算器の第２入力側が、第３スクランプラ段（ＶＳＫ ３）のスクランプラ段の出力側と接続されており、第２スクランブラ段（ＶＳＫ ２）の第１モジユロ−２−加算器の第２入力側が、第４スクランプラ段（ＶＳＫ ４）のスクランブラ段のシフトレジスタ段の出力側と接続されており、更に第３ スクランプラ段（ＶＳＫ３）の第１モジユロ−２−加算器の第２入力側が、第５ スクランプラ段（ＶＳＫ５）のシフトレジスタ段の出力側と接続されており、第 ４スクランプラ段（ＶＳＫ４）の第１モジユロ−２−加算器の第２入力側が、第 １スクランプラ段（ＶＳＫ１）のシフトレジスタ段の入力側と接続されており、 第５スクランプラ段（ＶＳＫ５）の第１モジユロ−２−加算器の第２入力側が、 第２スクランプラ段（ＶＳＫ２）のシフトレジスタ段の入力側と接続されており 、シフトレジスタ段はスクランプルすべきデジタル信号のビツトクロツク周波数 の１／５に相応する周波数を有するクロツク信号に対する源と接続されている請 求の範囲第１項記載の自己同期形スクランプラ。