JPS631121A

JPS631121A - 誤り訂正方式

Info

Publication number: JPS631121A
Application number: JP14282386A
Authority: JP
Inventors: Kiyoaki Hodohara; 程原　清明
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1988-01-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕多値変調方式のディジタル多重無線通信方式等に於いて
、ブロック符号を用いて誤り訂正を行う方式であって、
送信側では各系列毎に検査ビットを求める割算処理を行
い、受信側では、各系列毎にシンドローム計算を行って
誤り訂正を行うものであり、低速度の演算機能で検査ビ
ア）の生成並びに誤り訂正を可能とするものである。

〔産業上の利用分野〕

本発明は、ブロック符号を用いた誤り訂正方式％式％ディジタル多重無線通信方式に於いては、周波数の利用
効率を向上する為に、多値ＱＡＭ方式の開発が進められ
、多値化に伴ってノイズ・マージン等が減少し、常時Ｉ
Ｑ−１２程度のエラーが発生することがある。その為、
誤り訂正手段を付加してエラーを減少させることが採用
されている。このような誤り訂正方式を用いた場合に、
多値数が多くなるに従って高速動作の誤り訂正機能が要
求され、経済的な問題が生じるので、簡単な構成で誤り
訂正が可能となる手段が要望されている。

〔従来の技術〕

第４図は従来例のブロック図であり、２系列の情報を多
重化して伝送する場−合を示す。チャネルＣＨＩ、ＣＨ
２のそれぞれにビットの情報ビットは、並列直列変換部
（Ｐ／５）３２により２にビットの直列情報に変換され
、割算回路３３に加えられて生成多項式による割算が行
われる。この割算結果の剰余の２ｍビットが検査ビット
として、情報ビットと共に多重化部３１に加えられ、多
重化されて送信される。例えば、２に＝２５６ビツトの
情報ビットに対して、２ｍ＝８ビットの検査ビットが付
加される。

多重化された送信情報は、第５図に示すように、チャネ
ルＣＨＩ、ＣＨ２のにビットの情報ビットＣＨＩ−１，
ＣＨ２−１を多重化し、２ｍビットの検査ビットＣＨＫ
　１をｍビットに多重化し、次のにビットの情報ビット
ＣＨＩ−２，ＣＨ２−２を多重化し、２ｍビットの検査
ビットＣＨＫ　２をｍビットに多重化したフレーム形式
となる。

受信側では多重分離されて並列直列変換部（Ｐ／５）３
４により、チャネルＣＨＩ、ＣＨ２のそれぞれにピント
の情報ビットとが２にビットの直列情報に変換されると
共に、検査ビットも２ｍビットの直列情報に変換され、
シンドローム計算回路３５に加えられる。例えば、ｋビ
ットの情報ビットＣＨＩ−１，ＣＨ２−１が２にビット
の直列情報に変換され、検査ビットＣＨＫＩも２ｍビッ
トの直列検査ビットに変換されて、シンドローム計算回
路３５に加えられる。

このシンドローム計算回路３５に於けるシンドローム計
算結果により訂正ビット位置情報が得られ、遅延回路３
６によりシンドローム計算等に要する時間遅延された情
報ビットが訂正回路３７に於いて訂正される。

従って、１ピント誤りにりいての訂正が可能となり、誤
り率を改善することができる。

〔発明が解決しようとする問題点〕

送信側の割算回路３３及び受信側のシンドローム計算回
路３５は、チャネルＣＨ１，ＣＨ２の数を増加した場合
でも、それぞれ１個で済むことになるが、その代わり高
速動作が要求されることになる。即ち、各系列の情報ビ
ット速度に対して、例えば、４系列の情報ビットを多重
化して伝送する場合は、４倍の速度の演算機能が要求さ
れ、８系列の情報ビットを多重化して伝送する場合は、
８倍の速度の演算機能が要求される。

ＥＣＬ　（エミッタ結合論理回路）等の高速動作素子は
、消費電力が太き（且つ高価である。従って、このよう
な高速動作素子により構成した割算回路３３及びシンド
ローム計算回路３５は消費電力の増大等の問題が生じる
。更に、多重度が大きくなると、高速動作にも限界があ
る為、割算回路３３及びシンドローム計算回路３５を構
成することが困難となる。

本発明は、多重度に関係なく、検査ビットの生成やビッ
ト誤り訂正を低速度の演算機能で実現することを目的と
するものである。

〔問題点を解決するための手段〕

本発明の誤り訂正方式は、各系列毎に検査ビットの生成
及びシンドローム計算を行うもので、第１図を参照して
説明する。送信側に、ｎ系列ＣＨ１〜ＣＨｎ対応に生成
多項式によりｎｋビットの情報ビットを割算する割算回
路１−１〜１−ｎを設け、割算結果の剰余をｎｍビット
の検査ビットとし、各系列のにビットに、順次選択され
る１系列のｎｍビットの検査ビットを付加して多重化部
３により多重化して送信する。

受信側には、ｎ系列対応にシンドローム計算回路２−１
〜２−ｎを設けて、多重分離部４により多重分離された
各系列ＣＨＩ〜ＣＨｎの情報ビット及び検査ビットにつ
いて、自系列のｎｋビフトの情報ビットと自系列のｎｍ
ビットの検査ビットとを用いてシンドローム計算を行い
、ビット訂正部５に於いて各系列毎にビット誤り訂正を
行うものである。

〔作用〕

割算回路１−１〜ｌ−ｎは、各系列対応に処理するもの
であるから、各系列の情報ビット速度に対応した演算速
度で良いことになり、同様にシンドローム計算回路２−
１〜２−ｎも各系列の情報ビット速度に対応した演算速
度で良いことになるから、多重度が増大した場合でも、
比較的低速度の素子で構成することが可能となり、消費
電力の低減並びに廉価な素子による構成が可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、ｎ＝２と
した場合を示すものである。同図に於いて、１１．１２
は系列ＣＨＩ、ＣＨ２対応の割算回路、１３は多重化部
、１４は情報ビットの速度を変換して検査ビットの挿入
を行わせる為の速度変換回路、１５は多重化処理回路、
１６は、無線伝送路等の伝送路、１７は多重分離部、１
８は多重分離処理回路、１９は検査ビットを抽出した後
の情報ビットの速度を基に戻す為の速度変換回路、２１
．２２は系列ＣＨＩ、ＣＨ２対応のシンドローム計算回
路、２３．２４はビット訂正部を構成する排他的オア回
路である。

割算回路１１．１２は、各系列ＣＨＩ、ＣＨ２の２にビ
ットの情報ビットを生成多項式により割算し、その割算
結果の剰余の２ｍピントを検査ビットとして多重化処理
回路１５に加える。又速度変換回路１４は、各系列ＣＨ
Ｉ、ＣＨ２のにビットの情報ビー／　）毎に時間圧縮し
て、検査ビットを挿入できるようにし、且つバッファ機
能により割算回路１１．１２に於ける演算時間の補償を
行うものである。多重化処理回路１５は、速度変換され
た各系列ＣＨ１，ＣＨ２のにピント毎に多重化し、次に
割算回路１１からの２ｍビットの検査ビットを多重化し
て送信する。

第３図は本発明の実施例の動作説明図であり、（ａｌ、
　（Ｃ）は情報ビット、（ｂ）、　（ｄ）は検査ビット
、（ｅ）は多重化情報を示す。２にビットの情報とフト
ｃＨ１−１，ＣＨＩ−２が割算回路１１に於いて生成多
項式により割算され、割算結果の剰余の２ｍビットの検
査ビットｃ１　１は多重化処理回路１５に加えられる。

又２にビットの情報ビットＣＨ２−１，ＣＨ２−２が割
算回路１２に於いて生成多項式により割算され、割算結
果の剰余の２ｍビットの検査ビワ）Ｃ２−１は多重化処
理回路１５に加えられる。即ち、割算回路１１．１２は
、系列対応に生成多項式による割算を行うと共に、検査
ビットが交互に得られるように、演算タイミングが制御
される。

速度変換回路１４では、ｋビットの情報ビット間に、ｍ
ビットの検査ビットが挿入されるように、情報ビットの
速度変換を行うもので、例えば、ｆｅ）に示すように、
ｋビットの情報ビットＣＨＩ−２、ＣＨ２−１が多重化
され、情報ビットＣＨＩ、ＣＨ２に対する２ｍビットの
検査ピッ１−Ｃ１−１がｍビットに多重化される。そし
て、次に情報ビットＣＨＩ−３，ＣＨ２−２が多重化さ
れ、情報ビットＣＨ２−１，ＣＨ２−２に対する検査ビ
ットＣ２−１が多重化される。即ち、各系列の検査ビッ
トは交互に多重化された情報ビットの後に付加される。

受信側に於いては、多重分離部１７の多重分離処理回路
１８により、２系列ＣＨＩ、−ＣＨ２の情報ビットに分
離され、検査ビア）が削除された情報ピントは速度変換
回路Ｉ９に加えられ、連続した直列情報となるように情
報ビットの速度変換が行われ、且つシンドローム計算回
路２１．２２に於ける演算時間を補償するように遅延さ
れる。又系列ＣＨＩ、ＣＨ２対応のシンドローム計算回
路２１．２２には、多重分離処理回路１８から各系列の
情報ビットと検査ビットとが多重分離されて加えられる
。

例えば、シンドローム計算回路２１には、自系列ＣＨＩ
（７）情報ビットＣＨＩ−１，ＣＨＩ−２と自系列ＣＨ
Ｉの検査ビットｃ１　１とが加えられ、シンドローム計
算回路２２には、自系列ＣＨ２の情報ビットＣＨ２−１
，ＣＨ２−２と自系列ＣＨ２の検査ビットＣ２−１とが
加えられる。従って、シンドローム計算回路２１に於い
ては、２にビットの情報ビットＣＨＩ−１，ＣＨＩ−２
と２ｍビットの検査ビットＣ１−１とを用いてシンドロ
ーム計算を行い、シンドローム計算回路２２に於いては
、２にビットの情報ビットＣＨ２−１゜ＣＨ２−２と２
ｍビットの検査ビット０２−１とを用いてシンドローム
計算を行うことになる。

計算結果のビット誤り位置情報に従って、シンドローム
計算回路２１．２２から排他的オア回路２３．２４にビ
ット誤り訂正情報が加えられ、誤りビットは排他的オア
回路２３．２４により反転されて誤りが訂正される。

前述の実施例は、２系列ＣＨＩ、ＣＨ２の場合を示すも
のであるが、４系列ＣＨＩ〜ＣＨ４の場合は、ｎ＝４と
なるから、例えば、系列ＣＨＩ対応の割算回路に於いて
は、４にビットの情報ビットＣＨ１−１〜ＣＨＩ−４を
生成多項式により割算して、４ｍビットの検査ビットＣ
１−１を出力し、この検査ビットＣｌ−１を、４系列の
情報ビットＣＨＩ−４，ＣＨ２−３，ＣＨ３−２，ＣＨ
４−１を多重化した後にｍピントに多重化して付加する
ことになる。そして、次の４系列の情報ビットＣＨＩ−
５，ＣＨ２−４，ＣＨ３−３，ＣＨ４−２を多重化した
後に、系列ＣＨ２の情報ビットＣＨ２−１〜ＣＨ２−４
に対する検査ビットＣ２−１を多重化して付加すること
になる。以下同様にして検査ピントを付加するものであ
る。

〔発明の効果〕

以上説明したように、本発明は、ｎ系列の情報ビットを
多重化して伝送する場合に、送信側には各系列対応の割
算回路１−１〜ｌ−ｎを設け、受信側には各系列対応の
シンドローム計算回路２−１〜２−ｎを設け、各系列の
ｎｋビットの情報ビットを生成多項式により割算して、
その剰余のｎｍビットの検査ビットを、各系列のにビッ
トの情報ピントに付加して多重化するもので、その場合
に、各系列を順次選択した１系列の検査ビットを付加す
る。そして、受信側では、自系列のｎｋピントの情報ビ
ット及びｎｍビットの検査ビー／　トを用いてシンドロ
ーム計算を行って誤り訂正を行うものであり、各系列の
割算回路１−１〜１−ｎ及びシンドローム計算回路２−
１〜２−ｎは、各系列の情報ビット速度に対応した演算
速度を有する構成で良いことになり、系列数に対応した
個数の割算回路及びシンドローム計算回路を設けること
になるが、それぞれは廉価且つ低消費電力の構成である
から、多重度が大きくなった場合でも、経済的に誤り訂
正を行うことが可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例の動作説明
図、第４図は従来例のブロック図、第５図は従来例のフ
レーム形式説明図である。１−１〜１−ｎは系列対応の割算回路、２−１〜２−ｎ
は系列対応のシンドローム計算回路、３は多重化部、４
は多重分離部、５はビット訂正部、１１．１２は割算回
路、１３は多重化部、１４は速度変換回路、１５は多重
化処理回路、１６は伝送路、１７は多重分離部、１８は
多重分離処理回路、１９は速度変換回路、２１．２２は
シンドローム計算回路、２３．２４は排他的オア回路で
ある。

Claims

【特許請求の範囲】ｎ（ｎ＝１、２、３、・・・）系列の情報を多重化して
伝送すると共に、ブロック符号を用いて誤り訂正を行う
誤り訂正方式に於いて、送信側に、ｎ系列対応に生成多項式によりｎｋビット（
ｋ＝１、２、３、・・・）の情報ビットを割算する割算
回路（１−１〜１−ｎ）を設け、該割算回路（１−１〜
１−ｎ）に於ける割算結果の剰余をｎｍビット（ｍ＝１
、２、３、・・・）の検査ビットとして、各系列のｋビ
ットの情報ビットに、順次選択される１系列のｎｍビッ
トの検査ビットを付加して多重化して送信し、受信側に、ｎ系列対応にシンドローム計算回路（２−１
〜２−ｎ）を設け、該シンドローム計算回路（２−１〜
２−ｎ）により自系列のｎｋビットの情報ビットと自系
列のｎｍビットの検査ビットとを用いてシンドローム計
算を行って誤り訂正を行うことを特徴とする誤り訂正方式。