JPH09153821A - 直並列変換方式 - Google Patents
直並列変換方式Info
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- JPH09153821A JPH09153821A JP7313779A JP31377995A JPH09153821A JP H09153821 A JPH09153821 A JP H09153821A JP 7313779 A JP7313779 A JP 7313779A JP 31377995 A JP31377995 A JP 31377995A JP H09153821 A JPH09153821 A JP H09153821A
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- Japan
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- parallel
- serial
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Abstract
(57)【要約】
【課題】 超高速動作のＰ／Ｓ変換用ＩＣの動作が、Ｉ
Ｃ間の信号受け渡しのディレイ等で誤動作する問題を解
決すること。 【解決手段】 複数ビットのパラレル信号を１ビットの
シリアル信号に変換する直並列変換方式において、上記
パラレル信号の所定数のビットの位置を入替え、当該ビ
ット位置の入替えられたパラレル信号をＫ（Ｋは２以上
の整数）個のパラレル信号に分け、それぞれをシリアル
信号に変換し、更に当該Ｋ個のシリアル信号をＫビット
のパラレル信号としてＰ／Ｓ変換し、１ビットのシリア
ル信号を得るようにしたもので、上記複数ビットのパラ
レル信号の所定数のビットの位置入替えを、上記複数ビ
ットのパラレル信号を１ビット目からＫ−１個跳びに抜
き出して並べ替えるものとする。
Ｃ間の信号受け渡しのディレイ等で誤動作する問題を解
決すること。 【解決手段】 複数ビットのパラレル信号を１ビットの
シリアル信号に変換する直並列変換方式において、上記
パラレル信号の所定数のビットの位置を入替え、当該ビ
ット位置の入替えられたパラレル信号をＫ（Ｋは２以上
の整数）個のパラレル信号に分け、それぞれをシリアル
信号に変換し、更に当該Ｋ個のシリアル信号をＫビット
のパラレル信号としてＰ／Ｓ変換し、１ビットのシリア
ル信号を得るようにしたもので、上記複数ビットのパラ
レル信号の所定数のビットの位置入替えを、上記複数ビ
ットのパラレル信号を１ビット目からＫ−１個跳びに抜
き出して並べ替えるものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、低ビットレートの
ディジタル・パラレル信号を、高ビットレートのディジ
タル・シリアル信号に変換する直並列変換方式に関する
ものである。
ディジタル・パラレル信号を、高ビットレートのディジ
タル・シリアル信号に変換する直並列変換方式に関する
ものである。
【０００２】
【従来の技術】近年、光ファイバーケーブルの実用化等
に伴い、ＨＤＴＶビデオ信号のような１Ｇ(ギガ)ｂｐｓ
を超える超高速ディジタル伝送が可能となった。光ファ
イバを用いてディジタル伝送を行なう時には、一般に、
８〜１０ビットに量子化したデータをシリアル信号に変
換して伝送し、受信側でもとの量子化したパラレル信号
に復元する。ここで、１チャンネル分が１０ビットに量
子化された３チャンネル分のデータを、１チャンネルの
ＭＳＢ(最上位ビット：most significant bit)から、３
チャンネルのＬＳＢ(最下位ビット：least significant
bit）迄、順に並べてパラレル／シリアル変換する、従
来技術の一例の機能ブロック図を図２に示し、以下、こ
の動作を簡単に説明する。 なお、以下では、チャンネ
ルをｃｈ、パラレル／シリアル変換をＰ／Ｓ変換と記述
する。
に伴い、ＨＤＴＶビデオ信号のような１Ｇ(ギガ)ｂｐｓ
を超える超高速ディジタル伝送が可能となった。光ファ
イバを用いてディジタル伝送を行なう時には、一般に、
８〜１０ビットに量子化したデータをシリアル信号に変
換して伝送し、受信側でもとの量子化したパラレル信号
に復元する。ここで、１チャンネル分が１０ビットに量
子化された３チャンネル分のデータを、１チャンネルの
ＭＳＢ(最上位ビット：most significant bit)から、３
チャンネルのＬＳＢ(最下位ビット：least significant
bit）迄、順に並べてパラレル／シリアル変換する、従
来技術の一例の機能ブロック図を図２に示し、以下、こ
の動作を簡単に説明する。 なお、以下では、チャンネ
ルをｃｈ、パラレル／シリアル変換をＰ／Ｓ変換と記述
する。
【０００３】まず、１ｃｈのＭＳＢからＬＳＢまでのビ
ット信号１-1〜１-10 をラッチ４-1に通してパラレル信
号５-1〜５-10 を出力し、２ｃｈのＭＳＢからＬＳＢま
でのビット信号２-1〜２-10をラッチ４-2に通しパラレ
ル信号６-1〜６-10を出力し、３ｃｈのＭＳＢからＬＳ
Ｂまでのビット信号３-1〜３-10をラッチ４-3 に通して
パラレル信号７-1〜７-10を出力する。パラレル信号５
-1〜５-10，６-1〜６-10，７-1〜７-10 は、それぞれ、
Ｐ／Ｓ変換器８-1〜８-3により、図３に示すような、１
パラレルクロック（以下、パラレルクロックをＰＣＬＫ
と称す）に対して、１／３０周期の１シリアルクロック
(以下、シリアルクロックをＳＣＬＫと称す)で、シリア
ル変換される。ここで、Ｐ／Ｓ変換を３つのＰ／Ｓ変換
器８-1〜８-3で実現しているのは、一般的な論理ＩＣが
８〜１０ビットのＰ／Ｓ変換機能であることを考慮した
ものである。このとき、Ｐ／Ｓ変換器８-3から得られ
る、３ｃｈの１０ビットの信号がシリアル変換されたシ
リアル信号９は、Ｐ／Ｓ変換器８-2にシリアル入力信号
として加えらる。
ット信号１-1〜１-10 をラッチ４-1に通してパラレル信
号５-1〜５-10 を出力し、２ｃｈのＭＳＢからＬＳＢま
でのビット信号２-1〜２-10をラッチ４-2に通しパラレ
ル信号６-1〜６-10を出力し、３ｃｈのＭＳＢからＬＳ
Ｂまでのビット信号３-1〜３-10をラッチ４-3 に通して
パラレル信号７-1〜７-10を出力する。パラレル信号５
-1〜５-10，６-1〜６-10，７-1〜７-10 は、それぞれ、
Ｐ／Ｓ変換器８-1〜８-3により、図３に示すような、１
パラレルクロック（以下、パラレルクロックをＰＣＬＫ
と称す）に対して、１／３０周期の１シリアルクロック
(以下、シリアルクロックをＳＣＬＫと称す)で、シリア
ル変換される。ここで、Ｐ／Ｓ変換を３つのＰ／Ｓ変換
器８-1〜８-3で実現しているのは、一般的な論理ＩＣが
８〜１０ビットのＰ／Ｓ変換機能であることを考慮した
ものである。このとき、Ｐ／Ｓ変換器８-3から得られ
る、３ｃｈの１０ビットの信号がシリアル変換されたシ
リアル信号９は、Ｐ／Ｓ変換器８-2にシリアル入力信号
として加えらる。
【０００４】その結果、シリアル信号９は、Ｐ／Ｓ変換
器８-2で、２ｃｈの１０ビットの信号がシリアル変換さ
れた信号に続いて、Ｐ／Ｓ変換器８-2のシリアル信号出
力端子から、シリアル信号１０となって出力される。更
に、シリアル信号１０は、Ｐ／Ｓ変換器８-1にシリアル
入力信号として加えられ、Ｐ／Ｓ変換器８-1で、１ｃｈ
の１０ビットの信号がシリアル変換された信号に続い
て、Ｐ／Ｓ変換器８-1のシリアル信号出力端子から、シ
リアル信号１１となって出力される。以降、上記と同じ
繰返しでシリアル信号１１を出力する。ところが、Ｐ／
Ｓ変換が超高速動作となると、Ｐ／Ｓ変換器８-2，８-3
の出力であるシリアル信号１０，９が超高速信号となる
ため、２つのＩＣ間で信号を受け渡すこととなる、Ｐ／
Ｓ変換器８-1とＰ／Ｓ変換器８-2の間、あるいは、Ｐ／
Ｓ変換器８-2とＰ／Ｓ変換器８-3の間では、ＩＣ間のデ
ィレイや、ラッチのセットアップタイム、ディレイタイ
ムが１ＳＣＬＫより大きくなったとき、Ｐ／Ｓ変換器８
-1，８-2で誤動作が生じるという問題がある。
器８-2で、２ｃｈの１０ビットの信号がシリアル変換さ
れた信号に続いて、Ｐ／Ｓ変換器８-2のシリアル信号出
力端子から、シリアル信号１０となって出力される。更
に、シリアル信号１０は、Ｐ／Ｓ変換器８-1にシリアル
入力信号として加えられ、Ｐ／Ｓ変換器８-1で、１ｃｈ
の１０ビットの信号がシリアル変換された信号に続い
て、Ｐ／Ｓ変換器８-1のシリアル信号出力端子から、シ
リアル信号１１となって出力される。以降、上記と同じ
繰返しでシリアル信号１１を出力する。ところが、Ｐ／
Ｓ変換が超高速動作となると、Ｐ／Ｓ変換器８-2，８-3
の出力であるシリアル信号１０，９が超高速信号となる
ため、２つのＩＣ間で信号を受け渡すこととなる、Ｐ／
Ｓ変換器８-1とＰ／Ｓ変換器８-2の間、あるいは、Ｐ／
Ｓ変換器８-2とＰ／Ｓ変換器８-3の間では、ＩＣ間のデ
ィレイや、ラッチのセットアップタイム、ディレイタイ
ムが１ＳＣＬＫより大きくなったとき、Ｐ／Ｓ変換器８
-1，８-2で誤動作が生じるという問題がある。
【０００５】
【発明が解決しようとする課題】従来の技術の直並列変
換方式では、パラレル信号のビット数が１０を超すよう
な場合、Ｐ／Ｓ変換のＩＣを直列に並べて使用しなけれ
ばならない。この場合、Ｐ／Ｓ変換用のＩＣが超高速動
作となると、Ｐ／Ｓ変換用ＩＣ間の信号受け渡しのディ
レイなどにより、Ｐ／Ｓ変換用ＩＣに誤動作が生じる問
題が有った。本発明は、これらの欠点を除去し、超高速
動作のＰ／Ｓ変換用ＩＣの動作が、ＩＣ間の信号受け渡
しのディレイ等で誤動作する問題を解決することを目的
とするものである。
換方式では、パラレル信号のビット数が１０を超すよう
な場合、Ｐ／Ｓ変換のＩＣを直列に並べて使用しなけれ
ばならない。この場合、Ｐ／Ｓ変換用のＩＣが超高速動
作となると、Ｐ／Ｓ変換用ＩＣ間の信号受け渡しのディ
レイなどにより、Ｐ／Ｓ変換用ＩＣに誤動作が生じる問
題が有った。本発明は、これらの欠点を除去し、超高速
動作のＰ／Ｓ変換用ＩＣの動作が、ＩＣ間の信号受け渡
しのディレイ等で誤動作する問題を解決することを目的
とするものである。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、複数ビットのパラレル信号を１ビットのシ
リアル信号に変換する直並列変換方式において、上記パ
ラレル信号の所定数のビットの位置を入替え、当該ビッ
ト位置の入替えられたパラレル信号をＫ（Ｋは２以上の
整数）個のパラレル信号に分け、それぞれをシリアル信
号に変換し、更に当該Ｋ個のシリアル信号をＫビットの
パラレル信号としてパラレル／シリアル変換し、１ビッ
トのシリアル信号を得るようにしたものである。また、
上記複数ビットのパラレル信号の所定数のビットの位置
入替えを、上記複数ビットのパラレル信号を１ビット目
からＫ−１個跳びに抜き出して並べ替えるものとする。
その結果、パラレル／シリアル変換(Ｐ／Ｓ変換)するＩ
Ｃ間の信号受け渡しを超高速動作で行なわない構成とす
ることができ、ラッチのセットアップタイム、ディレイ
タイム、配線のディレイの影響を少なくして、超高速で
のＰ／Ｓ変換が安定する。
成するため、複数ビットのパラレル信号を１ビットのシ
リアル信号に変換する直並列変換方式において、上記パ
ラレル信号の所定数のビットの位置を入替え、当該ビッ
ト位置の入替えられたパラレル信号をＫ（Ｋは２以上の
整数）個のパラレル信号に分け、それぞれをシリアル信
号に変換し、更に当該Ｋ個のシリアル信号をＫビットの
パラレル信号としてパラレル／シリアル変換し、１ビッ
トのシリアル信号を得るようにしたものである。また、
上記複数ビットのパラレル信号の所定数のビットの位置
入替えを、上記複数ビットのパラレル信号を１ビット目
からＫ−１個跳びに抜き出して並べ替えるものとする。
その結果、パラレル／シリアル変換(Ｐ／Ｓ変換)するＩ
Ｃ間の信号受け渡しを超高速動作で行なわない構成とす
ることができ、ラッチのセットアップタイム、ディレイ
タイム、配線のディレイの影響を少なくして、超高速で
のＰ／Ｓ変換が安定する。
【０００７】
【発明の実施の形態】図１に本発明の一実施例のブロッ
ク図を示し、以下、動作を詳しく説明する。なお、以下
の説明では、入力信号が１ｃｈ当り１０ビットに量子化
された３ｃｈ分、合計３０ビットのパラレル信号を、１
ｃｈの１０ビットの信号が連続して出力された後、続い
て２ｃｈの１０ビット、３ｃｈの１０ビットの信号が出
力されるようシリアル変換するケースを例にとる。ま
ず、１ｃｈの１０ビット信号１-1〜１-10を、ラッチ４
-1 に加えてパラレル信号５-1〜５-10を出力し、２ｃｈ
の１０ビット信号２-1〜２-10をラッチ４-2に加えてパ
ラレル信号６-1〜６-10を出力し、３ｃｈの１０ビット
信号３-1〜３-10をラッチ４-3に加えてパラレル信号７
-1〜７-10を出力する。パラレル信号５-1〜５-10，６-1
〜６-10，７-1〜７-10 は、ビット入替え部１２でビッ
トの入替えが行われ、図４に示すようなパラレル信号１
３-1〜１３-10 ，１４-1〜１４-10，１５-1〜１５-10と
なって出力されるが、このビットの入替え位置の決め方
を、以下に記す。
ク図を示し、以下、動作を詳しく説明する。なお、以下
の説明では、入力信号が１ｃｈ当り１０ビットに量子化
された３ｃｈ分、合計３０ビットのパラレル信号を、１
ｃｈの１０ビットの信号が連続して出力された後、続い
て２ｃｈの１０ビット、３ｃｈの１０ビットの信号が出
力されるようシリアル変換するケースを例にとる。ま
ず、１ｃｈの１０ビット信号１-1〜１-10を、ラッチ４
-1 に加えてパラレル信号５-1〜５-10を出力し、２ｃｈ
の１０ビット信号２-1〜２-10をラッチ４-2に加えてパ
ラレル信号６-1〜６-10を出力し、３ｃｈの１０ビット
信号３-1〜３-10をラッチ４-3に加えてパラレル信号７
-1〜７-10を出力する。パラレル信号５-1〜５-10，６-1
〜６-10，７-1〜７-10 は、ビット入替え部１２でビッ
トの入替えが行われ、図４に示すようなパラレル信号１
３-1〜１３-10 ，１４-1〜１４-10，１５-1〜１５-10と
なって出力されるが、このビットの入替え位置の決め方
を、以下に記す。
【０００８】まず、ビット入替え部１２の後に接続し
た、３つの第１のＰ／Ｓ変換器１６-1〜１６-3で、図５
に示すようなシリアル信号１７，１８，１９が出力され
るようビット入替え部１２を設定する。すなわち、ビッ
ト入替え部１２では、１ｃｈのＭＳＢ１-1から３ｃｈの
ＬＳＢ３-10 迄、順番に並んだ入力パラレル信号５-1〜
７-10(即ち、１-1〜３-10)の中から、２つおきに信号を
抜き出して並べ替える処理を行う。これにより、出力パ
ラレル信号１３-1〜１３-10 として、１-1，１-4，
１-7，１-10，２-3，２-6，２-9，３-2，３-5，３-8 の
順番に並んだ信号を得、出力パラレル信号１４-1〜１４
-10 としては、１-2，１-5，１-8，２-1，２-4，２-7，
２-10，３-3，３-6，３-9 の順に並んだ信号が得られ、
出力パラレル信号１５-1〜１５-10 としては、１-3，１
-6，１-9，２-2，２-5，２-8，３-1，３-4，３-7，３
-10 の順に並んだ信号が得られる。
た、３つの第１のＰ／Ｓ変換器１６-1〜１６-3で、図５
に示すようなシリアル信号１７，１８，１９が出力され
るようビット入替え部１２を設定する。すなわち、ビッ
ト入替え部１２では、１ｃｈのＭＳＢ１-1から３ｃｈの
ＬＳＢ３-10 迄、順番に並んだ入力パラレル信号５-1〜
７-10(即ち、１-1〜３-10)の中から、２つおきに信号を
抜き出して並べ替える処理を行う。これにより、出力パ
ラレル信号１３-1〜１３-10 として、１-1，１-4，
１-7，１-10，２-3，２-6，２-9，３-2，３-5，３-8 の
順番に並んだ信号を得、出力パラレル信号１４-1〜１４
-10 としては、１-2，１-5，１-8，２-1，２-4，２-7，
２-10，３-3，３-6，３-9 の順に並んだ信号が得られ、
出力パラレル信号１５-1〜１５-10 としては、１-3，１
-6，１-9，２-2，２-5，２-8，３-1，３-4，３-7，３
-10 の順に並んだ信号が得られる。
【０００９】以上のようにビット入替えされた、パラレ
ル信号１３-1〜１３-10 ，１４-1〜１４-10，１５-1〜
１５-10は、対応する第１のＰ／Ｓ変換器１６-1〜１６
-3で、図５に示すようなシリアル信号１７，１８，１９
に変換され、出力される。そして、シリアル信号１７，
１８，１９は、第２のＰ／Ｓ変換器２０に加えられ、図
５に示すシリアル信号２１となって、出力される。ここ
で、このシリアル信号２１は、図５に示すごとく、１ｃ
ｈのＭＳＢ１-1から順番に３ｃｈのＬＳＢ３-10迄、並
んだものとなる。このとき、第２のＰ／Ｓ変換器２０へ
加えられる信号１７，１８，１９の動作速度は、シリア
ル信号２１の動作速度の１／３に低速化されるので、Ｉ
Ｃ間の配線によるディレイの影響が小さくなる。しか
も、第１のＰ／Ｓ変換器１６-1〜１６-3と、第２のＰ／
Ｓ変換器２０との信号の受け渡しは全く同じ動作条件で
行なわれるので、ＩＣのディレイ、セットアップタイム
による誤動作が起こりにくい。
ル信号１３-1〜１３-10 ，１４-1〜１４-10，１５-1〜
１５-10は、対応する第１のＰ／Ｓ変換器１６-1〜１６
-3で、図５に示すようなシリアル信号１７，１８，１９
に変換され、出力される。そして、シリアル信号１７，
１８，１９は、第２のＰ／Ｓ変換器２０に加えられ、図
５に示すシリアル信号２１となって、出力される。ここ
で、このシリアル信号２１は、図５に示すごとく、１ｃ
ｈのＭＳＢ１-1から順番に３ｃｈのＬＳＢ３-10迄、並
んだものとなる。このとき、第２のＰ／Ｓ変換器２０へ
加えられる信号１７，１８，１９の動作速度は、シリア
ル信号２１の動作速度の１／３に低速化されるので、Ｉ
Ｃ間の配線によるディレイの影響が小さくなる。しか
も、第１のＰ／Ｓ変換器１６-1〜１６-3と、第２のＰ／
Ｓ変換器２０との信号の受け渡しは全く同じ動作条件で
行なわれるので、ＩＣのディレイ、セットアップタイム
による誤動作が起こりにくい。
【００１０】
【発明の効果】以上のように本発明では、Ｐ／Ｓ変換を
２段階で行なうことによって、超高速動作のＰ／Ｓ変換
用ＩＣ間の信号の受け渡しが無くなるので、超高速Ｐ／
Ｓ変換のＩＣを直列に並べて使用した場合に起こる、Ｐ
／Ｓ変換用ＩＣ間のディレイによる誤動作が防止でき
る。このため、従来方式で問題となっていた超高速動作
のＰ／Ｓ変換用ＩＣの安定度の問題が容易に改善され
る。
２段階で行なうことによって、超高速動作のＰ／Ｓ変換
用ＩＣ間の信号の受け渡しが無くなるので、超高速Ｐ／
Ｓ変換のＩＣを直列に並べて使用した場合に起こる、Ｐ
／Ｓ変換用ＩＣ間のディレイによる誤動作が防止でき
る。このため、従来方式で問題となっていた超高速動作
のＰ／Ｓ変換用ＩＣの安定度の問題が容易に改善され
る。
【図１】本発明の直並列変換方式の一実施例を示すブロ
ック図である。
ック図である。
【図２】従来技術における直並列変換方式のブロック図
である。
である。
【図３】図２の従来技術におけるデータフォーマットを
説明する図である。
説明する図である。
【図４】本発明におけるデータフォーマットを説明する
図である。
図である。
【図５】本発明におけるデータフォーマットを説明する
図である。
図である。
１-1〜３-10 ：パラレル信号、４-1〜４-3：ラッチ、１
２：ビット入替え部、１３-1〜１５-10 パラレル信号、
１６-1〜１６-3：第１のＰ／Ｓ変換器、１７，１８，１
９：シリアル信号、２０：第２のＰ／Ｓ変換器、２１：
シリアル信号。
２：ビット入替え部、１３-1〜１５-10 パラレル信号、
１６-1〜１６-3：第１のＰ／Ｓ変換器、１７，１８，１
９：シリアル信号、２０：第２のＰ／Ｓ変換器、２１：
シリアル信号。
Claims (3)
- 【請求項１】 複数ビットのパラレル信号を１ビットの
シリアル信号に変換する直並列変換方式において、上記
パラレル信号の所定数のビットの位置を入替え、当該ビ
ット位置の入替えられたパラレル信号をＫ（Ｋは２以上
の整数）個のパラレル信号に分け、それぞれをシリアル
信号に変換し、更に当該Ｋ個のシリアル信号をＫビット
のパラレル信号としてパラレル／シリアル変換し、１ビ
ットのシリアル信号を得ることを特徴とする直並列変換
方式。 - 【請求項２】 上記複数ビットのパラレル信号の所定数
のビットの位置入替えを、上記複数ビットのパラレル信
号を１ビット目からＫ−１個跳びに抜き出して並べ替え
るものとしたことを特徴とする請求項１記載の直並列変
換方式。 - 【請求項３】 上記Ｋ個に分けられたパラレル信号のビ
ット数を同じにしたことを特徴とする請求項１または２
記載の直並列変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313779A JPH09153821A (ja) | 1995-12-01 | 1995-12-01 | 直並列変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313779A JPH09153821A (ja) | 1995-12-01 | 1995-12-01 | 直並列変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153821A true JPH09153821A (ja) | 1997-06-10 |
Family
ID=18045430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7313779A Pending JPH09153821A (ja) | 1995-12-01 | 1995-12-01 | 直並列変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
| US9060126B2 (en) | 2003-09-04 | 2015-06-16 | Sony Corporation | Solid-state image sensing apparatus |
-
1995
- 1995-12-01 JP JP7313779A patent/JPH09153821A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9060126B2 (en) | 2003-09-04 | 2015-06-16 | Sony Corporation | Solid-state image sensing apparatus |
| US9648264B2 (en) | 2003-09-04 | 2017-05-09 | Sony Corporation | Solid-state image sensing apparatus |
| US10212377B2 (en) | 2003-09-04 | 2019-02-19 | Sony Corporation | Solid-state image sensing apparatus |
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
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