JPH11205154A - 可変長コードの整列化装置 - Google Patents
可変長コードの整列化装置Info
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- JPH11205154A JPH11205154A JP35079397A JP35079397A JPH11205154A JP H11205154 A JPH11205154 A JP H11205154A JP 35079397 A JP35079397 A JP 35079397A JP 35079397 A JP35079397 A JP 35079397A JP H11205154 A JPH11205154 A JP H11205154A
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- Japan
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- bit string
- shifter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/93—Run-length coding
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 可変長コードの高速な整列化
【解決手段】 レングス値をその値に従って第１ビット
列に変換する符号化部（４３）と、符号化部（４３）か
ら入力した第１ビット列をシフトパラメータに従って第
２ビット列に変換する第１シフタ（４４）と、コード値
をシフトパラメータに従って第３ビット列に変換する第
２シフタ（４２）と、第１シフタ（４４）から第２ビッ
ト列を、第２シフタ（４２）から第３ビット列を入力
し、第２ビット列の所定値（“１”）を示すビットのビ
ット位置に対応する第３ビット列のビット位置のビット
内容のみを出力のために格納するレジスタ（４５）を含
む可変長コードの整列化装置。
列に変換する符号化部（４３）と、符号化部（４３）か
ら入力した第１ビット列をシフトパラメータに従って第
２ビット列に変換する第１シフタ（４４）と、コード値
をシフトパラメータに従って第３ビット列に変換する第
２シフタ（４２）と、第１シフタ（４４）から第２ビッ
ト列を、第２シフタ（４２）から第３ビット列を入力
し、第２ビット列の所定値（“１”）を示すビットのビ
ット位置に対応する第３ビット列のビット位置のビット
内容のみを出力のために格納するレジスタ（４５）を含
む可変長コードの整列化装置。
Description
【０００１】
【発明の属する技術分野】本発明は画像信号等に基く可
変長コードの処理に関し、特にＭＰＥＧの符号化におい
て使用され得る可変長コードの整列化に関する。
変長コードの処理に関し、特にＭＰＥＧの符号化におい
て使用され得る可変長コードの整列化に関する。
【０００２】
【従来の技術及びその課題】ＭＰＥＧ標準規格において
は高能率符号化のために可変長符号化が採用されてい
る。可変長符号化は、量子化したＤＣＴ係数を伝送のた
めに効率的に符号化するために行われ、発生確率の高い
シンボルに短い符号語を与え、低いシンボルに長い符号
語を与えることにより、伝送データ量を削減することを
目的とするものである。
は高能率符号化のために可変長符号化が採用されてい
る。可変長符号化は、量子化したＤＣＴ係数を伝送のた
めに効率的に符号化するために行われ、発生確率の高い
シンボルに短い符号語を与え、低いシンボルに長い符号
語を与えることにより、伝送データ量を削減することを
目的とするものである。
【０００３】この可変長コードの出力に関する従来技術
としては、図１に示すように、並列／直列変換部３から
直列／並列変換部４へのシリアルビットを、制御ロジッ
ク部２への入力とし、“レングス”の大きさと等しくな
ったところで次のデータをＦＩＦＯ１から並列／直列変
換部３に入力している。この場合コード／レングスの入
力クロックより２８倍（コードの並列数）以上速く並列
／直列変換部３及び直列／並列変換部４が処理できない
場合、当然並列／直列変換部３の前段にＦＩＦＯ１のよ
うなバッファを設ける必要が生じる。即ち並列／直列変
換部３及び直列／並列変換部４の処理速度がこれを含む
全てのシステムの処理速度の制約となる。
としては、図１に示すように、並列／直列変換部３から
直列／並列変換部４へのシリアルビットを、制御ロジッ
ク部２への入力とし、“レングス”の大きさと等しくな
ったところで次のデータをＦＩＦＯ１から並列／直列変
換部３に入力している。この場合コード／レングスの入
力クロックより２８倍（コードの並列数）以上速く並列
／直列変換部３及び直列／並列変換部４が処理できない
場合、当然並列／直列変換部３の前段にＦＩＦＯ１のよ
うなバッファを設ける必要が生じる。即ち並列／直列変
換部３及び直列／並列変換部４の処理速度がこれを含む
全てのシステムの処理速度の制約となる。
【０００４】本発明に関連する可変長コードの整列化と
は、図２に示すように２８ビットのコードの中の有効な
データ（その長さは“レングス”に示されている）を抜
き取って図３のように詰めてゆき、一定の長さになった
時点で出力することを意味している。即ち、コードの有
効部をバッファに格納し（図３（ａ））次のコードのレ
ングス分だけバッファの最初のコードをシフトしてコー
ドをバッファに格納し（図３（ｂ））、それを繰り返し
てバッファが一杯になった時点で出力する（図３
（ｃ））。この整列化においてコードを１ビットずつバ
ッファに移し、それと同時にバッファ内で１ビットずつ
シフトしており、処理速度の点で改良が望まれている。
は、図２に示すように２８ビットのコードの中の有効な
データ（その長さは“レングス”に示されている）を抜
き取って図３のように詰めてゆき、一定の長さになった
時点で出力することを意味している。即ち、コードの有
効部をバッファに格納し（図３（ａ））次のコードのレ
ングス分だけバッファの最初のコードをシフトしてコー
ドをバッファに格納し（図３（ｂ））、それを繰り返し
てバッファが一杯になった時点で出力する（図３
（ｃ））。この整列化においてコードを１ビットずつバ
ッファに移し、それと同時にバッファ内で１ビットずつ
シフトしており、処理速度の点で改良が望まれている。
【０００５】
【課題を達成するための手段及び作用】本発明は、レン
グス値をその値に従って第１ビット列に変換する符号化
部と、前記符号化部から入力した第１ビット列をシフト
パラメータに従って第２ビット列に変換する第１シフタ
と、コード値をシフトパラメータに従って第３ビット列
に変換する第２シフタと、前記第１シフタから第２ビッ
ト列を、前記第２シフタから第３ビット列を入力し、第
２ビット列の所定値を示すビットのビット位置に対応す
る第３ビット列のビット位置のビット内容のみを出力の
ために格納するレジスタを含む可変長コードの整列化装
置を提供する。
グス値をその値に従って第１ビット列に変換する符号化
部と、前記符号化部から入力した第１ビット列をシフト
パラメータに従って第２ビット列に変換する第１シフタ
と、コード値をシフトパラメータに従って第３ビット列
に変換する第２シフタと、前記第１シフタから第２ビッ
ト列を、前記第２シフタから第３ビット列を入力し、第
２ビット列の所定値を示すビットのビット位置に対応す
る第３ビット列のビット位置のビット内容のみを出力の
ために格納するレジスタを含む可変長コードの整列化装
置を提供する。
【０００６】
【実施例】本発明の一実施例を図面を参照して説明す
る。図４は本発明の一実施例に係る可変長コード整列化
装置を示すブロック図である。“レングス”が加算器４
１と優先符号化器４３に入力する。優先符号化器４３は
入力したレングスの値だけビットをＭＳＢ側から“１”
にして３２ビットの出力を行う。例えばレングスの値が
“３”の場合はＭＳＢ側から３ビットまでを“１”にし
て“１１１０……０”の３２ビットの出力を行う。バレ
ルシフタ４４は図５に示すようにその３２ビット入力に
もう一方の入力である３２ビットの“０”入力を付加
し、加算器４１からの入力値だけ循環シフトし、その値
を出力する。他のバレルシフタ４２は図６に示すよう
に、入力したコードの値を加算器４１の出力の下位５ビ
ットで示される値だけシフトし出力する。バレルシフタ
４４及び４２の各出力は２つのレジスタ４５に入力され
るが、後述するように入力されるバレルシフタ４４から
の上位又は下位の３２ビットのうち“１”を示すビット
に対応するバレルシフタ４２からの入力ビット部分だけ
がレジスタ４５に書込まれる。そして２つのレジスタ４
５の内一杯に書込まれた方のレジスタの出力がマルチプ
レクサ４６の出力となり、加算器４１からのＭＳＢ出力
の低から高又は高から低の変化点で同期出力を作ること
ができる。
る。図４は本発明の一実施例に係る可変長コード整列化
装置を示すブロック図である。“レングス”が加算器４
１と優先符号化器４３に入力する。優先符号化器４３は
入力したレングスの値だけビットをＭＳＢ側から“１”
にして３２ビットの出力を行う。例えばレングスの値が
“３”の場合はＭＳＢ側から３ビットまでを“１”にし
て“１１１０……０”の３２ビットの出力を行う。バレ
ルシフタ４４は図５に示すようにその３２ビット入力に
もう一方の入力である３２ビットの“０”入力を付加
し、加算器４１からの入力値だけ循環シフトし、その値
を出力する。他のバレルシフタ４２は図６に示すよう
に、入力したコードの値を加算器４１の出力の下位５ビ
ットで示される値だけシフトし出力する。バレルシフタ
４４及び４２の各出力は２つのレジスタ４５に入力され
るが、後述するように入力されるバレルシフタ４４から
の上位又は下位の３２ビットのうち“１”を示すビット
に対応するバレルシフタ４２からの入力ビット部分だけ
がレジスタ４５に書込まれる。そして２つのレジスタ４
５の内一杯に書込まれた方のレジスタの出力がマルチプ
レクサ４６の出力となり、加算器４１からのＭＳＢ出力
の低から高又は高から低の変化点で同期出力を作ること
ができる。
【０００７】“コード”から必要な部分だけを抜き出す
動作を図７を用いて説明する。バレルシフタ４２に入力
したコード（２８ビット）は有効なビット列と無意味な
ビット列を含んでいるとする。この２８ビットは、加算
器４１の出力の下位５ビットで示される値だけシフトす
る（図７（ａ））。バレルシフタ４４に入力した６４ビ
ットは加算器４１からの入力値だけ（ＭＳＢ）シフトす
る（図７（ｂ））。そしてバレルシフタ４４において所
定値、即ち“１”を示すビット位置に対応するバレルシ
フタ４２の部分のみがレジスタ４５に書込まれる（図７
（ｃ））。レジスタ４５はバレルシフタ４４と４２の出
力によってリングバッファの構造になる（図７
（ｄ））。
動作を図７を用いて説明する。バレルシフタ４２に入力
したコード（２８ビット）は有効なビット列と無意味な
ビット列を含んでいるとする。この２８ビットは、加算
器４１の出力の下位５ビットで示される値だけシフトす
る（図７（ａ））。バレルシフタ４４に入力した６４ビ
ットは加算器４１からの入力値だけ（ＭＳＢ）シフトす
る（図７（ｂ））。そしてバレルシフタ４４において所
定値、即ち“１”を示すビット位置に対応するバレルシ
フタ４２の部分のみがレジスタ４５に書込まれる（図７
（ｃ））。レジスタ４５はバレルシフタ４４と４２の出
力によってリングバッファの構造になる（図７
（ｄ））。
【０００８】上述の実施例における加算器４１、バレル
シフタ４２及び優先符号化器４３でのように、入力信号
と同じ並列数を維持して処理できるため、従来における
ＦＩＦＯ１のような入力段バッファが不要となる。又、
バレルシフタ４２、バレルシフタ４４及びレジスタ５５
でのように、並列処理が実行できるため、入力信号と同
等の周波数で動作できる。
シフタ４２及び優先符号化器４３でのように、入力信号
と同じ並列数を維持して処理できるため、従来における
ＦＩＦＯ１のような入力段バッファが不要となる。又、
バレルシフタ４２、バレルシフタ４４及びレジスタ５５
でのように、並列処理が実行できるため、入力信号と同
等の周波数で動作できる。
【０００９】次に、バレルシフタ４４を小型化する方法
を図８を用いて説明する。図５に示したようにバレルシ
フタ４４の下位３２ビットは“０”で固定である。従っ
て優先符号化器４３から入力した３２ビットを加算器４
１の出力の下位５ビットの値でシフトし、そのシフト結
果を２つ並べて、上位１６ビット及び下位１６ビットを
はずすことによって、図５に示したものと同じシフト結
果を得ることができる。これを達成する回路を図９に示
すが、この回路は前述した６４ビットのシフトレジスタ
４４を使用した場合に比べ２／３程度の面積となる。
を図８を用いて説明する。図５に示したようにバレルシ
フタ４４の下位３２ビットは“０”で固定である。従っ
て優先符号化器４３から入力した３２ビットを加算器４
１の出力の下位５ビットの値でシフトし、そのシフト結
果を２つ並べて、上位１６ビット及び下位１６ビットを
はずすことによって、図５に示したものと同じシフト結
果を得ることができる。これを達成する回路を図９に示
すが、この回路は前述した６４ビットのシフトレジスタ
４４を使用した場合に比べ２／３程度の面積となる。
【００１０】上述の通り実施例に関し説明したが本発明
はこれに限られるものではない。
はこれに限られるものではない。
【００１１】
【発明の効果】本発明は、入力信号と同じ並列数を維持
して処理できるため、従来におけるＦＩＦＯ１のような
入力段バッファが不要となる。又、可変長コードの整列
化が周波数と同等の速度で実行できる。
して処理できるため、従来におけるＦＩＦＯ１のような
入力段バッファが不要となる。又、可変長コードの整列
化が周波数と同等の速度で実行できる。
【図１】従来技術のブロック図。
【図２】可変長コードの整列化を説明する図。
【図３】可変長コードの整列化を説明する図。
【図４】本発明の一実施例に係る可変長コード整列化装
置のブロック図。
置のブロック図。
【図５】バレルシフタ４４における動作を説明する図。
【図６】バレルシフタ４２における動作を説明する図。
【図７】バレルシフタ４５への書込み動作を説明する
図。
図。
【図８】バレルシフタ４４を小型化する方法を説明する
図。
図。
【図９】図８の方法を達成する回路のブロック図。
４１ 加算器 ４２ バレルシフタ ４３ 優先符号化器 ４４ バレルシフタ ４５ レジスタ ４６ マルチプレクサ
Claims (1)
- 【請求項１】 レングス値をその値に従って第１ビット
列に変換する符号化部と、 前記符号化部から入力した第１ビット列をシフトパラメ
ータに従って第２ビット列に変換する第１シフタと、 コード値をシフトパラメータに従って第３ビット列に変
換する第２シフタと、 前記第１シフタから第２ビット列を、前記第２シフタか
ら第３ビット列を入力し、第２ビット列の所定値を示す
ビットのビット位置に対応する第３ビット列のビット位
置のビット内容のみを出力のために格納するレジスタを
含む可変長コードの整列化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35079397A JP3863652B2 (ja) | 1997-12-19 | 1997-12-19 | 可変長コードの整列化装置 |
| US09/212,764 US6496602B2 (en) | 1997-12-19 | 1998-12-16 | Sorting device of variable-length code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35079397A JP3863652B2 (ja) | 1997-12-19 | 1997-12-19 | 可変長コードの整列化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205154A true JPH11205154A (ja) | 1999-07-30 |
| JP3863652B2 JP3863652B2 (ja) | 2006-12-27 |
Family
ID=18412916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35079397A Expired - Fee Related JP3863652B2 (ja) | 1997-12-19 | 1997-12-19 | 可変長コードの整列化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496602B2 (ja) |
| JP (1) | JP3863652B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110466B1 (en) * | 2000-06-05 | 2006-09-19 | Lucent Technologies Inc. | Variable rate message coding |
| US8942490B2 (en) * | 2008-07-08 | 2015-01-27 | Yin-Chun Blue Lan | Method of high performance image compression |
| ES2342872B1 (es) * | 2009-05-20 | 2011-05-30 | Baolab Microsystems S.L. | Chip que comprende un mems dispuesto en un circuito integrado y procedimiento de fabricacion correspondiente. |
| JP2021043912A (ja) * | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | メモリシステム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564445A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Code converter circuit |
| DE69416773T2 (de) * | 1993-09-23 | 1999-10-21 | Lg Electronics Inc | Variabler Längen-Kodieren und variabler Längen-Dekodierer |
| US5648774A (en) * | 1995-05-08 | 1997-07-15 | Industrial Technology Research Institute | Variable length coding with three-field codes |
| US5793371A (en) * | 1995-08-04 | 1998-08-11 | Sun Microsystems, Inc. | Method and apparatus for geometric compression of three-dimensional graphics data |
| US5910909A (en) * | 1995-08-28 | 1999-06-08 | C-Cube Microsystems, Inc. | Non-linear digital filters for interlaced video signals and method thereof |
| US5675332A (en) * | 1996-02-01 | 1997-10-07 | Samsung Electronics Co., Ltd. | Plural-step chunk-at-a-time decoder for variable-length codes of Huffman type |
| US5982306A (en) * | 1997-12-02 | 1999-11-09 | Daewoo Electronics Co., Ltd. | Variable-length coding method and apparatus thereof |
-
1997
- 1997-12-19 JP JP35079397A patent/JP3863652B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-16 US US09/212,764 patent/US6496602B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6496602B2 (en) | 2002-12-17 |
| JP3863652B2 (ja) | 2006-12-27 |
| US20020057742A1 (en) | 2002-05-16 |
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