KR0119900B1 - 제이-펙(JPEG) 알고리즘의 가변길이 쌍 변환회로 (The variable length pair converting circuit for JPEG algorithm) - Google Patents

Abstract

본 발명은 정지 영상(stil image)의 압축/복원에 대한 국제 표준 기구(ISO) 산하 JPEG(Joint Photograpics Experts Group)의 규정을 따르는 가변 길이 코드 모듈(Variable Length Code Module)의 설계에 관한 것으로 특히, 단일 회로에 의해 인코딩 처리 및 디코딩 처리 모두가 가능한 회로의 설계하는 것을 목적으로 한다.

본 발명에 따르면, 디코딩에서 사용되는 Size 제어용 배럴 쉬프터(1)와 CL 제어용 배럴 쉬프터(2)를 포함하는 회로에 있어서, 상기 회로의 입력단과 출력단을 각각 통하여 입력되고 출력되는 데이터의 비트순서를 역순으로 배열하는 비트 역순 배열 회로들(5,5a)을 추가로 사용함으로써, 디코딩을 위해서 뿐만아니라 인코딩을 위해서도 사용가능한 회로를 설계할 수 있다. 따라서, 인코딩과 디코딩을 위한 회로들을 독립적으로 설계할 때 보다 회로를 구성하는 소자의 수를 줄일 수 있어 종래보다 제작비용을 절감할 수 있다.

Description

제이-펙 알고리즘의 가변길이 쌍 변환회로(The variable length pair converting circuit for JPEG algorithm)

제1a도 및 제1b도는 가변 길이 코드(variable length code)의 구조를 나타낸 것으로.

제1a도는 가변 길이 코드 쌍(부호코드, 크기코드)의 각 코드 길이의 합이 16 이하인 경우의 구조를 나타낸 도면.

제1b도는 16을 초과하는 경우를 나타낸 도면.

제2도는 본 발명에 따른 회로의 구성을 간략하게 나타낸 블록도.

제3도는 본 발명의 회로에 의해 디코딩(decoding)이 수행될 때의 데이터 흐름도.

제4도는 제2도에 있어서 디코딩시 요구되는 Amplitude 부호 결정을 위한 회로(3)의 바람직한 실시예를나타낸 도면.

제5도는 제2도에 있어서 절대값과 1의 보수(1's Complement) 상호 변환회로(4)의 바람직한 실시예를 나타낸 도면.

제6도는 본 발명의 회로에 의해 인코딩(encoding)이 수행될 때의 데이터 흐름도.

본 발명은 정지 영상(still image)의 압축/복원에 대한 국제 표준 기구(ISO) 산하 JPEG(Joint Photograpics Experts Group)의 규정을 따르는 가변 길이 코드 모듈(Variable Length Code Module)(이하 VLC 모듈이라 약칭함.)의 설계에 관한 것으로 특히, 단일 회로에 의해 인코딩 처리 및 디코딩 처리 모두가 가능한 회로의 설계에 관한 것이다.

JPEG의 규정에 따른 VLC 모듈의 설계에 있어서 인코딩시에는, 런 랭쓰 코드(Run Length Code)(이하, RLC라 약칭함.) 부분으로부터 입력되는 크기(Amplitude)코드의 가변 부호 코드를 한 쌍으로 하여 제1도와 같은 가변 길이 쌍(부호, 크기)을 생성하기 위한 비트열을 만들어야 하는 반면, 디코딩시에는 가변 길이 쌍으로부터 크기를 분리하고, 그 부호를 판별하여 생성하는 가변길이 쌍 변환이 이루어져야 한다.

본 발명의 목적은 위와 같은 기능을 갖는 단일 회로를 설계하는 것이다.

이와 같은 목적을 달성하기 위한 본 발명의 특징으로서, JPEG(Joint Photograpics Experts Group)의 규정을 따르는 가변 길이 코드 모듈(Variable Length Code Module)에서 가변길이 쌍의 인코딩 처리 및 디코딩 처리를 수행하기 위한 가변길이 변환 회로는 상기 가변길이 코드 모듈로부터 제공되는 소정의 제어신호(Size)에 응답하여 입력데이타의 유효비트수를 제어하는 제1의 배럴 쉬프터(Barrel Shifter)와 ; 상기 제1의 배럴 쉬프터의 출력단에 연결되는 하나의 입력단과 상기 가변길이 코드 모듈로부터 제공되는 데이터를 받아들이기 위한 다른 하나의 입력단을 갖고, 상기 가변길이 코드 모듈로부터 제공되는 소정의 제어신호에 응답하여 상기 두 입력단 중 하나를 통하여 입력되는 데이터의 코드길이를 제어하는 제2의 배럴 쉬프터와 ; 디코딩시 상기 제2의 배럴 쉬프터의 출력 데이터로부터 Amplitude의 부호를 결정하는 부호 검출 회로와 ; 디코딩시에는 상기 제2의 배럴 쉬프터로부터 제공되는 1의 보수형태로 코드화된 Amplitude를 절대값으로 변환시키고, 인코딩시에는 RLC(Run Length Code )형태로 입력된 절대값의 Amplitude를 1의 보수 형태로 변환시키는 절대값-보수 변환회로와 ; 인코딩시에 상기 가변길이 코드 모듈로부터 입력되는 RLC의 Amplitude를 역순으로 배열하여 상기 절대값-보수 변환회로로 제공하는 제1의 비트 역순 배열회로와 ; 인코딩시에 상기 제2 배럴 쉬프터의 출력 데이터를 다시 한번 역순으로 배열하는 제2의 비트 역배열 회로를 포함한다.

이제부터 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 기술하겠다.

제2도는 본 발명에 따른 가변길이 쌍 변환회로의 구성을 나타낸 것이다.

제2도를 참조하여, 본 발명의 회로는 유효비트수(Size)를 제어하기 위한 Size 제어용 배럴 쉬프터(1)와, 코드길이(Code Length)를 제어하기 위한 CL 제어용 배럴 쉬프터(Barrel Shifter)(2)와, 디코딩시 크기(Amplitude)의 부호를 결정하는 부호 검출 회로(3)와, 인코딩시 RLC(Run Length Code)형태로 입력된 절대값의 Amplitude(크기)를 1의 보수(1's Complement)형태로 변환시키거나, 디코딩시 1의 보수형태로 코드화된 Amplitude를 절대값으로 변환시키는 (1ABS1↔1의 보수)절대값-보수 변환회로(4)와, 특히 인코딩시에 위의 회로들을 사용하기 위해서 RLC에서 입력된 Amplitude(11비트)를 역순으로 배열하고, 각각의 처리를 수행한 후 마지막 출력단에서 다시 한번 역순으로 배열하는 두 개의 비트 역순 배열회로(5,5a)를 포함한다.

이와 같이 구성되는 본 발명의 회로는 인코딩/디코딩 모든 경우에 사용 가능하다.

본 발명을 이루는 각 구성요소들의 작용에 대한 설명에 있어서는 그 설명의 복잡함을 피함과 아울러 그에 대한 보다 용이한 이해를 도모하기 위해 디코딩과 인코딩 모드로 각각 나누어 다음에 상세히 설명하겠다.

[디코딩 모드]

제3도는 본 발명의 회로를 나타내는 제2도에서 파선으로 나타낸 화살선 방향으로 데이터처리가 수행되는 디코딩 모드일 경우 데이터의 흐름을 상세하게 나타낸 흐름도이다.

본 발명에 따른 가변길이 쌍 변환회로의 디코딩 입력데이타는 JPEG VLC 모듈로부터 검출된 허프만 코드(Huffman Code)(최대 16비트)와, Amplitude 코드(최대 11비트)로 구성되는 가변길이 쌍이며, 그 형태는 제1도에 도시된 바와 같다.

여기서 Amplitude 코드는 -2047~+2047범위의 계수값을 지정할 수 있는 코드로서, 그 코드가 양수로서 지정되는 경우는 그 코드는 지정된 값을 그대로 가변길이에 의해 표시되고(예를들면, +5로 지정되는 경우 실제 코드값은 3비트로 이루어지는 101로 표시됨), 음수로서 지정되는 경우는 그 코드는 지정된 값의 절대값을 구하여 1의 보수값으로 치환된 유효 비트수(Size)만큼의 가변길이에 의해 표시된다(예를 들면, -20으로 지정되는 경우 실제 코드에 표시되는 값은 5비트의 1011로 표시된다).

유효 비트수(Amplitude의 Size값)는 허프만 코드의 내용으로부터 추출가능하다.

이의 보다 자세한 설명은 JPEG, Digital Compression and coding of Continuous-tone Still Images, Draft ISO 10918, 1991의 Annex F에 개재되어 있다.

입력된 16비트의 데이터(D_IN)는 첫 번째 단계의 수행을 위해, 제3도에 도시된 바와 같이, CL 제어용 배럴 쉬프터(2)로 입력된다.

입력된 데이타(D_IN)의 CL과 Size의 합이 16보다 작거나 같은 경우에 그 입력된 데이타는 제1a도에 도시된 바와 같은 형태를 가지므로 상기 CL 제어용 배럴 쉬프터(2)는 CL만큼 입력 데이터(D_IN)를 왼쪽으로 쉬프트시켜 입력데이타에서 코드의 비트들의 소거되게 함과 아울러 Amplitude의 최상위 유효비트가 좌측 첫 번째 비트위치에 정열되게 한다.

반면, 입력된 데이터(D_IN)의 CL과 Size의 합이 16보다 큰 경우에 그 입력된 데이터는 제1b도에 도시된 바와 같은 형태를 가진다. 따라서, 입력된 데이터(D_IN)는 두 서브 단계(sub-step)로 나뉘어 처리되는데, 첫 번째 서브 단계에서는 첫 워드인 코드 데이터의 소거가 이루어지고, 두 번째 서브 단계에서는 두 번째 워드인 해당 코드의 Amplitude의 입력이 이루어진다. 이때, CL은 '0'으로 고정되어져 최상위 유효비트가 좌측 첫번째 비트위치에 정열된다.

위의 두 경우 모두에 있어서, CL 제어용 배럴 쉬프터(2)를 통과한 데이타는 Amplitude의 최상위 유효비트가 제 3 도의 c₁₅에 위치하는 형태를 갖게 된다.

이상과 같은 첫 번째 단계의 수행이 완료되면, 절대값-보수 변환회로(4)에 의해 다음과 같은 단계의 수행이 이루어진다.

입력된 데이터의 Amplitude가 음수로서 1의 보수의 형태로 코딩되어져 있는 경우 이를 절대값으로 변환시켜 주기 위해 절대값-보수 변환회로(4)는 이전 단계에서 CL 제어용 배럴 쉬프더(2)에 의해 입력된 데이터가 처리된 결과로 얻게 되는 16비트의 데이터(c₁₅-c₅)중 상위 11비트의 pre-Amplitude(이하, PA라 약칭함.)로 이루어지는 데이터(c₁₅-c₅)를 받아들여 절대값으로 변환한다.

그러나, 이와 같은 변환처리가 수행되기에 앞서, Amplitude의 부호(D_Sgn.)가 먼저 부호 검출 회로(3)에 의해 결정되어야 하는데, 그 값(D_Sgn)은 JPEG 알고리즘에 따르면 Amplitude의 최상위 유효비트인 c₁₅에 의해 아래와 같이 결정된다.

앞에 기재된 식을 구현하는 논리회로(3)는 제4도와 같이 두 개의 노어 게이트(NOR gate)회로들로 구성된다.

제4도의 회로에서, 입력 d(0)는 Amplitude의 최상위 유효비트 c₁₅에 상당한다.

절대값-보수 변환회로(4)에 대한 설명으로 되돌아가서, 상기 부호 검출 회로(3)에 의해 확정된 Amplitude의 부호(D_Sgn)값이 '0'일 경우(즉, Amplitude의 값이 양수일 경우) 상기 절대값-보수 변환회로(4)는 Amplitude로서 입력된 값이 그대로 출력되게 하고, '1'일 경우(즉, Amplitude의 값이 음수일 경우) 상기 변환회로(4)는 다음의 식에 따라 11비트의 PA를 11비트의 절대값 q(i)로 변환한다.

이와 같은 식을 구현하는 논리회로(4)의 구성은 제5도에 도시된 바와 같다.

즉, 본 발명에 따른 절대값-보수 변환회로(4)는 하나의 멀티플렉스(Multiplexer)(MUX)와 11개의 익스클루시브 오어 게이트(exclusive OR gate)회로들을 포함하고, 상기 익스클루시브 오어 게이트 회로들 각각의 두 입력단자 중 하나는 상기 멀티플렉스의 출력단과 각각 연결된다.

상기 멀티플렉스(MUX)의 선택단자(sel)로는 'mode' 신호가 제공되는데, 예를 들어, 이 신호가 '0'으로서 디코딩 모드로 동작되도록 지정되면 멀티플렉스(MUX)에서는 그것의 두 입력단 중 하나의 입력단으로 제공되는 D_Sgn이 선택되어 출력된다.

제5도의 d₁₀-d₀는 제3도의 c₁₅-c₅에 상당한다.

이상에서 설명된 바와 같은 단계의 수행이 완료되면, 절대값으로 표현되어진 Amplitude를 내재한 11비트의 데이터는 Size 제어용 배럴 쉬프터(1)로 입력되고, 이 배럴 쉬프터(1)에 의해 Amplitude 유효비트들이 오른쪽으로 정렬되며, 상기 Size 제어용 배럴 쉬프터(1)의 우측 쉬프트 입력비트는 '0'으로 설정되고, 절대값으로 표현되어진 11비트의 Amplitude가 최종적으로 얻어진다.

결과적으로, 본 발명에 따른 회로(제3도 참조)에 의해 순차로 수행되는 상기의 동작과정을 거치게하면 입력된 가변길이 쌍으로부터 Amplitude와 그 부호(D_Sgn.)가 분리, 생성됨을 알 수 있다.

[인코딩 모드]

여기서는 앞에서 설명된 바와 같이 본 발명의 회로에 의해 수행된 디코딩 모드에서 사용된 회로들을 최대로 활용한다. 즉, 여기서는 본 발명에 따라서 인코딩/디코딩 둘 다를 수행 할 수 있는 구조의 가변길이 쌍 변환회로(제2도)가 인코딩 모드로 동작되는 제반 과정이 설명될 것이다.

제6도는 본 발명의 회로를 나타내는 제2도에서 실선으로 나타낸 화살선 방향으로 데이터처리가 수행되는 인코딩 모드일 경우 데이터의 흐름을 상세하게 나타낸 흐름도이다.

제2도 및 제6도를 참조하여, 인코딩 회로는 RLC 부호화(Run Length Coding)모듈로부터의 Amplitude와 그 부호(E_Sgn.)를 입력으로서 받아들인다.

제6도를 참조하여, 입력된 11비트의 Amplitude q₁₀-q₀는 비트 역순 배열기(Bit Inverse cell)(5)에 의해 비트 q₀-q₁₀순으로 재배열된다. 이후부터는 이와 같이 역순인 비트형태를 IA(Inverse Amplitude)라고 칭한다.

절대값 IA는 1의 보수로 변환되어야 하는데, 그 변환조건은 아래와 같다.

이와 같은 조건을 구현하는 회로의 구조는 전술한 디코딩모드에서 사용된 회로(제5도 참조)의 구조와 동일하다. 따라서, 상기 비트 역순 배열기(5)로부터 출력되는 11비트의 절대값 IA는 절대값-보수 변환회로(4)로 제공된다. 이때 제5도를 참조하여, 'mode'신호는 인코더로 동작되도록 지정되어 E_Sgn.이 선택되도록 한다.

즉, 멀티플렉스(MUX)의 선택단자(sel)로 제공되는 'mode' 신호가, 예를 들어, '1'로서 지정되면 상기 멀티플렉스(MUX)에서는 그것의 두 입력단 중 하나의 입력단으로 제공되는 E_Sgn이 선택되어 출력된다.

이상과 같은 두가지의 처리단계에 의해 IA로 변환된 후 1의 보수값 표현된 11비트의 데이터는 다음 단계의 수행을 위해 Size 제어용 배럴 쉬프터(1)로 제공된다.

상기 Size 제어용 배럴 쉬프터(1)는 절대값-보수 변환회로(4)로부터 입력된 데이터를 오른쪽으로 Size 값만큼 쉬프트시키면서, 좌측의 쉬프트 된 부분에는 '1'을 채워 넣는다.

위와 같은 Size 제어용 배럴 쉬프터(1)의 데이터 처리 동작에 의해, 제6도에 도시된 바와 같이, 1-11비트인 Amplitude의 유효비트(Avaliable bits of Amplitude)(이하, AA라 약칭함.)가 역순으로 배열된 비트들(Inverse AA)(이하, IAA라 약칭함.)이 오른쪽에 위치하게 되고, 상기 IAA 비트를 제외한 나머지 비트들이 '1'의 값을 갖는 11비트 b₁₀-b₀을 얻게 된다.

다음에 CL 제어용 배럴 쉬프터(2)에 의해 처리될 단계를 위해, 먼저 아래와 같은 데이터 처리가 수행된다.

즉, JPEG의 허프만(Huffman) 코드 워드의 최대길이가 16비트로 되어 있으므로 Size 제어용 배럴 쉬프터(1)에 의해서 얻게 된 11비트의 데이터 b₁₀-b₀에 '1'로 고정된 5개의 비트(b₁₅-b₁₁)을 추가하여 16비트의 데이터로 만든다.

이렇게 형성된 16비트 데이타는 CL 제어용 배럴 쉬프터(2)로 제공되어 CL 만큼 왼쪽으로 쉬프트됨과 동시에, 우측의 쉬프트된 부분에는 '1'로 채워짐으로써 허프만 코드가 실려질 수 있는 비트 영역을 확보하게 된다.

이와 같은 CL 제어용 배럴 쉬프터(2)의 데이터 처리 동작에 의해, 16비트 데이터는 허프만 코드가 실려질 '1'의 비트들이 오른쪽 영역에 위치하는 형태를 이루게 된다.

이때, CL과 Size의 합이 16보다 작거나 같을 경우 IAA는 허프만 코드가 실릴 '1'값을 갖는 비트영역의 왼쪽에 위치하게 된다. 이런 경우의 데이터 형태가 제6도의 c₁₅-c₀와 같다고 할 때 그와 같은 형태의 데이터(c₁₅-c₀)는 비트 역순 배열기(5a)에 의해 d₁₅-d₀로 순서의 비트열로 변환한다.

이와 같이 변환된 데이터는 본 발명의 회로의 출력값에 해당하는 것으로서, 이 데이터와 허프만 코드를 Bitwise AND처리하면 제1a도에 도시된 바와 같은 구조의 가변길이 쌍을 만들 수 있는 Amplitude를 포함하는 비트열을 얻을 수 있게 된다.

반면, CL 제어용 배럴 쉬프터(2)의 데이터 처리 동작에 의해 얻어진 16비트의 데이터는, CL과 Size의 합이 16보다 큰 경우, 다음과 같은 두 단계로 나뉘어 처리된다. 그 첫 번째 단계에서는, CL 만큼 입력된 데이터를 쉬프트시켜 허프만 코드가 실릴 수 있는 비트열을 출력한다. 그 두 번째 단계에서는, 본 발명회로를 포함하는 JPEG VLC 모듈의 제어부(도시되지 않음)에 의해 CL이 '0'으로 설정되게 하고, b₁₅-b₀는 c₁₅-c₀와 동일하게 설정되게 한다.

위와 같은 두 단계의 처리에 의해 비트 역순 배열기(5a)를 통하여 출력되는 데이터는 제1b도에 도시된 두 번째 워드와 같은 구조를 이룬다.

위에서 두가지(즉, 디코딩과 인코딩) 모드로 나누어 설명되어진 바와 같이, 본 발명에 따르면, 디코딩에서 사용되는 Size 제어용 배럴 쉬프터(1)와 CL 제어용 배럴 쉬프터(2)를 포함하는 회로에 있어서, 상기 회로의 입력단과 출력단을 각각 통하여 입력되고 출력되는 데이터의 비트순서를 역순으로 배열하는 비트 역순 배열회로들(5,5a)을 추가로 사용함으로써, 디코딩을 위해서 뿐만아니라 인코딩을 위해서도 사용가능한 회로를 설계할 수 있다.

따라서, 인코딩과 디코딩을 위한 회로들을 독립적으로 설계할 때 보다 회로를 구성하는 소자의 수를 줄일 수 있어 종래보다 제작비용을 절감할 수 있다.

일예로 가변길이 변환회로를 게이트 어레이(Gate Array)로 디코딩용 회로와 인코딩용 회로를 각각 독립적으로 구현할 경우, 인코딩을 위한 회로를 구현하는 데는 약 850개 정도의 게이트가 필요하고, 디코딩을 위한 회로를 구현하는 데는 약 750개 정도의 게이트가 필요하여, 두 개의 회로를 구현하는 데는 총 1600개 정도의 게이트가 필요한 반면, 본 발명에 따른 가변길이 변환회로를 구현한 결과 약 1000개 정도의 게이트가 소요되어 약 600개 정도의 게이트를 줄일 수가 있다.

Claims (1)

1. JPEG(Joint Photograpics Experts Group)의 규정에 따르는 가변 길이 코드 모듈(Variable Length Code Module)에서 가변길이 쌍의 인코딩 처리 및 디코딩 처리를 수행하기 위한 가변길이 변환회로에 있어서 ; 상기 가변길이 코드 모듈로부터 제공되는 소정의 제어신호(Size)에 응답하여 입력데이타의 유효비트수를 제어하는 제1의 배럴 쉬프터(1)와 ; 상기 제1의 배럴 쉬프터(1)의 출력단에 연결되는 하나의 입력단과 상기 가변길이 코드 모듈로부터 제공되는 데이터를 받아들이기 위한 다른 하나의 입력단을 갖고, 상기 가변길이 코드 모듈로부터 제공되는 소정의 제어신호(CL)에 응답하여 상기 두 입력단 중 하나를 통하여 입력되는 데이타의 코드길이를 제어하는 제 2의 배럴 쉬프터(2)와 ; 디코딩시 상기 제2의 배럴 쉬프터(2)의 출력 타이타로부터 크기(Amplitude)의 부호를 결정하는 부호 검출 회로(3)와 ; 디코딩시에는 상기 제2의 배럴 쉬프터(2)로부터 제공되는 1의 보수형태로 코드화된 Amplitude를 절대값으로 변환시키고, 인코딩시에는 RLC(Run Length Code)형태로 입력된 절대값의 Amplitude를 1의 보수 형태로 변환시키는 절대값-보수 변환회로(4)와 ; 인코딩시에 상기 가변길이 코드 모듈로부터 입력되는 RLC의 Amplitude를 역순으로 배열하여 상기 절대값-보수 변환회로(4)로 제공하는 제1의 비트 역순 배열회로(5)와; 인코딩시에 상기 제2배럴 쉬프터(2)의 출력 데이터를 다시 한번 역순으로 배열하는 제2의 비트 역배열회로(5a)를 포함하는 것을 특징으로 하는 제이-펙(JPEG) 알고리즘의 가변길이 쌍 변환 회로.