JP2001024512A - 信号処理装置およびその装置を用いた半導体デバイス試験装置 - Google Patents
信号処理装置およびその装置を用いた半導体デバイス試験装置Info
- Publication number
- JP2001024512A JP2001024512A JP19146099A JP19146099A JP2001024512A JP 2001024512 A JP2001024512 A JP 2001024512A JP 19146099 A JP19146099 A JP 19146099A JP 19146099 A JP19146099 A JP 19146099A JP 2001024512 A JP2001024512 A JP 2001024512A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- unit
- sub
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 オーバーサンプリングするΣΔ変調器などの
サンプリング周波数を上げたい。 【解決手段】 信号処理装置２０は、周波数補償ユニッ
ト２８と変調ユニット３０を含む。周波数補償ユニット
２８は、第１波形整形器２２と第２波形整形器５２を含
む。変調ユニット３０は一次のΣΔ変調器を２ウエイイ
ンタリーブしてなる。ふたつのΣΔ変調器は、それぞれ
入力信号Ｘの偶数符号列Ｘｋ（ｋ：偶数）または奇数符
号列Ｘｋ（ｋ：奇数）の一方を処理する。周波数補償ユ
ニット２８は、ΣΔ変調器によって量子化ノイズが装置
全体の基準周波数ｆｓで正しくサンプリングされるよう
伝送特性を操作する。
サンプリング周波数を上げたい。 【解決手段】 信号処理装置２０は、周波数補償ユニッ
ト２８と変調ユニット３０を含む。周波数補償ユニット
２８は、第１波形整形器２２と第２波形整形器５２を含
む。変調ユニット３０は一次のΣΔ変調器を２ウエイイ
ンタリーブしてなる。ふたつのΣΔ変調器は、それぞれ
入力信号Ｘの偶数符号列Ｘｋ（ｋ：偶数）または奇数符
号列Ｘｋ（ｋ：奇数）の一方を処理する。周波数補償ユ
ニット２８は、ΣΔ変調器によって量子化ノイズが装置
全体の基準周波数ｆｓで正しくサンプリングされるよう
伝送特性を操作する。
Description
【０００１】
【発明の属する技術分野】この発明は信号処理装置およ
び半導体デバイス試験装置に関する。この発明はとく
に、所定の基準周波数で信号を処理および伝送する信号
処理装置およびその装置を用いることの可能な半導体デ
バイス試験装置に関する。
び半導体デバイス試験装置に関する。この発明はとく
に、所定の基準周波数で信号を処理および伝送する信号
処理装置およびその装置を用いることの可能な半導体デ
バイス試験装置に関する。
【０００２】
【従来の技術】アナログ信号をデジタル信号に変調する
過程には量子化の段階があり、その段階においていわゆ
る量子化ノイズが混入する。ノイズシェイピング技術
は、量子化ノイズの特性を変えて高域に偏らせることに
より、必要な帯域内の量子化ノイズを低減する。こうし
た技術のひとつに、ΣΔ（シグマデルタ）変調がある。
過程には量子化の段階があり、その段階においていわゆ
る量子化ノイズが混入する。ノイズシェイピング技術
は、量子化ノイズの特性を変えて高域に偏らせることに
より、必要な帯域内の量子化ノイズを低減する。こうし
た技術のひとつに、ΣΔ（シグマデルタ）変調がある。
【０００３】図１は従来一般的な一次のΣΔ変調器の構
成を示す。この変調器は、ふたつの加算器１０、１２
と、ふたつの遅延器１４、１６と、二値化回路１８を含
む。入力信号Ｘは第一の加算器１０に一方の端子に入力
され、第一の加算器１０の出力は第二の加算器１２に一
方の端子に入力される。
成を示す。この変調器は、ふたつの加算器１０、１２
と、ふたつの遅延器１４、１６と、二値化回路１８を含
む。入力信号Ｘは第一の加算器１０に一方の端子に入力
され、第一の加算器１０の出力は第二の加算器１２に一
方の端子に入力される。
【０００４】第二の加算器１２の出力は第一の遅延器１
４に入力され、その遅延器１４の出力が第二の加算器１
２の他方の端子に入力される。第二の加算器１２の出力
は二値化回路１８で二値化され、出力信号Ｙが生成され
る。
４に入力され、その遅延器１４の出力が第二の加算器１
２の他方の端子に入力される。第二の加算器１２の出力
は二値化回路１８で二値化され、出力信号Ｙが生成され
る。
【０００５】出力信号Ｙは第二の遅延器１６に入力さ
れ、第二の遅延器１６の出力は第一の加算器１０の他方
の端子に入力される。ただし、これは減算のための入力
である。第一の遅延器１４および第二の遅延器１６はそ
れぞれ入力された信号を１サンプリング周期分遅らせ
る。以降、この変調器のサンプリング周期をｆｓと表記
する。
れ、第二の遅延器１６の出力は第一の加算器１０の他方
の端子に入力される。ただし、これは減算のための入力
である。第一の遅延器１４および第二の遅延器１６はそ
れぞれ入力された信号を１サンプリング周期分遅らせ
る。以降、この変調器のサンプリング周期をｆｓと表記
する。
【０００６】図２は図１のΣΔ変調器の動作を示す。こ
の変調器では入力信号Ｘのサンプリングがサンプリング
周波数ｆｓで行われ、その結果、時刻ｔ０、ｔ１、ｔ２
・・でサンプリングがなされる。二値化回路１８は
「０」または「１」を出力する。この「０」と「１」の
差分がΔに相当する。図２の場合、入力信号の各符号Ｘ
ｉ（ｉ＝０，１，…）に対応するＹｉは、
の変調器では入力信号Ｘのサンプリングがサンプリング
周波数ｆｓで行われ、その結果、時刻ｔ０、ｔ１、ｔ２
・・でサンプリングがなされる。二値化回路１８は
「０」または「１」を出力する。この「０」と「１」の
差分がΔに相当する。図２の場合、入力信号の各符号Ｘ
ｉ（ｉ＝０，１，…）に対応するＹｉは、
【０００７】１、１、１、０、１、０、１ となり、出力信号Ｙが入力信号Ｘの変化に追従する。出
力信号Ｙが「１」をとったときには、第二の遅延器１６
と第一の加算器１０により、入力信号Ｘから「１」が引
かれる。出力信号Ｙが「０」をとったときには、入力信
号Ｘからはなにも引かれない。したがって、各サンプリ
ングタイミングにおいて、出力信号Ｙが入力信号Ｘを完
全に一致していれば、第一の加算器１０における減算の
結果は常にゼロとなる。しかし、現実には量子化に伴う
誤差、つまり量子化ノイズ成分があるため、第一の遅延
器１４と第二の加算器１２がそのノイズを積分する。積
分の結果が二値化回路１８のしきい値、たとえば０．５
などの値を越えている限り、出力信号Ｙは「１」とな
る。一方、積分の結果が前記のしきい値を越えていなけ
れば、出力信号Ｙは「０」となる。
力信号Ｙが「１」をとったときには、第二の遅延器１６
と第一の加算器１０により、入力信号Ｘから「１」が引
かれる。出力信号Ｙが「０」をとったときには、入力信
号Ｘからはなにも引かれない。したがって、各サンプリ
ングタイミングにおいて、出力信号Ｙが入力信号Ｘを完
全に一致していれば、第一の加算器１０における減算の
結果は常にゼロとなる。しかし、現実には量子化に伴う
誤差、つまり量子化ノイズ成分があるため、第一の遅延
器１４と第二の加算器１２がそのノイズを積分する。積
分の結果が二値化回路１８のしきい値、たとえば０．５
などの値を越えている限り、出力信号Ｙは「１」とな
る。一方、積分の結果が前記のしきい値を越えていなけ
れば、出力信号Ｙは「０」となる。
【０００８】なお、ここでは二値化回路１８の出力とし
て「０」と「１」を考えたが、出力が「１」と「−１」
の二値、またはそれらと「０」の三値をとるようなもの
が利用される。
て「０」と「１」を考えたが、出力が「１」と「−１」
の二値、またはそれらと「０」の三値をとるようなもの
が利用される。
【０００９】
【発明が解決しようとする課題】ΣΔ変調はオーディオ
信号の処理などに広く利用され、オーバーサンプリング
を用いる。オーディオ信号処理の場合、必要な信号帯域
の周波数よりも２桁以上の速い周波数でサンプリングす
ることが多い。オーディオ信号に限らず、半導体デバイ
ス等の性能向上に従い、きわめて高速なアナログ信号を
きわめて高速なサンプリング周波数で標本化する要望が
高い。とくに、最先端の半導体デバイスを試験する装置
などでは、考えられる最も高速なアナログ信号をなるべ
く少ない量子化ノイズでデジタイズし、これを解析しな
ければならない。
信号の処理などに広く利用され、オーバーサンプリング
を用いる。オーディオ信号処理の場合、必要な信号帯域
の周波数よりも２桁以上の速い周波数でサンプリングす
ることが多い。オーディオ信号に限らず、半導体デバイ
ス等の性能向上に従い、きわめて高速なアナログ信号を
きわめて高速なサンプリング周波数で標本化する要望が
高い。とくに、最先端の半導体デバイスを試験する装置
などでは、考えられる最も高速なアナログ信号をなるべ
く少ない量子化ノイズでデジタイズし、これを解析しな
ければならない。
【００１０】本発明は以上の課題に鑑みてなされたもの
で、その目的は、データの処理および伝送の基準周波数
を上げることの可能な技術の提供にある。この目的は特
許請求の範囲における独立項に記載の特徴の組み合わせ
により達成される。また従属項は、本発明の具体的かつ
有用な形態を規定する。
で、その目的は、データの処理および伝送の基準周波数
を上げることの可能な技術の提供にある。この目的は特
許請求の範囲における独立項に記載の特徴の組み合わせ
により達成される。また従属項は、本発明の具体的かつ
有用な形態を規定する。
【００１１】
【課題を解決するための手段】本発明の信号処理装置
は、所定の基準周波数、たとえば所定のサンプリング周
波数で信号を処理および伝送する装置である。この装置
は、信号の伝送路上に並列に設けられ、それぞれが信号
を量子化した際に生じる量子化ノイズをシェイピングす
る機能をもつ複数の変調器を含む変調ユニットと、前記
伝送路上に前記変調ユニットと直列に設けられた周波数
補償ユニットとを含む。この構成で、前記変調ユニット
は前記基準周波数よりも低い第二の周波数をもとに変調
を行う。一方、前記周波数補償ユニットは前記量子化ノ
イズのシェイピングが前記基準周波数をもとに行われる
よう周波数に関する補償処理を行う。
は、所定の基準周波数、たとえば所定のサンプリング周
波数で信号を処理および伝送する装置である。この装置
は、信号の伝送路上に並列に設けられ、それぞれが信号
を量子化した際に生じる量子化ノイズをシェイピングす
る機能をもつ複数の変調器を含む変調ユニットと、前記
伝送路上に前記変調ユニットと直列に設けられた周波数
補償ユニットとを含む。この構成で、前記変調ユニット
は前記基準周波数よりも低い第二の周波数をもとに変調
を行う。一方、前記周波数補償ユニットは前記量子化ノ
イズのシェイピングが前記基準周波数をもとに行われる
よう周波数に関する補償処理を行う。
【００１２】前記周波数補償ユニットは、第一の波形整
形器と第二の波形整形器を含み、前記第一の波形整形器
の伝達関数と前記第二の波形整形器の伝達関数が逆数で
あってもよい。
形器と第二の波形整形器を含み、前記第一の波形整形器
の伝達関数と前記第二の波形整形器の伝達関数が逆数で
あってもよい。
【００１３】本発明の信号処理装置の別の形態は、信号
の伝送路の一部を多重化して設けられた複数の副経路を
含む周波数低減ユニットと、前記伝送路上において前記
周波数低減ユニットと直列に設けられた周波数補償ユニ
ットとを含む。前記複数の副経路は、前記基準周波数よ
りも低い第二の周波数をもとにそれぞれ異なるタイミン
グで前記信号を伝送する。一方、前記周波数補償ユニッ
トは前記異なるタイミングで伝送された信号を、その伝
送が前記基準周波数をもとに行われる形に統合する。
の伝送路の一部を多重化して設けられた複数の副経路を
含む周波数低減ユニットと、前記伝送路上において前記
周波数低減ユニットと直列に設けられた周波数補償ユニ
ットとを含む。前記複数の副経路は、前記基準周波数よ
りも低い第二の周波数をもとにそれぞれ異なるタイミン
グで前記信号を伝送する。一方、前記周波数補償ユニッ
トは前記異なるタイミングで伝送された信号を、その伝
送が前記基準周波数をもとに行われる形に統合する。
【００１４】前記複数の副経路はそれぞれ異なる数の遅
延素子を、いずれのふたつの副経路においても共用する
ことのない状態で含み、前記遅延素子の数に応じて前記
タイミングが定められてもよい。
延素子を、いずれのふたつの副経路においても共用する
ことのない状態で含み、前記遅延素子の数に応じて前記
タイミングが定められてもよい。
【００１５】前記周波数補償ユニットは、前記複数の副
経路の終端に現れる複数の信号をアナログ的に加算する
加算器、それらの排他的論理和を求める演算器、それら
の論理積を求める乗算器などであってもよい。
経路の終端に現れる複数の信号をアナログ的に加算する
加算器、それらの排他的論理和を求める演算器、それら
の論理積を求める乗算器などであってもよい。
【００１６】前記信号の前記複数の副経路間の干渉を制
御する干渉制御ユニットをさらに設けてもよい。
御する干渉制御ユニットをさらに設けてもよい。
【００１７】本発明の半導体デバイス試験装置は、被試
験デバイスに試験信号を印加し、前記被試験デバイスか
ら出力された信号を検査する主試験ユニットを含む。前
記主試験ユニットにおいて、前記試験信号を処理する経
路の一部が多重化され、かつ前記多重化された箇所にお
いて前記試験信号を処理するための周波数が、前記主試
験ユニット全体として前記試験信号を処理するための基
準周波数よりも低く設定される。
験デバイスに試験信号を印加し、前記被試験デバイスか
ら出力された信号を検査する主試験ユニットを含む。前
記主試験ユニットにおいて、前記試験信号を処理する経
路の一部が多重化され、かつ前記多重化された箇所にお
いて前記試験信号を処理するための周波数が、前記主試
験ユニット全体として前記試験信号を処理するための基
準周波数よりも低く設定される。
【００１８】前記主試験ユニットは、被試験デバイスに
与える試験信号を生成する前処理ユニットを含んでもよ
い。前処理ユニットは、前記試験信号をデジタル信号と
して生成するパターン発生器と、前記パターン発生器に
よって生成されたデジタル信号をアナログ信号に変換す
るＤ／Ａ変換ユニットを含んでもよい。前記Ｄ／Ａ変換
ユニットは、インタリーブされた複数のＤ／Ａコンバー
タと、前記複数のＤ／Ａコンバータの出力を受ける周波
数補償ユニットとを含んでもよい。この構成で、前記周
波数補償ユニットの作用により、前記Ｄ／Ａ変換ユニッ
ト全体として信号を伝送する周波数が、前記複数のＤ／
Ａコンバータのそれぞれが信号を伝送する周波数よりも
高く設定される。
与える試験信号を生成する前処理ユニットを含んでもよ
い。前処理ユニットは、前記試験信号をデジタル信号と
して生成するパターン発生器と、前記パターン発生器に
よって生成されたデジタル信号をアナログ信号に変換す
るＤ／Ａ変換ユニットを含んでもよい。前記Ｄ／Ａ変換
ユニットは、インタリーブされた複数のＤ／Ａコンバー
タと、前記複数のＤ／Ａコンバータの出力を受ける周波
数補償ユニットとを含んでもよい。この構成で、前記周
波数補償ユニットの作用により、前記Ｄ／Ａ変換ユニッ
ト全体として信号を伝送する周波数が、前記複数のＤ／
Ａコンバータのそれぞれが信号を伝送する周波数よりも
高く設定される。
【００１９】前処理ユニットはさらに、前記Ｄ／Ａ変換
によって得られたアナログ信号の伝送路の一部を多重化
する信号経路多重化装置を含んでもよい。この信号経路
多重化装置は、複数の副経路を含む周波数低減ユニット
と、前記伝送路上において前記周波数低減ユニットと直
列に設けられた周波数補償ユニットとを含んでもい。こ
こで、前記周波数補償ユニットの作用により、前記信号
経路多重化装置全体として信号を伝送する周波数が、前
記複数の副経路において信号を伝送する周波数よりも高
く設定される。
によって得られたアナログ信号の伝送路の一部を多重化
する信号経路多重化装置を含んでもよい。この信号経路
多重化装置は、複数の副経路を含む周波数低減ユニット
と、前記伝送路上において前記周波数低減ユニットと直
列に設けられた周波数補償ユニットとを含んでもい。こ
こで、前記周波数補償ユニットの作用により、前記信号
経路多重化装置全体として信号を伝送する周波数が、前
記複数の副経路において信号を伝送する周波数よりも高
く設定される。
【００２０】なお以上の発明の概要は、本発明に必要な
すべての特徴を列挙したものではなく、当然ながら、こ
れらの特徴群のサブコンビネーションもまた発明となり
うる。
すべての特徴を列挙したものではなく、当然ながら、こ
れらの特徴群のサブコンビネーションもまた発明となり
うる。
【００２１】
【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明する。ただし、以下の実施の形態は特許請
求の範囲に記載された発明を限定するものではなく、ま
た実施の形態の中で説明されている特徴の組み合わせの
すべてが発明の解決手段に必須であるとは限らない。
本発明を説明する。ただし、以下の実施の形態は特許請
求の範囲に記載された発明を限定するものではなく、ま
た実施の形態の中で説明されている特徴の組み合わせの
すべてが発明の解決手段に必須であるとは限らない。
【００２２】実施の形態１ 図３は実施の形態１に係る信号処理装置の構成を示す。
信号処理装置２０はおもに、周波数補償ユニット２８と
変調ユニット３０からなる。周波数補償ユニット２８は
第１波形整形器２２と第２波形整形器５２を含む。
信号処理装置２０はおもに、周波数補償ユニット２８と
変調ユニット３０からなる。周波数補償ユニット２８は
第１波形整形器２２と第２波形整形器５２を含む。
【００２３】第１波形整形器２２は入力信号Ｘを１サン
プリング周期遅らせる遅延器２４と、入力信号Ｘおよび
遅延器２４の出力を加算する加算器２６を含む。加算器
２６の出力は加算器５８によってディザ信号５０と加算
される。ディザ信号５０は変調ユニット３０の動作をよ
り安定させるために付加される。それ自体は既知の技術
である。
プリング周期遅らせる遅延器２４と、入力信号Ｘおよび
遅延器２４の出力を加算する加算器２６を含む。加算器
２６の出力は加算器５８によってディザ信号５０と加算
される。ディザ信号５０は変調ユニット３０の動作をよ
り安定させるために付加される。それ自体は既知の技術
である。
【００２４】変調ユニット３０は第一の加算器３２、第
二の加算器３４、第一の遅延器３６、第二の遅延器３
８、第三の遅延器４０、第四の遅延器４２、二値化回路
４４を含む。第二の遅延器３８の出力は第一の遅延器３
６に入力され、第四の遅延器４２の出力は第三の遅延器
４０に入力される。第一の加算器３２はディザ信号に関
する加算器５８の出力から第三の遅延器４０の出力を減
算する。第二の加算器３４は、第一の加算器３２の出力
と第一の遅延器３６の出力を加算する。第二の加算器３
４の出力は第二の遅延器３８および二値化回路４４に入
力される。二値化回路４４の出力（仮に中間信号Ｙ’と
名付ける）は第２波形整形器５２および第四の遅延器４
２に入力される。
二の加算器３４、第一の遅延器３６、第二の遅延器３
８、第三の遅延器４０、第四の遅延器４２、二値化回路
４４を含む。第二の遅延器３８の出力は第一の遅延器３
６に入力され、第四の遅延器４２の出力は第三の遅延器
４０に入力される。第一の加算器３２はディザ信号に関
する加算器５８の出力から第三の遅延器４０の出力を減
算する。第二の加算器３４は、第一の加算器３２の出力
と第一の遅延器３６の出力を加算する。第二の加算器３
４の出力は第二の遅延器３８および二値化回路４４に入
力される。二値化回路４４の出力（仮に中間信号Ｙ’と
名付ける）は第２波形整形器５２および第四の遅延器４
２に入力される。
【００２５】第２波形整形器５２は加算器５４と遅延器
５６を含む。加算器５４は二値化回路４４の出力から遅
延器５６の出力を減算する。加算器５４の出力は出力信
号Ｙであり、この信号は遅延器５６に入力される。
５６を含む。加算器５４は二値化回路４４の出力から遅
延器５６の出力を減算する。加算器５４の出力は出力信
号Ｙであり、この信号は遅延器５６に入力される。
【００２６】図４は図３の構成の一部をより実際の回路
素子に近い形に書き換えて示す。図４において図３と同
じ要素には同じ符号を与えている。図３における変調ユ
ニット３０は、図４のごとく、ここではＡ／Ｄコンバー
タとして働くふたつのΣΔ変調器６０、６２と、それら
をインタリーブするインタリーブ回路６４に相当する。
なぜなら、第一の加算器３２および第二の加算器３４に
与えられるフィードバックパスにそれぞれふたつの遅延
器が入っているため、変調ユニット３０の変調作用が入
力信号Ｘの各符号Ｘｉのうち、
素子に近い形に書き換えて示す。図４において図３と同
じ要素には同じ符号を与えている。図３における変調ユ
ニット３０は、図４のごとく、ここではＡ／Ｄコンバー
タとして働くふたつのΣΔ変調器６０、６２と、それら
をインタリーブするインタリーブ回路６４に相当する。
なぜなら、第一の加算器３２および第二の加算器３４に
与えられるフィードバックパスにそれぞれふたつの遅延
器が入っているため、変調ユニット３０の変調作用が入
力信号Ｘの各符号Ｘｉのうち、
【００２７】Ｘ０，Ｘ２，Ｘ４，… という偶数符号列と、 Ｘ１，Ｘ３，Ｘ５，… という奇数符号列に独立して与えられるためである。図
３の変調ユニット３０の各遅延器は１サンプリング周期
分信号を遅延させるため、ふたつの一次のΣΔ変調器６
０、６２のサンプリングは、従来の１／２の周波数、す
なわち、ｆｓ／２で行われる。ΣΔ変調器６０、６２は
それぞれ、入力信号Ｘの偶数符号列と奇数符号列の一方
のみを処理するためである。
３の変調ユニット３０の各遅延器は１サンプリング周期
分信号を遅延させるため、ふたつの一次のΣΔ変調器６
０、６２のサンプリングは、従来の１／２の周波数、す
なわち、ｆｓ／２で行われる。ΣΔ変調器６０、６２は
それぞれ、入力信号Ｘの偶数符号列と奇数符号列の一方
のみを処理するためである。
【００２８】図３の変調ユニット３０の最終的な出力は
偶数符号列、奇数符号列に関係なく一系統になっている
ため、これが現実の回路ではインタリーブ回路６４に相
当する。インタリーブ回路６４はサンプリング周波数ｆ
ｓでふたつのΣΔ変調器６０、６２の出力を切り替えて
出力するセレクタなどである。
偶数符号列、奇数符号列に関係なく一系統になっている
ため、これが現実の回路ではインタリーブ回路６４に相
当する。インタリーブ回路６４はサンプリング周波数ｆ
ｓでふたつのΣΔ変調器６０、６２の出力を切り替えて
出力するセレクタなどである。
【００２９】周波数補償ユニット２８が必要な理由は、
変調ユニット３０の構成を図１のものから変更したため
である。いま仮に周波数補償ユニット２８がないと仮定
し、変調ユニット３０に入力信号Ｘが与えられ、変調ユ
ニット３０から出力信号Ｙが出力されるとすれば、変調
ユニット３０の伝達特性は、
変調ユニット３０の構成を図１のものから変更したため
である。いま仮に周波数補償ユニット２８がないと仮定
し、変調ユニット３０に入力信号Ｘが与えられ、変調ユ
ニット３０から出力信号Ｙが出力されるとすれば、変調
ユニット３０の伝達特性は、
【００３０】 Ｙ＝Ｘ＋Ｑ（１−ｚ−２） （式１） となる。ただし、
【００３１】ｚ−ｎ＝ｅｘｐ（−ｊ２πｆ・ｎＴ） ｊ＝√−１ Ｔ＝１／ｆｓ で、ｆｓはサンプリング周波数、ｆは信号周波数であ
る。また、Ｑは量子化ノイズである。
る。また、Ｑは量子化ノイズである。
【００３２】この式からわかるように、変調ユニット３
０だけでは、量子化ノイズがｆｓ／２でサンプリングさ
れたことになり、ΣΔ変調器本来の機能を果たさない。
本来、量子化ノイズはｆｓでサンプリングされなければ
ならない。
０だけでは、量子化ノイズがｆｓ／２でサンプリングさ
れたことになり、ΣΔ変調器本来の機能を果たさない。
本来、量子化ノイズはｆｓでサンプリングされなければ
ならない。
【００３３】一方、周波数補償ユニット２８を設けた場
合を考える。まず第１波形整形器２２の伝達関数Ｈ１
（ｚ）は、
合を考える。まず第１波形整形器２２の伝達関数Ｈ１
（ｚ）は、
【００３４】 Ｈ１（ｚ）＝１＋ｚ−１ （式２） と書ける。一方、第２波形整形器５２の伝達関数Ｈ２
（ｚ）は、
（ｚ）は、
【００３５】 Ｈ２（ｚ）＝１／（１＋ｚ−１） （式３） と書ける。式１、式２、式３を総合すれば、信号処理装
置２０全体の伝達特性は、
置２０全体の伝達特性は、
【００３６】Ｙ＝Ｘ＋Ｑ（１−ｚ−１） となり、量子化ノイズも正しくサンプリング周波数ｆｓ
でサンプリングされる。
でサンプリングされる。
【００３７】以上、信号処理装置２０によれば、ΣΔ変
調器を２ウエイインタリーブし、そのサンプリング周波
数を半分に落とすことができる。逆にいえば、ΣΔ変調
のサンプリング周波数の上限をｆｓｕとすれば、信号処
理装置２０全体の信号処理または信号伝送の周波数は２
ｆｓｕまで可能になる。なお、２ウエイを越えるインタ
リーブのための装置、および２次以上のΣΔ変調器を用
いた装置は後述する。
調器を２ウエイインタリーブし、そのサンプリング周波
数を半分に落とすことができる。逆にいえば、ΣΔ変調
のサンプリング周波数の上限をｆｓｕとすれば、信号処
理装置２０全体の信号処理または信号伝送の周波数は２
ｆｓｕまで可能になる。なお、２ウエイを越えるインタ
リーブのための装置、および２次以上のΣΔ変調器を用
いた装置は後述する。
【００３８】図５は、図３の構成の一変形例である信号
処理装置７０を示す。図６はその信号処理装置７０をよ
り実際の回路素子に近い形で示している。図３では第１
波形整形器２２は信号の伝送路上、変調ユニット３０の
前に配置され、第２波形整形器は逆に後に配置された。
図５および図６の信号処理装置７０はローパスフィルタ
７２をさらに含み、信号の伝送路上、変調ユニット３０
の後に、第２波形整形器５２、ローパスフィルタ７２、
第１波形整形器２２がこの順に配置される。この構成で
は、量子化ノイズＱがローパスフィルタ７２でカットさ
れた後、所望の信号成分だけが第１波形整形器２２によ
る波形整形を受ける。この信号処理装置７０も図３と同
じ伝達特性をもち、同じ効果が得られる。
処理装置７０を示す。図６はその信号処理装置７０をよ
り実際の回路素子に近い形で示している。図３では第１
波形整形器２２は信号の伝送路上、変調ユニット３０の
前に配置され、第２波形整形器は逆に後に配置された。
図５および図６の信号処理装置７０はローパスフィルタ
７２をさらに含み、信号の伝送路上、変調ユニット３０
の後に、第２波形整形器５２、ローパスフィルタ７２、
第１波形整形器２２がこの順に配置される。この構成で
は、量子化ノイズＱがローパスフィルタ７２でカットさ
れた後、所望の信号成分だけが第１波形整形器２２によ
る波形整形を受ける。この信号処理装置７０も図３と同
じ伝達特性をもち、同じ効果が得られる。
【００３９】図５および図６の信号処理装置７０のさら
なる利点は、デジタル処理に向く点にある。すなわち、
図３および図４の信号処理装置２０では、第１波形整形
器２２はアナログ信号に作用するアナログフィルタであ
るが、図５および図６の信号処理装置７０における第１
波形整形器２２は、デジタルフィルタでよい。したがっ
て、例えば図６の周波数補償ユニット２８はすべてＤＳ
Ｐ（デジタル信号プロセッサ）などに組み込むこともで
きる。
なる利点は、デジタル処理に向く点にある。すなわち、
図３および図４の信号処理装置２０では、第１波形整形
器２２はアナログ信号に作用するアナログフィルタであ
るが、図５および図６の信号処理装置７０における第１
波形整形器２２は、デジタルフィルタでよい。したがっ
て、例えば図６の周波数補償ユニット２８はすべてＤＳ
Ｐ（デジタル信号プロセッサ）などに組み込むこともで
きる。
【００４０】図７、図８、図９は、Ｎウエイのインタリ
ーブ、すなわちＮ個の変調器が並列に設けられた信号処
理装置の構成を示す。図７はその装置の第１波形整形器
２２、図８は変調ユニット３０、図９は第２波形整形器
５２の構成である。ただし、Ｎ＝２ｎ（ｎは自然数）で
ある。
ーブ、すなわちＮ個の変調器が並列に設けられた信号処
理装置の構成を示す。図７はその装置の第１波形整形器
２２、図８は変調ユニット３０、図９は第２波形整形器
５２の構成である。ただし、Ｎ＝２ｎ（ｎは自然数）で
ある。
【００４１】図７のごとく、第１波形整形器２２は加算
器と１個の遅延器からなる第１波形副整形器８０と、加
算器と２個の遅延器からなる第２波形副整形器８２と、
同様に加算器と２ｎ−１個の遅延器からなる第ｎ波形副
整形器８４を含む。第２波形副整形器８２と第ｎ波形副
整形器８４の間には、加算器と２ｉ−１個の遅延器から
なる第ｉ波形副整形器（ただし、ｉ＝３，４，…，ｎ−
１）が存在する。
器と１個の遅延器からなる第１波形副整形器８０と、加
算器と２個の遅延器からなる第２波形副整形器８２と、
同様に加算器と２ｎ−１個の遅延器からなる第ｎ波形副
整形器８４を含む。第２波形副整形器８２と第ｎ波形副
整形器８４の間には、加算器と２ｉ−１個の遅延器から
なる第ｉ波形副整形器（ただし、ｉ＝３，４，…，ｎ−
１）が存在する。
【００４２】いずれの波形副整形器においても、入力側
に最も近い遅延器と加算器は同じ信号を入力し、入力側
から最も遠い遅延器の出力が加算器に与えられる。第１
波形整形器２２は入力信号Ｘを入力し、中間信号Ｘ’を
出力する。第１波形整形器２２の伝達関数Ｈ１（ｚ）
は、 Ｈ１（ｚ）＝（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２） （式４ ） と書ける。
に最も近い遅延器と加算器は同じ信号を入力し、入力側
から最も遠い遅延器の出力が加算器に与えられる。第１
波形整形器２２は入力信号Ｘを入力し、中間信号Ｘ’を
出力する。第１波形整形器２２の伝達関数Ｈ１（ｚ）
は、 Ｈ１（ｚ）＝（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２） （式４ ） と書ける。
【００４３】図８のごとく、変調ユニット３０におい
て、２ｎ個の遅延器からなる第１遅延器群９０が第２の
加算器３４の出力と入力の間におかれている。また、２
ｎ個の遅延器からなる第２遅延器群９２が二値化回路４
４の出力と第１の加算器３２の間におかれている。変調
ユニット３０は中間信号Ｘ’を入力し、別の中間信号
Ｙ’を出力する。変調ユニット３０の伝達特性は、
て、２ｎ個の遅延器からなる第１遅延器群９０が第２の
加算器３４の出力と入力の間におかれている。また、２
ｎ個の遅延器からなる第２遅延器群９２が二値化回路４
４の出力と第１の加算器３２の間におかれている。変調
ユニット３０は中間信号Ｘ’を入力し、別の中間信号
Ｙ’を出力する。変調ユニット３０の伝達特性は、
【００４４】 Ｙ’＝Ｘ’＋Ｑ（１−ｚ−Ｎ） （式５） である。なお、変調ユニット３０の前におかれるディザ
信号に関する加算器は図面上省略する。
信号に関する加算器は図面上省略する。
【００４５】図９のごとく、第２波形整形器５２は加算
器と１個の遅延器からなる第１波形副整形器１００と、
加算器と２個の遅延器からなる第２波形副整形器１０２
と、同様に加算器と２ｎ−１個の遅延器からなる第ｎ波
形副整形器１０４を含む。第２波形副整形器１０２と第
ｎ波形副整形器１０４の間には、加算器と２ｉ−１個の
遅延器からなる第ｉ波形副整形器（ただし、ｉ＝３，
４，…，ｎ−１）が存在する。いずれの波形副整形器に
おいても、加算器が最初に信号を入力する。また、加算
器の出力は一連の遅延器の最初のものに与えられ、最後
の遅延器の出力が加算器に与えられる。第２波形整形器
５２は中間信号Ｙ’を入力し、出力信号Ｙを出力する。
第２波形整形器５２の伝達関数Ｈ２（ｚ）は、 Ｈ２（ｚ）＝１／（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２） （ 式６） と書ける。
器と１個の遅延器からなる第１波形副整形器１００と、
加算器と２個の遅延器からなる第２波形副整形器１０２
と、同様に加算器と２ｎ−１個の遅延器からなる第ｎ波
形副整形器１０４を含む。第２波形副整形器１０２と第
ｎ波形副整形器１０４の間には、加算器と２ｉ−１個の
遅延器からなる第ｉ波形副整形器（ただし、ｉ＝３，
４，…，ｎ−１）が存在する。いずれの波形副整形器に
おいても、加算器が最初に信号を入力する。また、加算
器の出力は一連の遅延器の最初のものに与えられ、最後
の遅延器の出力が加算器に与えられる。第２波形整形器
５２は中間信号Ｙ’を入力し、出力信号Ｙを出力する。
第２波形整形器５２の伝達関数Ｈ２（ｚ）は、 Ｈ２（ｚ）＝１／（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２） （ 式６） と書ける。
【００４６】以上、式４、式５、式６を総合すれば、こ
の信号処理装置全体の伝達特性はやはり、 Ｙ＝Ｘ＋Ｑ（１−ｚ−１） となり、量子化ノイズが正しくサンプリング周波数ｆｓ
でサンプリングされる。この装置によれば、ΣΔ変調器
をＮウエイインタリーブし、その部分の処理周波数をｆ
ｓ／Ｎに落とすことができる。
の信号処理装置全体の伝達特性はやはり、 Ｙ＝Ｘ＋Ｑ（１−ｚ−１） となり、量子化ノイズが正しくサンプリング周波数ｆｓ
でサンプリングされる。この装置によれば、ΣΔ変調器
をＮウエイインタリーブし、その部分の処理周波数をｆ
ｓ／Ｎに落とすことができる。
【００４７】なお、図３の構成に対する図５の構成と同
様、図７から図９による構成についても別の構成が可能
である。すなわち、ローパスフィルタを追加し、信号の
伝送路上、変調ユニット３０の後に、第２波形整形器５
２、ローパスフィルタ７２、第１波形整形器２２をこの
順に配置すればよい。
様、図７から図９による構成についても別の構成が可能
である。すなわち、ローパスフィルタを追加し、信号の
伝送路上、変調ユニット３０の後に、第２波形整形器５
２、ローパスフィルタ７２、第１波形整形器２２をこの
順に配置すればよい。
【００４８】図１０はふたつの２次ΣΔ変調器１２０、
１２２を並列に設けた信号処理装置の構成を示す。この
装置の第１波形整形器２２は遅延器と加算器を２組も
ち、同様に第２波形整形器５２も遅延器と加算器を２組
もつ。これら組の数はΣΔ変調器の次数と同じにすれば
よい。したがって、一般にｍ次（ｍは自然数）のΣΔ変
調器をＮウエイインタリーブする場合、第１波形整形器
２２の伝達関数Ｈ１（ｚ）は、
１２２を並列に設けた信号処理装置の構成を示す。この
装置の第１波形整形器２２は遅延器と加算器を２組も
ち、同様に第２波形整形器５２も遅延器と加算器を２組
もつ。これら組の数はΣΔ変調器の次数と同じにすれば
よい。したがって、一般にｍ次（ｍは自然数）のΣΔ変
調器をＮウエイインタリーブする場合、第１波形整形器
２２の伝達関数Ｈ１（ｚ）は、
【００４９】Ｈ１（ｚ）＝（１＋ｚ−１）ｍ（１＋ｚ
−2）ｍ…（１＋ｚ−Ｎ／２）ｍ とし、第２波形整形器５２の伝達関数はＨ２（ｚ）は、 Ｈ２（ｚ）＝１／（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…
（１＋ｚ−Ｎ／２）ｍ とすればよい。
−2）ｍ…（１＋ｚ−Ｎ／２）ｍ とし、第２波形整形器５２の伝達関数はＨ２（ｚ）は、 Ｈ２（ｚ）＝１／（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…
（１＋ｚ−Ｎ／２）ｍ とすればよい。
【００５０】以上、実施の形態１の各信号処理装置によ
れば、たとえば高精度、高速のＡ／Ｄコンバータを実現
することができる。
れば、たとえば高精度、高速のＡ／Ｄコンバータを実現
することができる。
【００５１】実施の形態２ 実施の形態１では変調器のインタリーブを考えた。実施
の形態２ではさらに広く、信号伝送路のインタリーブを
考える。実施の形態１で非常に高速のサンプリングがな
されるため、実施の形態１によってノイズシェイピング
が施された信号を伝送する際、その経路上に実施の形態
２に係る装置をおくことが考えられる。
の形態２ではさらに広く、信号伝送路のインタリーブを
考える。実施の形態１で非常に高速のサンプリングがな
されるため、実施の形態１によってノイズシェイピング
が施された信号を伝送する際、その経路上に実施の形態
２に係る装置をおくことが考えられる。
【００５２】図１１は実施の形態２に係る信号処理装置
１３０の回路を示す。この信号処理装置１３０は、実施
の形態１またはその他の高速なΣΔ変調器、とくにΣΔ
Ｄ／Ａコンバータの出力信号を入力する。この信号はア
ナログ信号を模するが、各サンプリングタイミングで
は、「０」と「１」のようなデジタル値をとる。同図で
はその信号を入力信号「Ｘ」と表記している。
１３０の回路を示す。この信号処理装置１３０は、実施
の形態１またはその他の高速なΣΔ変調器、とくにΣΔ
Ｄ／Ａコンバータの出力信号を入力する。この信号はア
ナログ信号を模するが、各サンプリングタイミングで
は、「０」と「１」のようなデジタル値をとる。同図で
はその信号を入力信号「Ｘ」と表記している。
【００５３】信号処理装置１３０は信号の伝送路を４ウ
エイインタリーブする。信号処理装置１３０はおもに、
信号の伝送路の一部を多重化して設けられた複数の副経
路を含む周波数低減ユニット１５０と、伝送路上、周波
数低減ユニット１５０と直列に設けられた周波数補償ユ
ニット１７２と、周波数補償ユニット１７２の後段に設
けられたローパスフィルタ１７４を含む。
エイインタリーブする。信号処理装置１３０はおもに、
信号の伝送路の一部を多重化して設けられた複数の副経
路を含む周波数低減ユニット１５０と、伝送路上、周波
数低減ユニット１５０と直列に設けられた周波数補償ユ
ニット１７２と、周波数補償ユニット１７２の後段に設
けられたローパスフィルタ１７４を含む。
【００５４】周波数低減ユニット１５０は、入力信号Ｘ
を４経路に振り分ける分配器１８０と、４経路に振り分
けられた入力信号Ｘをそれぞれ異なるタイミングでラッ
チする４個のフリップフロップ１８２、１８４、１８
６、１８８を含む。４個のフリップフロップ１８２、１
８４、１８６、１８８にはそれぞれクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３、ＣＫ４が入力されている。これら４つの
クロックの周波数は、それぞれ信号伝送周波数ｆｓの１
／４であり、クロックの位相は９０°ずつずらされてい
る。したがって、４個のフリップフロップ１８２、１８
４、１８６、１８８はそれぞれ、入力信号Ｘの各符号Ｘ
ｉ（ｉ＝０，１，２，…）のうち、
を４経路に振り分ける分配器１８０と、４経路に振り分
けられた入力信号Ｘをそれぞれ異なるタイミングでラッ
チする４個のフリップフロップ１８２、１８４、１８
６、１８８を含む。４個のフリップフロップ１８２、１
８４、１８６、１８８にはそれぞれクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３、ＣＫ４が入力されている。これら４つの
クロックの周波数は、それぞれ信号伝送周波数ｆｓの１
／４であり、クロックの位相は９０°ずつずらされてい
る。したがって、４個のフリップフロップ１８２、１８
４、１８６、１８８はそれぞれ、入力信号Ｘの各符号Ｘ
ｉ（ｉ＝０，１，２，…）のうち、
【００５５】Ｘ０，Ｘ４，Ｘ８，… Ｘ１，Ｘ５，Ｘ９，…， Ｘ２，Ｘ６，Ｘ１０，… Ｘ３，Ｘ７，Ｘ１１，… のいずれかを伝送する。
【００５６】周波数補償ユニット１７２は、それぞれフ
リップフロップ１８２、１８４、１８６、１８８の出力
に一端が接続された抵抗１９２、１９４、１９６、１９
８を含む。それら４個の抵抗１９２、１９４、１９６、
１９８の他端は結合され、増幅器２００の負入力に接続
される。増幅器２００の出力と負入力の間には容量２０
２と抵抗２０４が接続される。したがって、周波数補償
ユニット１７２全体は、４個のフリップフロップ１８
２、１８４、１８６、１８８の出力をアナログ的に加算
する加算器として働く。
リップフロップ１８２、１８４、１８６、１８８の出力
に一端が接続された抵抗１９２、１９４、１９６、１９
８を含む。それら４個の抵抗１９２、１９４、１９６、
１９８の他端は結合され、増幅器２００の負入力に接続
される。増幅器２００の出力と負入力の間には容量２０
２と抵抗２０４が接続される。したがって、周波数補償
ユニット１７２全体は、４個のフリップフロップ１８
２、１８４、１８６、１８８の出力をアナログ的に加算
する加算器として働く。
【００５７】増幅器２００の出力はローパスフィルタ１
７４に入力される。このローパスフィルタ１７４によっ
て、高い周波数側に偏った量子化ノイズがカットされ
る。ローパスフィルタ１７４の出力が出力信号Ｙとな
る。
７４に入力される。このローパスフィルタ１７４によっ
て、高い周波数側に偏った量子化ノイズがカットされ
る。ローパスフィルタ１７４の出力が出力信号Ｙとな
る。
【００５８】この構成によれば、信号の伝送路がインタ
リーブされて４つの副経路に分割され、各副経路におけ
る伝送の周波数を従来の１／４に緩和することができ
る。入力信号Ｘと出力信号Ｙは波形上一致せず、とくに
出力信号Ｙは０、１、２、３、４のいずれかの値をと
る。出力信号Ｙの周波数特性は、ΣΔ変調による量子化
ノイズの周波数特性に対し、その１／４の周波数に関す
るアパーチャ効果として知られる特性が加わったもので
あり、ΣΔ変調器のノイズシェイピング機能に多少影響
を与える。しかしながら、実際に必要な信号の周波数帯
域におけるＳ／Ｎ比にはさして影響せず、実用上問題が
ないことが多い。
リーブされて４つの副経路に分割され、各副経路におけ
る伝送の周波数を従来の１／４に緩和することができ
る。入力信号Ｘと出力信号Ｙは波形上一致せず、とくに
出力信号Ｙは０、１、２、３、４のいずれかの値をと
る。出力信号Ｙの周波数特性は、ΣΔ変調による量子化
ノイズの周波数特性に対し、その１／４の周波数に関す
るアパーチャ効果として知られる特性が加わったもので
あり、ΣΔ変調器のノイズシェイピング機能に多少影響
を与える。しかしながら、実際に必要な信号の周波数帯
域におけるＳ／Ｎ比にはさして影響せず、実用上問題が
ないことが多い。
【００５９】この信号処理装置１３０は、たとえば周波
数低減ユニット１５０と周波数補償ユニット１７２が物
理的にある程度遠くて高速の信号伝送が望ましくない場
合などにきわめて有用である。実際に半導体デバイス試
験装置では、たとえば周波数低減ユニット１５０を試験
装置本体側に配し、周波数補償ユニット１７２を半導体
デバイスマウンタ側に配し、両者をケーブルやコネクタ
等で接続することがある。本実施の形態はそうした用途
に最適である。
数低減ユニット１５０と周波数補償ユニット１７２が物
理的にある程度遠くて高速の信号伝送が望ましくない場
合などにきわめて有用である。実際に半導体デバイス試
験装置では、たとえば周波数低減ユニット１５０を試験
装置本体側に配し、周波数補償ユニット１７２を半導体
デバイスマウンタ側に配し、両者をケーブルやコネクタ
等で接続することがある。本実施の形態はそうした用途
に最適である。
【００６０】図１２、図１３、図１４は、図１１の信号
処理装置１３０に現れるアパーチャ効果を除去すること
の可能な変形例を示す。
処理装置１３０に現れるアパーチャ効果を除去すること
の可能な変形例を示す。
【００６１】図１２は一般に「パーシャルレスポンス」
の名で知られる信号伝送方式を示す。図１１の信号処理
装置１３０でアパーチャ効果が生ずる理由は、符号間干
渉にある。すなわち、４個のフリップフロップ１８２、
１８４、１８６、１８８のうちひとつは、他のフリップ
フロップとは無関係に、
の名で知られる信号伝送方式を示す。図１１の信号処理
装置１３０でアパーチャ効果が生ずる理由は、符号間干
渉にある。すなわち、４個のフリップフロップ１８２、
１８４、１８６、１８８のうちひとつは、他のフリップ
フロップとは無関係に、
【００６２】Ｘ０，Ｘ４，Ｘ８，…を伝送すべきである
が、図１１のように４個のフリップフロップ１８２、１
８４、１８６、１８８の出力を単純にアナログ加算する
場合、たとえばＸ４の伝送にＸ３またはＸ５など他の符
号が影響する。これが符号間干渉である。
が、図１１のように４個のフリップフロップ１８２、１
８４、１８６、１８８の出力を単純にアナログ加算する
場合、たとえばＸ４の伝送にＸ３またはＸ５など他の符
号が影響する。これが符号間干渉である。
【００６３】パーシャルレスポンス方式は、信号の伝送
途中ではあえて符号間干渉を許し、伝送路の最後で符号
間干渉をキャンセルする。図１２のごとくこの方式は、
第１の加算器２２０と、第１の遅延器２２２と、第２の
加算器２２６と、第２の遅延器２２４を含む。ここでは
入力信号Ｘは「１」と「０」の二値をとると仮定してい
る。第１の加算器２２０は入力信号Ｘと第１の遅延器２
２２の出力を入力する。ただし、ここでは排他的論理和
が計算される。なお、入力信号Ｘが「１」と「−１」を
とる場合は、第１の加算器２２０は排他的論理和の代わ
りにふたつの入力の論理積を計算すればよい。これは第
２の加算器２２６についても同様である。
途中ではあえて符号間干渉を許し、伝送路の最後で符号
間干渉をキャンセルする。図１２のごとくこの方式は、
第１の加算器２２０と、第１の遅延器２２２と、第２の
加算器２２６と、第２の遅延器２２４を含む。ここでは
入力信号Ｘは「１」と「０」の二値をとると仮定してい
る。第１の加算器２２０は入力信号Ｘと第１の遅延器２
２２の出力を入力する。ただし、ここでは排他的論理和
が計算される。なお、入力信号Ｘが「１」と「−１」を
とる場合は、第１の加算器２２０は排他的論理和の代わ
りにふたつの入力の論理積を計算すればよい。これは第
２の加算器２２６についても同様である。
【００６４】第１の加算器２２０の出力は、第１の遅延
器２２２、第２の加算器２２６および第２の遅延器２２
４に入力される。第２の遅延器２２４の出力は第２の加
算器２２６に入力される。第２の加算器２２６の出力が
出力信号Ｙとなる。
器２２２、第２の加算器２２６および第２の遅延器２２
４に入力される。第２の遅延器２２４の出力は第２の加
算器２２６に入力される。第２の加算器２２６の出力が
出力信号Ｙとなる。
【００６５】この構成において、まず第１の加算器２２
０および第１の遅延器２２２により、入力信号Ｘに一種
の積分を施す。これにより、符号間干渉が生じる。一
方、伝送路は第２の加算器２２６と第２の遅延器２２４
からなる一種の微分特性を有する。この結果、出力信号
Ｙからは符号間干渉による成分が除去されるというもの
である。
０および第１の遅延器２２２により、入力信号Ｘに一種
の積分を施す。これにより、符号間干渉が生じる。一
方、伝送路は第２の加算器２２６と第２の遅延器２２４
からなる一種の微分特性を有する。この結果、出力信号
Ｙからは符号間干渉による成分が除去されるというもの
である。
【００６６】図１２のパーシャルレスポンス方式は、符
号間干渉の除去を主眼とし、周波数の低減は考慮してい
ない。すなわち、第１の加算器２２０、第１の遅延器２
２２、第２の加算器２２６、第２の遅延器２２４はすべ
て一定のサンプリング周波数ｆｓで動作する。
号間干渉の除去を主眼とし、周波数の低減は考慮してい
ない。すなわち、第１の加算器２２０、第１の遅延器２
２２、第２の加算器２２６、第２の遅延器２２４はすべ
て一定のサンプリング周波数ｆｓで動作する。
【００６７】図１３はこのパーシャルレスポンス方式の
考え方と信号路の２ウエイインタリーブを組み合わせた
信号処理装置の概略構成図である。同図において、新た
にインタリーブ回路２３０が設けられ、ここで第１の加
算器２２０の出力が２ウエイインタリーブされる。イン
タリーブ回路２３０として、図１１の周波数低減ユニッ
ト１５０を２ウエイにしたものが利用できる。インタリ
ーブされた一方の符号列Ｘｋ（ｋ：偶数）は第２の加算
器２２６に入力され、他方の符号列Ｘｋ（ｋ：奇数）は
第２の遅延器２２４を経て第２の加算器２２６に入力さ
れる。
考え方と信号路の２ウエイインタリーブを組み合わせた
信号処理装置の概略構成図である。同図において、新た
にインタリーブ回路２３０が設けられ、ここで第１の加
算器２２０の出力が２ウエイインタリーブされる。イン
タリーブ回路２３０として、図１１の周波数低減ユニッ
ト１５０を２ウエイにしたものが利用できる。インタリ
ーブされた一方の符号列Ｘｋ（ｋ：偶数）は第２の加算
器２２６に入力され、他方の符号列Ｘｋ（ｋ：奇数）は
第２の遅延器２２４を経て第２の加算器２２６に入力さ
れる。
【００６８】この構成により、インタリーブ回路２３０
以降、第２の加算器２２６までの伝送路における信号の
伝送周波数を図１２の場合の半分、すなわちｆｓ／２に
緩和することができ、かつアパーチャ効果のない信号伝
送が実現する。
以降、第２の加算器２２６までの伝送路における信号の
伝送周波数を図１２の場合の半分、すなわちｆｓ／２に
緩和することができ、かつアパーチャ効果のない信号伝
送が実現する。
【００６９】図１４はパーシャルレスポンス方式を用い
た４ウエイの信号処理装置２５０の構成を示す。信号処
理装置２５０はおもに、信号の伝送路の一部を多重化し
て設けられた複数の副経路、ここでは４ウエイに対応し
て４個の副経路１５２、１５６、１６０、１６４を含む
周波数低減ユニット１５０と、周波数低減ユニット１５
０と直列に設けられた周波数補償ユニット１７２を含
む。また、信号の複数の副経路間の干渉を制御する干渉
制御ユニット１３２が周波数低減ユニット１５０の前に
設けられている。干渉制御ユニット１３２の後にローパ
スフィルタ１７４が設けられている。
た４ウエイの信号処理装置２５０の構成を示す。信号処
理装置２５０はおもに、信号の伝送路の一部を多重化し
て設けられた複数の副経路、ここでは４ウエイに対応し
て４個の副経路１５２、１５６、１６０、１６４を含む
周波数低減ユニット１５０と、周波数低減ユニット１５
０と直列に設けられた周波数補償ユニット１７２を含
む。また、信号の複数の副経路間の干渉を制御する干渉
制御ユニット１３２が周波数低減ユニット１５０の前に
設けられている。干渉制御ユニット１３２の後にローパ
スフィルタ１７４が設けられている。
【００７０】干渉制御ユニット１３２は、図１３の第１
の加算器２２０と第１の遅延器２２２による積分回路を
４ウエイに拡張したものに対応する。干渉制御ユニット
１３２は、第１の加算器１３４、第２の加算器１３６、
第３の加算器１３８、第１の遅延器１４０、第２の遅延
器１４２、第３の遅延器１４４を含む。入力信号Ｘが
「１」「０」の二値をとる場合、これらの加算器はそれ
ぞれふたつの入力の排他的論理和を求める。二値化回路
信号Ｘが「１」「−１」の二値をとる場合はふたつの入
力の論理積を計算する。
の加算器２２０と第１の遅延器２２２による積分回路を
４ウエイに拡張したものに対応する。干渉制御ユニット
１３２は、第１の加算器１３４、第２の加算器１３６、
第３の加算器１３８、第１の遅延器１４０、第２の遅延
器１４２、第３の遅延器１４４を含む。入力信号Ｘが
「１」「０」の二値をとる場合、これらの加算器はそれ
ぞれふたつの入力の排他的論理和を求める。二値化回路
信号Ｘが「１」「−１」の二値をとる場合はふたつの入
力の論理積を計算する。
【００７１】入力信号Ｘは第１の加算器１３４に与えら
れる。第１の加算器１３４の出力は第２の加算器１３６
に入力される。第２の加算器１３６の出力は第３の加算
器１３８に入力される。第３の加算器１３８の出力は周
波数低減ユニット１５０と第３の遅延器１４４に入力さ
れる。
れる。第１の加算器１３４の出力は第２の加算器１３６
に入力される。第２の加算器１３６の出力は第３の加算
器１３８に入力される。第３の加算器１３８の出力は周
波数低減ユニット１５０と第３の遅延器１４４に入力さ
れる。
【００７２】第３の遅延器１４４の出力は第３の加算器
１３８と第２の遅延器１４２に入力される。第２の遅延
器１４２の出力は第２の加算器１３６と第１の遅延器１
４０に入力される。第１の遅延器１４０の出力は第１の
加算器１３４に入力される。なお、一般にＮウエイ（Ｎ
は２以上の整数）の副経路を設ける場合は、図１４の例
にならい、干渉制御ユニット１３２をＮ個の加算器とＮ
個の遅延器のラダーで構成すればよい。
１３８と第２の遅延器１４２に入力される。第２の遅延
器１４２の出力は第２の加算器１３６と第１の遅延器１
４０に入力される。第１の遅延器１４０の出力は第１の
加算器１３４に入力される。なお、一般にＮウエイ（Ｎ
は２以上の整数）の副経路を設ける場合は、図１４の例
にならい、干渉制御ユニット１３２をＮ個の加算器とＮ
個の遅延器のラダーで構成すればよい。
【００７３】周波数低減ユニット１５０は図１３のイン
タリーブ回路２３０を４ウエイに拡張したものに相当す
る。周波数低減ユニット１５０の第１の副経路１５２は
遅延器を含まない。第２の副経路１５６はひとつの遅延
器１５４を含む。第３の副経路１６０はふたつの遅延器
１５８を含む。第４の副経路１６４は３個の遅延器１６
２を含む。すなわち、これら複数の副経路はそれぞれ異
なる数の遅延素子を、いずれのふたつの副経路において
も共用することのない状態で含んでいる。一般にＮウエ
イの副経路を設ける場合、それぞれの副経路の伝達関数
Ｆｉ（ｚ）（ｉ＝０，１，…，Ｎ−１）は、 Ｆｉ（ｚ）＝ｚ−ｉ と書ける。
タリーブ回路２３０を４ウエイに拡張したものに相当す
る。周波数低減ユニット１５０の第１の副経路１５２は
遅延器を含まない。第２の副経路１５６はひとつの遅延
器１５４を含む。第３の副経路１６０はふたつの遅延器
１５８を含む。第４の副経路１６４は３個の遅延器１６
２を含む。すなわち、これら複数の副経路はそれぞれ異
なる数の遅延素子を、いずれのふたつの副経路において
も共用することのない状態で含んでいる。一般にＮウエ
イの副経路を設ける場合、それぞれの副経路の伝達関数
Ｆｉ（ｚ）（ｉ＝０，１，…，Ｎ−１）は、 Ｆｉ（ｚ）＝ｚ−ｉ と書ける。
【００７４】周波数補償ユニット１７２は、図１３の第
２の加算器２２６と第２の遅延器２２４を４ウエイに拡
張したものに相当する。周波数補償ユニット１７２は、
第１の副経路１５２、第２の副経路１５６、第３の副経
路１６０、第４の副経路１６４の終端に現れる信号の排
他的論理和を求める加算器１７０を含む。ただし、入力
信号Ｘが「１」「−１」の場合は、いままで同様これを
論理積を計算する演算器に置き換える。
２の加算器２２６と第２の遅延器２２４を４ウエイに拡
張したものに相当する。周波数補償ユニット１７２は、
第１の副経路１５２、第２の副経路１５６、第３の副経
路１６０、第４の副経路１６４の終端に現れる信号の排
他的論理和を求める加算器１７０を含む。ただし、入力
信号Ｘが「１」「−１」の場合は、いままで同様これを
論理積を計算する演算器に置き換える。
【００７５】以上、信号処理装置２５０によれば、４つ
の副経路１５２、１５６、１６０、１６４における信号
伝送の周波数をサンプリング周波数ｆｓの１／４に緩和
することができる。一般にＮウエイインタリーブする場
合は、周波数を１／Ｎに緩和することができる。
の副経路１５２、１５６、１６０、１６４における信号
伝送の周波数をサンプリング周波数ｆｓの１／４に緩和
することができる。一般にＮウエイインタリーブする場
合は、周波数を１／Ｎに緩和することができる。
【００７６】実施の形態３ 実施の形態１と実施の形態２の信号処理装置を用いた半
導体デバイス試験装置の例を述べる。ここでは被試験デ
バイスとしてアナログデバイスを考える。ただし、実施
の形態１または実施の形態２のいずれか一方を含む構成
であっても何ら差し支えはない。
導体デバイス試験装置の例を述べる。ここでは被試験デ
バイスとしてアナログデバイスを考える。ただし、実施
の形態１または実施の形態２のいずれか一方を含む構成
であっても何ら差し支えはない。
【００７７】図１５は実施の形態３に係る半導体デバイ
ス試験装置３００の構成図である。半導体デバイス試験
装置３００は、被試験デバイス３１２に与える試験信号
を生成する前処理ユニット３０２と、その試験信号の印
加に伴って被試験デバイス３１２から出力された信号を
検査する後処理ユニット３１４を含む。前処理ユニット
３０２と後処理ユニット後処理回路３１４が主試験ユニ
ット３２０を構成する。
ス試験装置３００の構成図である。半導体デバイス試験
装置３００は、被試験デバイス３１２に与える試験信号
を生成する前処理ユニット３０２と、その試験信号の印
加に伴って被試験デバイス３１２から出力された信号を
検査する後処理ユニット３１４を含む。前処理ユニット
３０２と後処理ユニット後処理回路３１４が主試験ユニ
ット３２０を構成する。
【００７８】前処理ユニット３０２は、試験信号をデジ
タル信号として生成するパターン発生器３０４と、その
ためのタイミング信号を生成するタイミング発生器３１
０と、パターン発生器３０４によって生成されたデジタ
ル信号をアナログ信号に変換するＤ／Ａ変換ユニット３
０６と、変換の結果得られたアナログ信号の伝送路の一
部を多重化する信号経路多重化装置３０８を含む。
タル信号として生成するパターン発生器３０４と、その
ためのタイミング信号を生成するタイミング発生器３１
０と、パターン発生器３０４によって生成されたデジタ
ル信号をアナログ信号に変換するＤ／Ａ変換ユニット３
０６と、変換の結果得られたアナログ信号の伝送路の一
部を多重化する信号経路多重化装置３０８を含む。
【００７９】Ｄ／Ａ変換ユニット３０６は、たとえば図
６の構成を含み、具体的にはインタリーブされた複数の
ΣΔ変調器６０、とくにＤ／Ａコンバータと、それら複
数のΣΔ変調器６０の出力を受ける周波数補償ユニット
２８とを含む。ここで、周波数補償ユニット２８の作用
により、Ｄ／Ａ変換ユニット３０６全体として信号を伝
送する周波数が、複数のΣΔ変調器６０のそれぞれが信
号を伝送する周波数よりも高く設定できる。
６の構成を含み、具体的にはインタリーブされた複数の
ΣΔ変調器６０、とくにＤ／Ａコンバータと、それら複
数のΣΔ変調器６０の出力を受ける周波数補償ユニット
２８とを含む。ここで、周波数補償ユニット２８の作用
により、Ｄ／Ａ変換ユニット３０６全体として信号を伝
送する周波数が、複数のΣΔ変調器６０のそれぞれが信
号を伝送する周波数よりも高く設定できる。
【００８０】信号経路多重化装置３０８は、たとえば図
１４の構成を含み、具体的には干渉制御ユニット１３２
と、複数の副経路をもつ周波数低減ユニット１５０と、
周波数補償ユニット１７２とローパスフィルタ１７４を
含む。ここで、周波数補償ユニット１７２の作用によ
り、信号経路多重化装置３０８全体として信号を伝送す
る周波数が、複数の副経路において信号を伝送する周波
数よりも高く設定できる。以上の前処理ユニット３０２
の構成により、被試験デバイスにアナログ信号の試験信
号が与えられる。
１４の構成を含み、具体的には干渉制御ユニット１３２
と、複数の副経路をもつ周波数低減ユニット１５０と、
周波数補償ユニット１７２とローパスフィルタ１７４を
含む。ここで、周波数補償ユニット１７２の作用によ
り、信号経路多重化装置３０８全体として信号を伝送す
る周波数が、複数の副経路において信号を伝送する周波
数よりも高く設定できる。以上の前処理ユニット３０２
の構成により、被試験デバイスにアナログ信号の試験信
号が与えられる。
【００８１】一方、後処理ユニット後処理回路３１４
は、被試験デバイス３１２から出力されたアナログ信号
をデジタル信号に戻すＡ／Ｄコンバータ３１８と、その
デジタル信号と期待信号を比較することによって被試験
デバイスを検証する試験結果検証装置３１６を含む。期
待信号はパターン発生器３０４から試験結果検証装置３
１６へ与えられる。
は、被試験デバイス３１２から出力されたアナログ信号
をデジタル信号に戻すＡ／Ｄコンバータ３１８と、その
デジタル信号と期待信号を比較することによって被試験
デバイスを検証する試験結果検証装置３１６を含む。期
待信号はパターン発生器３０４から試験結果検証装置３
１６へ与えられる。
【００８２】なお、実施の形態１および実施の形態２の
信号処理装置は、前処理ユニット３０２の中にあると限
定する必要はなく、信号の伝送路上の任意の箇所に設け
ることができる。
信号処理装置は、前処理ユニット３０２の中にあると限
定する必要はなく、信号の伝送路上の任意の箇所に設け
ることができる。
【００８３】以上、この半導体デバイス試験装置３００
によれば、試験信号を最初デジタル信号で生成すること
ができ、また、試験結果をデジタル信号によって検証す
ることができるため、処理が比較的容易になる。しか
も、被試験デバイス３１２には非常に高速なアナログ信
号の入出力が可能であり、高性能かつ汎用性の高い半導
体デバイス試験装置を提供することができる。
によれば、試験信号を最初デジタル信号で生成すること
ができ、また、試験結果をデジタル信号によって検証す
ることができるため、処理が比較的容易になる。しか
も、被試験デバイス３１２には非常に高速なアナログ信
号の入出力が可能であり、高性能かつ汎用性の高い半導
体デバイス試験装置を提供することができる。
【００８４】いくつかの実施の形態を説明したが、本発
明の技術的な範囲はこれらの記載には限定されない。こ
れらの実施の形態に多様な変更または改良を加えうるこ
とは当業者には理解されるところである。そうした変更
または改良を加えた形態も本発明の技術的範囲に含まれ
得ることが、特許請求の範囲の記載から明らかである。
明の技術的な範囲はこれらの記載には限定されない。こ
れらの実施の形態に多様な変更または改良を加えうるこ
とは当業者には理解されるところである。そうした変更
または改良を加えた形態も本発明の技術的範囲に含まれ
得ることが、特許請求の範囲の記載から明らかである。
【００８５】
【発明の効果】本発明の信号処理装置によれば、信号の
伝送または処理を高速化することができる。本発明の半
導体デバイス試験装置によれば、高速デバイスの試験が
実現する。
伝送または処理を高速化することができる。本発明の半
導体デバイス試験装置によれば、高速デバイスの試験が
実現する。
【図１】従来一般的な一次のΣΔ変調器の構成図であ
る。
る。
【図２】図１のΣΔ変調器の動作を示す図である。
【図３】実施の形態１の信号処理装置の構成図である。
【図４】図３の信号処理装置の一部をより実際の回路素
子に近い形で示す図である。
子に近い形で示す図である。
【図５】図３の構成の一変形例である信号処理装置の構
成図である。
成図である。
【図６】図５の信号処理装置の一部をより実際の回路素
子に近い形で示す図である。
子に近い形で示す図である。
【図７】Ｎウエイのインタリーブを実現する信号処理装
置の第１波形整形器の構成図である。
置の第１波形整形器の構成図である。
【図８】Ｎウエイのインタリーブを実現する信号処理装
置の変調ユニットの構成図である。
置の変調ユニットの構成図である。
【図９】Ｎウエイのインタリーブを実現する信号処理装
置の第２波形整形器の構成図である。
置の第２波形整形器の構成図である。
【図１０】２次のΣΔ変調器を２ウエイインタリーブし
た信号処理装置の構成図である。
た信号処理装置の構成図である。
【図１１】実施の形態２に係る信号処理装置の回路図で
ある。
ある。
【図１２】パーシャルレスポンスを利用する信号伝送方
法の説明図である。
法の説明図である。
【図１３】パーシャルレスポンス方式の考え方と信号路
のインタリーブを組み合わせた信号処理装置の概略構成
図である。
のインタリーブを組み合わせた信号処理装置の概略構成
図である。
【図１４】パーシャルレスポンス方式を用い、４ウエイ
インタリーブを実現する信号処理装置の構成図である。
インタリーブを実現する信号処理装置の構成図である。
【図１５】実施の形態３に係る半導体デバイス試験装置
の構成図である。
の構成図である。
２０，７０，１３０，２５０ 信号処理装置 ２２ 第１波形整形器 ２４，３６，３８，４０，４２，５６，１４０，１４
２，１４４，１５４，１５８，１６２，２２２，２２６
遅延器 ２６，３２，３４，５４，５８，１３４，１３６，１３
８，１７０，２２０，２２４ 加算器 ２８，１５０，１７２ 周波数補償ユニット ３０ 変調ユニット ４４ 二値化回路 ５２ 第２波形整形器 ６０，６２ ΣΔ変調器 ６４，２３０ インタリーブ回路 ７２，１７４ ローパスフィルタ ８０，１００ 第１波形副整形器 ８２，１０２ 第２波形副整形器 ８４，１０４ 第ｎ波形副整形器 １２０，１２２ ２次ΣΔ変調器 １３２ 干渉制御ユニット １５２，１５６，１６０，１６４ 副経路 １８２，１８４，１８６，１８８ フリップフロップ ３００ 半導体デバイス試験装置 ３０２ 前処理ユニット ３０４ パターン発生器 ３０６ Ｄ／Ａ変換ユニット ３０８ 信号経路多重化装置 ３１４ 後処理ユニット ３２０ 主試験ユニット
２，１４４，１５４，１５８，１６２，２２２，２２６
遅延器 ２６，３２，３４，５４，５８，１３４，１３６，１３
８，１７０，２２０，２２４ 加算器 ２８，１５０，１７２ 周波数補償ユニット ３０ 変調ユニット ４４ 二値化回路 ５２ 第２波形整形器 ６０，６２ ΣΔ変調器 ６４，２３０ インタリーブ回路 ７２，１７４ ローパスフィルタ ８０，１００ 第１波形副整形器 ８２，１０２ 第２波形副整形器 ８４，１０４ 第ｎ波形副整形器 １２０，１２２ ２次ΣΔ変調器 １３２ 干渉制御ユニット １５２，１５６，１６０，１６４ 副経路 １８２，１８４，１８６，１８８ フリップフロップ ３００ 半導体デバイス試験装置 ３０２ 前処理ユニット ３０４ パターン発生器 ３０６ Ｄ／Ａ変換ユニット ３０８ 信号経路多重化装置 ３１４ 後処理ユニット ３２０ 主試験ユニット
Claims (21)
- 【請求項１】 所定の基準周波数で信号を処理および伝
送する装置であって、 信号の伝送路上に並列に設けられ、それぞれが信号を量
子化した際に生じる量子化ノイズをシェイピングする機
能をもつ複数の変調器を含む変調ユニットと、前記伝送
路上に前記変調ユニットと直列に設けられた周波数補償
ユニットとを含み、 前記変調ユニットは前記基準周波数よりも低い第二の周
波数をもとに変調を行う一方、前記周波数補償ユニット
は前記量子化ノイズのシェイピングが前記基準周波数を
もとに行われるよう周波数に関する補償処理を行うこと
を特徴とする信号処理装置。 - 【請求項２】 前記周波数補償ユニットは、第一の波形
整形器と第二の波形整形器を含み、前記第一の波形整形
器の伝達関数と前記第二の波形整形器の伝達関数が逆数
であることを特徴とする請求項１に記載の信号処理装
置。 - 【請求項３】 前記変調ユニットは、Ｎ個（Ｎ＝２ｎ、
ただしｎは自然数）の変調器を含み、前記第二の周波数
は前記基準周波数の１／Ｎであることを特徴とする請求
項２に記載の信号処理装置。 - 【請求項４】 前記Ｎ個の変調器はそれぞれｍ次（ｍは
自然数）のΣΔ変調器であることを特徴とする請求項３
に記載の信号処理装置。 - 【請求項５】 前記第一の波形整形器の伝達関数Ｈ１
（ｚ）は、 Ｈ１（ｚ）＝（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…（１
＋ｚ−Ｎ／２）ｍ であり、前記第二の波形整形器の伝達関数はＨ２（ｚ）
は、 Ｈ２（ｚ）＝１／（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…
（１＋ｚ−Ｎ／２）ｍ であることを特徴とする請求項４に記載の信号処理装
置。 - 【請求項６】 前記第一の波形整形器は前記伝送路上、
前記変調ユニットの前に配置され、前記第二の波形整形
器は前記伝送路上、前記変調ユニットの後に配置される
ことを特徴とする請求項２から５のいずれかに記載の信
号処理装置。 - 【請求項７】 ローパスフィルタをさらに含み、 前記伝送路上、前記変調ユニットの後に、前記第二の波
形整形器、前記ローパスフィルタ、前記第一の波形整形
器がこの順に配置されることを特徴とする請求項２から
５のいすれかに記載の信号処理装置。 - 【請求項８】 所定の基準周波数で信号を処理および伝
送する装置であって、 信号の伝送路の一部を多重化して設けられた複数の副経
路を含む周波数低減ユニットと、 前記伝送路上において前記周波数低減ユニットと直列に
設けられた周波数補償ユニットとを含み、 前記複数の副経路は、前記基準周波数よりも低い第二の
周波数をもとにそれぞれ異なるタイミングで前記信号を
伝送する一方、前記周波数補償ユニットは前記異なるタ
イミングで伝送された信号を、その伝送が前記基準周波
数をもとに行われる形に統合することを特徴とする信号
処理装置。 - 【請求項９】 前記周波数低減ユニットは、前記信号と
してΣΔ変調器の出力信号を受けることを特徴とする請
求項８に記載の信号処理装置。 - 【請求項１０】 前記複数の副経路はそれぞれ異なる数
の遅延素子を、いずれのふたつの副経路においても共用
することのない状態で含み、前記遅延素子の数に応じて
前記タイミングが定められることを特徴とする請求項
８、９のいずれかに記載の信号処理装置。 - 【請求項１１】 前記周波数低減ユニットは、Ｎ個（Ｎ
は２以上の整数）の副経路を含み、前記第二の周波数は
前記基準周波数の１／Ｎであることを特徴とする請求項
８から１０のいずれかに記載の信号処理装置。 - 【請求項１２】 前記Ｎ個の副経路それぞれの伝達関数
Ｆｉ（ｚ）（ｉ＝０，１，…，Ｎ−１）はＦｉ（ｚ）＝
ｚ−ｉ であることを特徴とする請求項１１に記載の信
号処理装置。 - 【請求項１３】 前記周波数補償ユニットは、前記複数
の副経路の終端に現れる複数の信号をアナログ的に加算
する加算器であることを特徴とする請求項８から１２の
いずれかに記載の信号処理装置。 - 【請求項１４】 前記周波数補償ユニットは、前記複数
の副経路の終端に現れる複数の信号の排他的論理和を求
める演算器であることを特徴とする請求項８から１２の
いずれかに記載の信号処理装置。 - 【請求項１５】 前記周波数補償ユニットは、前記複数
の副経路の終端に現れる複数の信号の論理積を求める乗
算器であることを特徴とする請求項８から１２のいずれ
かに記載の信号処理装置。 - 【請求項１６】 前記伝送路において前記周波数補償ユ
ニットの後にローパスフィルタをさらに設けたことを特
徴とする請求項８から１５のいずれかに記載の信号処理
装置。 - 【請求項１７】 前記信号の前記複数の副経路間の干渉
を制御する干渉制御ユニットをさらに設けたことを特徴
とする請求項８から１６のいずれかに記載の信号処理装
置。 - 【請求項１８】 前記干渉制御ユニットはパーシャルレ
スポンス方式に基づいて構成されることを特徴とする請
求項１７に記載の信号処理装置。 - 【請求項１９】 半導体デバイスを試験する装置であっ
て、 被試験デバイスに試験信号を印加し、前記被試験デバイ
スから出力された信号を検査する主試験ユニットを含
み、 前記主試験ユニットにおいて、前記試験信号を処理する
経路の一部が多重化され、かつ前記多重化された箇所に
おいて前記試験信号を処理するための周波数が、前記主
試験ユニット全体として前記試験信号を処理するための
基準周波数よりも低く設定されることを特徴とする半導
体デバイス試験装置。 - 【請求項２０】 前記主試験ユニットは、被試験デバイ
スに与える試験信号を生成する前処理ユニットを含み、 前記前処理ユニットは、 前記試験信号をデジタル信号として生成するパターン発
生器と、 前記パターン発生器によって生成されたデジタル信号を
アナログ信号に変換するＤ／Ａ変換ユニットを含み、 前記Ｄ／Ａ変換ユニットは、 インタリーブされた複数の変調器と、 前記複数の変調器の出力を受ける周波数補償ユニットと
を含み、 前記周波数補償ユニットの作用により、前記Ｄ／Ａ変換
ユニット全体として信号を伝送する周波数が、前記複数
の変調器のそれぞれが信号を伝送する周波数よりも高く
設定されることを特徴とする請求項１９に記載の半導体
デバイス試験装置。 - 【請求項２１】 前記主試験ユニットは、被試験デバイ
スに与える試験信号を生成する前処理ユニットを含み、 前記前処理ユニットは、 前記試験信号をデジタル信号として生成するパターン発
生器と、 前記パターン発生器によって生成されたデジタル信号を
アナログ信号に変換するＤ／Ａ変換ユニットと、 前記アナログ信号の伝送路の一部を多重化する信号経路
多重化装置とを含み、 前記信号経路多重化装置は、 複数の副経路を含む周波数低減ユニットと、 前記伝送路上において前記周波数低減ユニットと直列に
設けられた周波数補償ユニットとを含み、 前記周波数補償ユニットの作用により、前記信号経路多
重化装置全体として信号を伝送する周波数が、前記複数
の副経路において信号を伝送する周波数よりも高く設定
されることを特徴とする請求項１９、２０のいずれかに
記載の半導体デバイス試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146099A JP4279410B2 (ja) | 1999-07-06 | 1999-07-06 | 信号処理装置およびその装置を用いた半導体デバイス試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146099A JP4279410B2 (ja) | 1999-07-06 | 1999-07-06 | 信号処理装置およびその装置を用いた半導体デバイス試験装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009006130A Division JP4635091B2 (ja) | 2009-01-14 | 2009-01-14 | 信号処理装置およびその装置を用いた半導体デバイス試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024512A true JP2001024512A (ja) | 2001-01-26 |
| JP4279410B2 JP4279410B2 (ja) | 2009-06-17 |
Family
ID=16275020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19146099A Expired - Fee Related JP4279410B2 (ja) | 1999-07-06 | 1999-07-06 | 信号処理装置およびその装置を用いた半導体デバイス試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4279410B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005006273A (ja) * | 2003-06-12 | 2005-01-06 | Northrop Grumman Corp | デルタ・シグマ変調を使用した変換 |
| JP2005020698A (ja) * | 2003-06-27 | 2005-01-20 | Northrop Grumman Corp | 信号変換システム |
| JP2008136203A (ja) * | 2002-11-27 | 2008-06-12 | Cirrus Logic Inc | デジタルフィルタ処理されたパルス幅変調 |
| DE112008001060T5 (de) | 2007-04-18 | 2010-02-11 | Advantest Corp. | D/A-Wandler und D/A-Umwandlungsverfahren |
| DE112008001033T5 (de) | 2007-04-13 | 2010-03-11 | Advantest Corp. | A/D-Konverter |
| WO2015162691A1 (ja) * | 2014-04-22 | 2015-10-29 | 株式会社日立製作所 | デジタルアナログ変換器、並びに、無線機、ｐｌｌおよびデジタルオーディオ |
| EP3210299A1 (en) * | 2014-10-20 | 2017-08-30 | Cambridge Consultants Limited | Radio frequency amplifier |
-
1999
- 1999-07-06 JP JP19146099A patent/JP4279410B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008136203A (ja) * | 2002-11-27 | 2008-06-12 | Cirrus Logic Inc | デジタルフィルタ処理されたパルス幅変調 |
| JP2005006273A (ja) * | 2003-06-12 | 2005-01-06 | Northrop Grumman Corp | デルタ・シグマ変調を使用した変換 |
| JP2005020698A (ja) * | 2003-06-27 | 2005-01-20 | Northrop Grumman Corp | 信号変換システム |
| DE112008001033T5 (de) | 2007-04-13 | 2010-03-11 | Advantest Corp. | A/D-Konverter |
| US8031102B2 (en) | 2007-04-13 | 2011-10-04 | Advantest Corporation | A-D converter |
| DE112008001060T5 (de) | 2007-04-18 | 2010-02-11 | Advantest Corp. | D/A-Wandler und D/A-Umwandlungsverfahren |
| US7859444B2 (en) | 2007-04-18 | 2010-12-28 | Advantest Corporation | D-A converter and D-A converting method |
| WO2015162691A1 (ja) * | 2014-04-22 | 2015-10-29 | 株式会社日立製作所 | デジタルアナログ変換器、並びに、無線機、ｐｌｌおよびデジタルオーディオ |
| EP3210299A1 (en) * | 2014-10-20 | 2017-08-30 | Cambridge Consultants Limited | Radio frequency amplifier |
| US10686417B2 (en) | 2014-10-20 | 2020-06-16 | Cambridge Consultants Limited | Radio frequency amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4279410B2 (ja) | 2009-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6980144B1 (en) | Method for reducing DAC resolution in multi-bit sigma delta analog-to digital converter (ADC) | |
| EP1908170B1 (en) | Oversampling analog-to-digital converter and method with reduced chopping residue noise | |
| JP5735981B2 (ja) | 離散時間量子化信号の連続時間連続可変信号への変換 | |
| US6967608B1 (en) | Sigma-delta analog-to-digital converter (ADC) with truncation error cancellation in a multi-bit feedback digital-to-analog converter (DAC) | |
| JPS6131658B2 (ja) | ||
| US20170187387A1 (en) | Input path matching in pipelined continuous-time analog-to-digital converters | |
| JP4279410B2 (ja) | 信号処理装置およびその装置を用いた半導体デバイス試験装置 | |
| US6535154B1 (en) | Enhanced noise-shaped quasi-dynamic-element-matching technique | |
| JPH06244679A (ja) | ディジタルフィルタ回路 | |
| US7304593B2 (en) | Linearization circuit with digital element matching for digital-to-analog converters | |
| JP2004328436A (ja) | Ａ／ｄ変換装置 | |
| CN110708069A (zh) | 一种异步采样率转换装置及转换方法 | |
| JP2002314425A (ja) | デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法 | |
| JP4531017B2 (ja) | 多用途電流加算を用いたデジタル／アナログ変換方法及びシステム | |
| JP4635091B2 (ja) | 信号処理装置およびその装置を用いた半導体デバイス試験装置 | |
| SE448928B (sv) | Sett att utfora forsterkningsreglering med avseende pa en digitalsignal samt forsterkningsregleringskrets for tillempning av settet | |
| JP6316751B2 (ja) | 変換器 | |
| EP2346172B1 (en) | Analog-to-digital converter and digital-to-analog converter | |
| JP2005505980A (ja) | サンプルレート変換のための装置及び方法 | |
| JPH1022830A (ja) | ディジタル変調器 | |
| US8320440B2 (en) | Equalizer circuit | |
| JP7213947B2 (ja) | デルタシグマ変調装置及び通信機器 | |
| Liu et al. | Efficient real-time blind calibration for frequency response mismatches in two-channel TI-ADCs | |
| JP2810271B2 (ja) | ディジタル加入者線伝送インターフェイス装置用オーバーサンプリング形ａ／ｄ変換器 | |
| Mafi et al. | Utilization of Noise-Shaping in Mixed-Signal Timing-Skew Mismatch Calibration of TI-ADCs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060616 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090312 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |