JPS6171732A

JPS6171732A - 速度変換回路

Info

Publication number: JPS6171732A
Application number: JP19416984A
Authority: JP
Inventors: Seiichi Noda; 誠一野田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1986-04-12
Anticipated expiration: 2010-09-06
Also published as: JPH0783334B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する技術分野本発明はディジタル無線回線用速度変換回路に関し、特
に、独立同期速度変換回路と従続同期速度変換回路を共
用する送信側速度変換回路に関する。

従来の技術従来、この種のディジタル無線回線用速度変換回路は、
同様の構成要素を多く含みながら、独立同期システム用
の速度変換回路と従続同期システム用の速度変換回路が
、個別に設計、試作、製造されており、その結果、開発
費、試作費、製造の為の管理費が各々２倍近くになる欠
点があった。

発明の目的本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、ディジタ
ル無線回線用速度変換回路において、内部Ｋ、独立同期
システム用速度変換回路および従続同期システム用速度
変換回路の両方の機能に必要な構成要素を持ち、前記両
方の速度変換回路の各々についてその機能を個別に実現
できる様に構成要素間の接続を変更することによシ、１
つの回路で独立同期システム用および従続同期システム
用のいずれの機能も実現できる新規な送信側速度変換回
路を提供すること（である。

発明の構成上記目的を達成する為に、本発明に係る速度変換回路は
、ディジタル無線回線用送信側速度変換回路において、
独立同期システムおよび従続同期システムの各々または
両刀に使用する位相比較器と、多重化を行うことを位相
比較結果に関係なく規則的に行うか、または位相比較の
結果によって特定のタイミングの多重化を行うか否かを
決定することとするかを選択する回路とを含んで構成さ
ｎる。

発明の実施例次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。冑、本実施例の説明では、便宜上データの列数を１列
としているが、複数の列数においても実施可能である。

第１図を参照すると、本発明の一実施例は、独立同期シ
ステム用速度変換回路と従続同期システム用速度変換回
路を共用した送信側速度変換回路を示しており、データ
の入力端子１０と、前記データに同期した第１のクロッ
ク入力端子１１と、第２のクロック入力端子２０と、第
１のクロックを分局する第１の分局器１００と、第２の
クロックの立上シを特定のタイミングで停止させるゲー
ト１０１とそのゲート１０１の出力を入力とする第２０
分周器１０２と、第１および第２の分周器１００．１０
２の出力を入力とする位相比較器１０３と、第２のクロ
ック頭な入力とし、フレームパルス父、多重信号タイミ
ングパルス５１、スタッフタイミングパルス５２および
多重化回路制御パルス５３を出力するフレームタイミン
グ発生器１０４と、位相比較器１０３の出力をフレーム
パルス（資）によシ１フレーム保持スるフリップフロッ
プ１０５と、前記フリップ７０ツブ１０５の出力または
接地信号を出力とするスイッチ１０６と、スイッチ１０
６の出力信号と多重信号タイミングパルス５１ト、スタ
ッフタイミングパルス５２を入力とし、クロック停止タ
イミング信号５４を出力する制御回路１０７と、データ
１０を入力とするエラスティックメモリ１０８と、多重
化回路１０９と、データ出力端子７０と、位相比較器出
力端子７１とを含む。

第２図は本発明に係る回路の各波形のタイムチャートを
示しておシ、Ｎを２以上の整数として、Ｎビットに１ビ
ット多重化パルスが存在し、Ｎの整数倍をＦとしてＦビ
ットに１回スタッフパルスが存在する場合について説明
している。

次に１本発明の回路に関して独立同期システム用と、従
続同期システム用の各々についてその動作を第１図、第
２図を参照して述べる。

まず、本発明の回路を従続同期システム、つま９複数の
データ列がすべて同期しており、速度変換回路としては
入力データＮビットに１ビツトを付加して規則的に出力
にＮ＋１ビツトを出力する動作を行うシステムに用いる
場合について説明する。

このとき、スイッチ１０６は接地信号を常に出力してお
シ、制御回路１０７からは常に、第２のクロック信号で
数えてＮ＋１ビツトに１回、クロック停止信号５４を出
力し、ゲート１０１はＮ＋１ビツトに１回周期的にクロ
ックを停止させる。

第３図（ａ）は位相比較器１０３の具体例を示しておシ
、第１および第２の入力２００，２０１をそれぞれプリ
ップフロップ２０３のクロック入力端子データ入力端子
にそれぞれ入力して位相を比較している。

第３図（ｂ）は、多重信号タイミングパルス５１と位相
比較器出力５５０時間的関係を示している。つまシ、第
３図（ｂ）に依ると、位相比較器出力５５は、多重信号
タイミングパルス５１と同等の周期で変化しており、こ
のパルス５５を電圧制御発振器に供給し、その電圧制御
発振器出力を第２のクロック端子側に接続するこ゛とに
よシ従続同期システム用速度変換回路が実現される。

次に、本発明の回路を独立同期システム、つまり、複数
のデータ列がすべて非同期であり、スタッフ同期を行う
速度変換回路であり、第１と第２のクロックの位相比較
の結果により１フレームに１回割当てられたスタッフビ
ットのタイミングでスタッフするか否かが決定されるシ
ステムに用いる場合について説明する。同システムに本
発明の回路を用いる場合には、第１図においてスイッチ
１０６は、フリップフロップ１０５の結果を出力してお
υ、このフリップ７０ツブ１０５は、位相比較１０３の
結果としてスタッフ時には”０″を、スタッフしない時
には′１″をそれぞれ出力している。その結果として、
１フレームに１回割当てられており、スタッフタイミン
グパルス５２でタイミングが示されている。多重信号タ
イミングについては前記位相比較の結果に依シ多電化を
行ったり、行なわなかったり制御され、しかして、スタ
ッフ同期回路つｔ９独立同期システム用速度変換回路が
実現される。

発明の効果本発明は、以上説明した様に、独立同期システム用およ
び従続同期システム用の両方の構成要素をすべて含み、
その溝底要素間の接続を変更することに依り、＠記シス
テムのいずれにも使用できる速度変換回路を実現し、２
穏類の回路を設計。

試作９人造する場合に比べ設計、試作、製造の管理費を
１／２近くにすることができ、生産量が２倍となる為の
習熟によるコストダウンも期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明に係る回路における各部の波形を示したタイ
ムチャート、第３図は本発明の回路に用いる位相比較器
の具体例とその出力波形を示す図である。１０・・・データの入力端子、１１・・・第１のクロッ
クの入力端子、（９）・・・第２のクロックの入力端子
、Ｉ・・・フレームパルス、５１・・・多を信号タイミ
ンクパルス、５２・・・スタッフタイミングパルス、５
３・・・多重化回路制御パルス、５４・・・クロック停
止タイミング信号、５５・・・位相比較器出力信号、７
０・・・データ出力端子、７１・・・位相比較器出力端
子、１００・・・第１の分周器、１０１・・・ゲート、
１０２・・・第２の分周器、１０３・・・位相比較器、
１０４・・・フレームタイミング発生器、１０５・・・
クリップ７０ツブ、１０６・・・スイッチ、１０７・・
・制御回路、１０Ｂ・・・エラスティックメモリー、１
０９・・・多重化回路、２００・・・第１の位相比較器
入力端子、２０１・・・第２の位相比較器入力端子、２
０３・・・フリップフロップ

Claims

【特許請求の範囲】

ディジタル無線回線用送信側速度変換回路において、独
立同期システムおよび従続同期システムの各々または両
方に使用する位相比較器と、多重化を行うことを前記位
相比較器の位相比較結果に関係なく規則的に行うかまた
は位相比較の結果によつて特定のタイミングの多重化を
行うか否かを決定することとするかを選択する回路を有
することを特徴とした速度変換回路。