JPH0783334B2 - 速度変換回路 - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデイジタル無線回線用速度変換回路に関し、特
に、独立同期速度変換回路と従続同期速度変換回路を共
用する送信側速度変換回路に関する。

従来の技術 従来、この種のデイジタル無線回線用速度変換回路は、
同様の構成要素を多く含みながら、独立同期システム用
の速度変換回路と従続同期システム用の速度変換回路
が、個別に設計，試作，製造されており、その結果、開
発費，試作費，製造の為の管理費が各々２倍近くになる
欠点があつた。

発明の目的 本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従つて本発明の目的は、デイジタ
ル無線回線用速度変換回路において、内部に、独立同期
システム用速度変換回路および従続同期システム用速度
変換回路の両方の機能に必要な構成要素を持ち、前記両
方の速度変換回路の各々についてその機能を個別に実現
できる様に構成要素間の接続を変更することにより、１
つの回路で独立同期システム用および従続同期システム
用のいずれの機能も実現できる新規な送信側速度変換回
路を提供することにある。

発明の構成 上記目的を達成する為に、本発明に係る速度変換回路
は、デイジタル無線回線用送信側速度変換回路におい
て、独立同期システムおよび従続同期システムの各々ま
たは両方に使用する位相比較器と、多重化を行うことを
位相比較結果に関係なく規則的に行うか、または位相比
較の結果によつて特定のタイミングの多重化を行うか否
かを決定することとするかを選択する回路とを含んで構
成される。

発明の実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図であ
る。尚、本実施例の説明では、便宜上データの列数を１
列としているが、複数の列数においても実施可能であ
る。

第１図を参照すると、本発明の一実施例は、独立同期シ
ステム用速度変換回路と従続同期システム用速度変換回
路を共用した送信側速度変換回路を示しており、データ
の入力端子10と、前記データに同期した第１のクロツク
入力端子11と、第２のクロツク入力端子20と、第１のク
ロツクを分周する第１の分周器100と、第２のクロツク
の立上りを特定のタイミングで停止させるゲート101と
そのゲート101の出力を入力とする第２の分周器102と、
第１および第２の分周器100、102の出力を入力とする位
相比較器103と、第２のクロツク20を入力とし、フレー
ムパルス50、多重信号タイミングパルス51、スタツフタ
イミングパルス52および多重化回路制御パルス53を出力
するフレームタイミング発生器104と、位相比較器103の
出力をフレームパルス50により１フレーム保持するフリ
ツプフロツプ105と、前記フリツプフロツプ105の出力ま
たは接地信号を出力とするスイツチ106と、スイツチ106
の出力信号と多重信号タイミングパルス51と、スタツフ
タイミングパルス52を入力とし、クロツク停止タイミン
グ信号54を出力する制御回路107と、データ10を入力と
するエラステイツクメモリ108と、多重化回路109と、デ
ータ出力端子70と、位相比較器出力端子71とを含む。

第２図は本発明に係る回路の各波形のタイムチヤートを
示しており、Ｎを２以上の整数として、Ｎビツトに１ビ
ツト多重化パルスが存在し、Ｎの整数倍をＦとしてＦビ
ツトに１回のスタツフパルスが存在する場合について説
明している。

次に、本発明の回路に関して独立同期システム用と、従
続同期システム用の各々についてその動作を第１図、第
２図を参照して述べる。

まず、本発明の回路を従続同期システム、つまり複数の
データ列がすべて同期しており、速度変換回路としては
入力データＮビツトに１ビツトを付加して規則的に出力
にN₊₁ビツトを出力する動作を行うシステムに用いる場
合について説明する。このとき、スイツチ106は接地信
号を常に出力しており、制御回路107からは常に、第２
のクロツク信号で数えてN₊₁ビツトに１回、クロツク停
止信号54を出力し、ゲート101はN₊₁ビツトに１回周期的
にクロツクを停止させる。

第３図（ａ）は位相比較器103の具体例を示しており、
第１および第２の入力200、201をそれぞれフリツプフロ
ツプ203のクロツク入力端子データ入力端子にそれぞれ
入力して位相を比較している。

第３図（ｂ）は、多重信号タイミングパルス51と位相比
較器出力55の時間的関係を示している。つまり、第３図
（ｂ）に依ると、位相比較器出力55は、多重信号タイミ
ングパルス51と同等の周期で変化しており、このパルス
55を電圧制御発振器に供給し、その電圧制御発振器出力
を第２のクロツク端子20に接続することにより従続同期
システム用速度変換回路が実現される。

次に、本発明の回路を独立同期システム、つまり、複数
のデータ列がすべて非同期であり、スタツフ同期を行う
速度変換回路であり、第１と第２のクロツクの位相比較
の結果により１フレームに１回割当てられたスタツフビ
ツトのタイミングでスタツフするか否かが決定されるシ
ステムに用いる場合について説明する。同システムに本
発明の回路を用いる場合には、第１図においてスイツチ
106は、フリツプフロツプ105の結果を出力しており、こ
のフリツプフロツプ105は、位相比較103の結果としてス
タツフ時には“0"を、スタツフしない時には“1"をそれ
ぞれ出力している。その結果として、１フレームに１回
割当てられており、スタツフタイミングパルス52でタイ
ミングが示されている。多重信号タイミングについては
前記位相比較の結果に依り多重化を行つたり、行なわな
かつたり制御され、しかして、スタツフ同期回路つまり
独立同期システム用速度変換回路が実現される。

発明の効果 本発明は、以上説明した様に、独立同期システム用およ
び従続同期システム用の両方の構成要素をすべて含み、
その構成要素間の接続を変更することに依り、前記シス
テムのいずれにも使用できる速度変換回路を実現し、２
種類の回路を設計，試作，製造する場合に比べ設計，試
作，製造の管理費を1/2近くにすることができ、生産量
が２倍となる為の習熟によるコウストダウンも期待でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク構成図、第２
図は本発明に係る回路における各部の波形を示したタイ
ムチヤート、第３図は本発明の回路に用いる位相比較器
の具体例とその出力波形を示す図である。 10……データの入力端子、11……第１のクロツクの入力
端子、20……第２のクロツクの入力端子、50……フレー
ムパルス、51……多重信号タイミングパルス、52……ス
タツフタイミングパルス、53……多重化回路制御パル
ス、54……クロツク停止タイミング信号、55……位相比
較器出力信号、70……データ出力端子、71……位相比較
器出力端子、100……第１の分周器、101……ゲート、10
2……第２の分周器、103……位相比較器、104……フレ
ームタイミング発生器、105……フリツプフロツプ、106
……スイツチ、107……制御回路、108……エラステイツ
クメモリー、109……多重化回路、200……第１の位相比
較器入力端子、201……第２の位相比較器入力端子、203
……フリツプフロツプ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ディジタル無線回線用送信側速度変換回路
   において、送信すべきデータ列に同期した第１のクロッ
   ク入力と、独立同期システムの場合にはマスタクロック
   発振器出力であり従属同期システムの場合には電圧制御
   発振器出力である第２のクロック入力と、前記第１のク
   ロックと第２のクロックとを位相比較する位相比較器
   と、独立同期システムの場合には無線回線用のフレーム
   同期信号等を周期的なタイミングに更にスタッフを行な
   ったか否かの情報を前記位相比較器の比較結果によって
   特定のタイミングに多重化するタイミング信号として発
   生させるかまたは従属同期システムの場合には無線回線
   用のフレーム同期信号等を前記位相比較器の比較結果に
   関係なく規則的または周期的なタイミングに多重化する
   タイミング信号として発生させることを選択する選択回
   路と、この選択回路の出力により前記第２のクロックの
   立ち上がりを禁止するゲート回路とを有し、従属同期シ
   ステムの場合に前記位相比較器の出力を電圧制御発振器
   の制御端子に接続することを特徴とする速度変換回路。
2. 【請求項２】前記位相比較器を独立同期システムおよび
   従属同期システムが共用する代わりに、前記各同期シス
   テムに固有の位相比較器を設け、該各固有の位相比較器
   のいずれかを切り替える切替回路を設けたことを更に特
   徴とする特許請求の範囲第（１）項に記載の速度変換回
   路。
3. 【請求項３】前記位相比較器の出力をループフィルタを
   介して前記電圧制御発振器の制御端子に接続することを
   更に特徴とする特許請求の範囲第（１）項に記載の速度
   変換回路。